JP3609185B2 - 信号発生回路及びこれを用いたテストモード設定方法 - Google Patents
信号発生回路及びこれを用いたテストモード設定方法 Download PDFInfo
- Publication number
- JP3609185B2 JP3609185B2 JP01423296A JP1423296A JP3609185B2 JP 3609185 B2 JP3609185 B2 JP 3609185B2 JP 01423296 A JP01423296 A JP 01423296A JP 1423296 A JP1423296 A JP 1423296A JP 3609185 B2 JP3609185 B2 JP 3609185B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- voltage
- signal
- generation circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Amplifiers (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Measurement Of Current Or Voltage (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【産業上の利用分野】
この発明は、入力端子としての入力ピンに推奨入力電位以上の高電位を印加することによってノーマルモードからテストモードへ切り換わり、テストモード尊号を発生する信号発生回路及びこれを用いたテストモード設定方法に関するものである。
【0002】
【従来の技術】
従来、DRAMの動作状態を確認するためのテスト方法としては、外部から推奨入力電位以上の電位が入力ピンに印加されることによって、テストモード信号を生成し、このテストモード信号を用いて、メモリアレイをテストするというものがあった。
【0003】
このテストモード信号を発生するための信号発生回路の構成は、入力ピンと、このピンと接続された高インピーダンス回路と、この高インピーダンス回路と接続される電圧発生回路としての信号増幅回路と、この高インピーダンス回路とVssとの間に接続された抵抗手段とからなる。
【0004】
このような、信号発生回路において、電源投入時、入力ピンに推奨入力電位以上の12Vの電位を印加することによってテストモード信号を発生し、メモリアレイをテストしていた。
【0005】
【発明が解決しようとする課題】
近年、DRAMの高集積化が進むにつれ、これを構成するトランジスタも小さくなり、これに伴い、ゲート酸化膜も薄くなってきている。このようなDRAMに対し、従来のDRAMの動作状態を確認するためのテスト方法を用いて、入力ピンに推奨入力電位以上の電位として例えば12Vをかけると、トランジスタのゲート酸化膜破壊を起こすといった不具合が生じる可能性があった。
【0006】
本発明は、上述の問題を解決したテストモード信号発生回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、第1の発明の信号発生回路は、入力端子と、前記入力端子と第1のノードとの間に直列接続された複数のトランジスタから構成され、該複数のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、前記第1のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、前記第1のノードと基準電圧源との間に接続された抵抗手段と、前記第1のノードと前記複数のトランジスタのうち所望のトランジスタ間の第2のノードとの間に接続され、前記電圧発生回路からの出力される電圧に応じて、該2つのノード間の電気的な導通状態を制御するトランジスタと、を有するものとしている。
【0008】
また、第2の発明の信号発生回路は、入力端子と、前記入力端子と第1のノードとの間に直列接続された複数のトランジスタから構成され、該複数のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、前記第1のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、前記第1のノードと基準電圧源との間に接続された抵抗手段と、前記第1のノードと前記複数のトランジスタのうち所望のトランジスタ間の第2のノードとの間に接続され、前記電圧発生回路からの出力される電圧に応じて、該2つのノード間の電気的な導通状態を制御する第1のトランジスタと、前記第1のノードと前記複数のトランジスタのうち前記所望のトランジスタとは異なるトランジスタ間の第3のノードとの間に接続され、制御信号に応じて、該2つのノード間の電気的な導通状態を制御する第2のトランジスタと、を有するものとしている。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
【0010】
第1の実施の形態
図1はテストモード信号を発生するための本発明の第1の実施の形態の信号発生回路を示している。
【0011】
本発明の第1の実施の形態の信号発生回路は、入力ピン1と、このピン1と接続され、夫々が直列接続されている複数のNチャネルMOSトランジスタ(Q1〜Q6)からなる高インピーダンス回路と、この複数のNチャネルMOSトランジスタ(Q1〜Q6)の出力端にあるNチャネルMOSトランジスタQ6と接続される複数のインバータからなり、テストモード信号が出力される出力端子OUTを有している信号増幅回路2と、NチャネルMOSトランジスタQ6とVssとの間でノードN1を介し接続され、常時ゲートに1/2Vccが印加されているNチャネルMOSトランジスタQ7からなる抵抗手段と、ノードN1とノードN2との間に接続され、ゲートが信号増幅回路2の出力端子OUTと接続されているNチャネルMOSトランジスタQ8とから構成される。
【0012】
ここで、NチャネルMOSトランジスタQ8は、信号増幅回路2の出力状態によって制御され、ノードN1の電位を保持する。
【0013】
また、NチャネルMOSトランジスタQ1 ̄Q6の夫々は、ドレインとゲートとが接続されている。
【0014】
さらに、抵抗手段として機能するNチャネルMOSトランジスタQ7は、常時ゲートに1/2Vccが印加されているため、入力ピン1とNチャネルMOSトランジスタQ1のドレイン間のノードの電位と、ノードN1の電位とは、相関して上がったり、下がったりする。
【0015】
次に、本発明の第1の実施の形態の信号発生回路の動作について、図1及び本発明の第1の実施の形態の信号発生回路の動作波形を示す図である図2を用いて説明する。
【0016】
本発明の第1の実施の形態の信号発生回路は、入力ピン1に推奨電位、例えば6.5V以上の高電位、例えば12Vを印加することによって動作可能な状態になる。
【0017】
先ず、入力ピン1に12Vが印加されると、順次NチャネルMOSトランジスタQ1、NチャネルMOSトランジスタQ2、NチャネルMOSトランジスタQ3、NチャネルMOSトランジスタQ4、NチャネルMOSトランジスタQ5、NチャネルMOSトランジスタQ6がオン状態になり、ノードN1の電位は上がっていき、電位レベルは”H”となる。
【0018】
ノードN1の電位レベルが”H”となり、このノードN1が信号増幅回路2のしきい値以上の電位として、例えば1.2Vまで上がるとこの信号増幅回路2はノードN1の電位を増幅し、出力端子OUTは3.3Vまで上昇する。これに応じて、出力端子OUTから”H”レベルの信号が出力される。ここで、この”H”レベルの信号はテストモード信号として用いられる。
【0019】
次に、この出力端子OUTの電位レベルが”H”となったことに応答し、NチャネルMOSトランジスタQ8がオン状態になる。このNチャネルMOSトランジスタQ8がオン状態になったことに応答してノードN1とノードN2間の電路がバイパスされる。これによりこのノードN1とノードN2間が導通状態になる。
【0020】
このように、ノードN1とノードN2間が導通状態になっているため、信号増幅回路2の出力端子からテストモード信号の出力を維持するために必要な入力ピン1に印加される電位は12Vよりも低い電位ですむ。つまり、この低い電位は少なくてもNチャネルMOSトランジスタQ1〜Q3のオン状態を維持し、かつノードN1が信号増幅回路2のしきい値以上の電位を維持できる程度であればよい。例えば、8Vでよい。
【0021】
次に、入力ピン1に印加される電位が6.5V以下になると、NチャネルMOSトランジスタQ1〜Q3がオフ状態になり、これを受けて信号増幅回路2もオフ状態となり、さらに、NチャネルMOSトランジスタQ7はノードN1を完全にLレベルにする。
【0022】
これによって、テストモード信号の出力は停止し、テストモードからノーマルモードに切り替わる。
【0023】
上述したとおり、本発明の信号発生回路によれば、入力ピン1に印加される電位はNチャネルMOSトランジスタQ8がオン状態になるまでは、12Vを印加しておく必要があるが、NチャネルMOSトランジスタQ8がオン状態になってしまえば、その後は電位を8V程度に低くしたとしても、テストモード信号の出力を維持することができるため、従来の方法のようにテストモード信号の出力を維持するため、入力ピン1に12Vを印加し続ける必要がなくなる。このように、入力ピン1に12Vを印加し続ける必要がなくなるため、テストモード信号発生時に起こるトランジスタのゲート酸化膜破壊を防止することができる。
【0024】
また、上記本発明の第1の実施の形態の信号発生回路において、ノードN1の電位変化に反応しやすいように、信号増幅回路2の入力側の初段の回路のしきい値を低く設定する、つまり初段の回路を構成するPチャネルMOSトランジスタの駆動能力をNチャネルMOSトランジスタに比して小さくする。具体的には、PチャネルMOSトランジスタのWをNチャネルMOSトランジスタに比して小さくする。または、PチャネルMOSトランジスタのLをNチャネルMOSトランジスタに比して大きくする。これにより、入力ピン1に印加する電位を低く抑さえられ、かつ入力ピン1からVssへ流れる貫通電流を抑さえることができる。
【0025】
第2の実施の形態
図2はテストモード信号を発生するための本発明の第2の実施の形態の信号発生回路を示している。
【0026】
本発明の第2の実施の形態の信号発生回路は、入力ピン1と、このピン1と接続され、夫々が直列接続されている複数のNチャネルMOSトランジスタ(Q1〜Q6)からなる高インピーダンス回路と、この複数のNチャネルMOSトランジスタ(Q1〜Q6)のうちNチャネルMOSトランジスタQ6と接続される複数のインバータからなる信号増幅回路2と、NチャネルMOSトランジスタQ6とVssとの間でノードN1を介し接続され、常時ゲートに1/2Vccが印加されているNチャネルMOSトランジスタQ7からなる抵抗手段と、第1のノードN1と第2のノードN2との間に接続され、信号増幅回路2の出力状態によって制御され、第1のノードN1の電位レベルを保持するNチャネルMOSトランジスタQ8と、第1のノードN1と第3のノードN3との間に設けられ、制御信号INTBBの入力と推奨入力電位以上の電位が入力ピン1に印加されたことに応答し、第1のノードN1と第3のノードN3とをバイパスし、第1のノードN1に所定の電位を供給するNチャネルMOSトランジスタQ9とからなる。
【0027】
また、NチャネルMOSトランジスタQ1 ̄Q6の夫々は、ドレインとゲートとが接続されている。
【0028】
さらに、抵抗手段として機能するNチャネルMOSトランジスタQ7は、常時ゲートに1/2Vccが印加されているため、入力ピン1とNチャネルMOSトランジスタQ1のドレイン間のノードの電位と、ノードN1の電位とは、相関して上がったり、下がったりする。
【0029】
次に、本発明の第2の実施の形態の信号発生回路の動作について図3及び本発明の第2の実施の形態の信号発生回路の動作波形を示す図4を用いて説明する。
【0030】
先ず、入力ピン1に推奨入力電位、例えば6.5V以上の高電位、例えば8Vを印加すると、NチャネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2はオン状態となり、この状態でNチャネルMOSトランジスタQ9のゲートに制御信号INTBBとして、3.3Vが入力されると、ノードN3とノードN1間が導通状態になる。これによって、ノードN1の電位は上昇し、電位レベルが”H”となる。このノードN1が信号増幅回路2のしきい値以上の電位として、例えば1.2Vまで上がるとこの信号増幅回路2はノードN1の電位を増幅し、出力端子OUTは3.3Vまで上昇する。これに応じて、出力端子OUTから”H”レベルの信号が出力される。ここで、この”H”レベルの信号はテストモード信号として用いられる。
【0031】
次に、この出力端子OUTの電位レベルが”H”となったことに応答し、NチャネルMOSトランジスタQ8がオン状態になる。このNチャネルMOSトランジスタQ8がオン状態になったことに応答してノードN1とノードN2間の電路がバイパスされる。これによりこのノードN1とノードN2間が導通状態になる。
【0032】
このように、ノードN1とノードN2間が導通状態になっているため、信号増幅回路2の出力端子からテストモード信号の出力を維持するために必要な入力ピン1に印加される電位は少なくてもNチャネルMOSトランジスタQ1〜Q3のオン状態を維持し、かつノードN1が信号増幅回路2のしきい値以上の電位を維持できる程度であればよい。例えば、8Vでよい。
【0033】
次に、入力ピン1に印加される電位が6.5V以下になると、ノードN1の電位が下がり、信号増幅回路2がオフ状態となる。この信号増幅回路2がオフ状態となったことを受けて、出力端子OUTの電位レベルも下がり、NチャネルMOSトランジスタQ8がオフ状態になる。
【0034】
また、NチャネルMOSトランジスタQ7はノードN1を完全にLレベルにする。
【0035】
これによって、テストモード信号の出力は停止し、テストモードからノーマルモードに切り替わる。
【0036】
また、制御信号INTBBがLレベルになりNチャネルMOSトランジスタQ9がオフ状態になってもNチャネルMOSトランジスタQ8がオン状態になっていれば、信号増幅回路2の活性化状態は保持される。なお、制御信号INTBBは、NチャネルMOSトランジスタQ8がオン状態になるまでHレベルを保持される。
【0037】
上述したとおり、本発明の第2の実施の形態の信号発生回路によれば、入力ピン1に印加される電位は、出力端子OUTからテストモード信号が出力されるまでは、少なくてもNチャネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2とをオン状態し、かつノードN1が信号増幅回路2のしきい値以上の電位を維持できる程度、例えば8Vでよい。次に、NチャネルMOSトランジスタQ8がオン状態になれば、NチャネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2とNチャネルMOSトランジスタQ3がオン状態となる程度の電位を入力ピン1に印加しておけばよく、例えば8Vを印加しておけばよい。
【0038】
このように、従来の方法のようにテストモード信号の出力を維持するため、入力ピン1に12Vもの高電位を印加する必要がなくなる。よって、ノーマルモードからテストモードへモードの切り換えを従来に比べて低電位で実現可能であるため、テストモード信号発生時に起こるトランジスタのゲート酸化膜破壊を防止することができる。
【0039】
また、上記本発明の第2の実施の形態の信号発生回路において、ノードN1の電位変化に反応しやすいように、信号増幅回路2の入力側の初段の回路のしきい値を低く設定する、つまり初段の回路を構成するPチャネルMOSトランジスタの駆動能力をNチャネルMOSトランジスタに比して小さくする。具体的には、PチャネルMOSトランジスタのWをNチャネルMOSトランジスタに比して小さくする。または、PチャネルMOSトランジスタのLをNチャネルMOSトランジスタに比して大きくする。これにより、入力ピン1に印加する電位を低く抑さえられ、かつ入力ピン1からVssへ流れる貫通電流を抑さえることができる。
【0040】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨の基づいて種々の変形をすることが可能であり、それらを本発明の範囲から排除するものではない。
【0041】
例えば、上記本発明の第1及び第2の実施の形態ではNチャネルMOSトランジスタQ1 ̄Q6の夫々は、ドレインとゲートとが接続されているとしたが、ソースとゲートとが接続されていてもかまわない。
【0042】
【発明の効果】
以上、詳細に説明したように、本発明の信号発生回路によれば、以下のような効果を奏することができる。
【0043】
(1)第1の発明によれば、ノーマルモードからテストモードへモードの切り換えの際、入力ピン1に12Vを印加し続ける必要がなくなるため、トランジスタのゲート膜破壊を抑制できる。
【0044】
また、制御信号を使用せずに、入力ピン1に印加する電位を切り換えるのみで、ノーマルモードからテストモードへモードの切り換えることが可能になる。
【0045】
(2)第2の発明によれば、ノーマルモードからテストモードへモードの切り換えを従来に比べて低電圧で実現可能であるため、トランジスタのゲート膜破壊を起こさない。
【0046】
また、入力ピン1に印加する電位が一定の低電位を印加するだけでよいため、入力電位を切り換えるための外部装置が必要ない。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の信号発生回路の回路構成図である。
【図2】本発明の第1の実施の形態の信号発生回路の回路動作を説明するための図である。
【図3】本発明の第2の実施の形態の信号発生回路の回路構成図である。
【図4】本発明の第2の実施の形態の信号発生回路の回路動作を説明するための図である。
【符号の説明】
1・・・・・・入力ピン
2・・・・・・信号増幅回路
Q1〜Q8・・・NチャネルMOSトランジスタ
N1、N2・・・ノード
OUT・・・・・出力端子
Claims (5)
- 入力端子と、
第1及び第2のノードと、
前記入力端子と前記第2のノード間に直列接続された第1の複数のトランジスタ群と該第2のノードと前記第1のノード間に直列接続された第2の複数のトランジスタ群とにより構成され、該第1及び第2の複数のトランジスタ群を構成するトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、
前記第1のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、
前記第1のノードと基準電圧源との間に接続された抵抗手段と、
前記電圧発生回路からの出力される電圧に応じて、前記第1のノードと前記第2のノードとを電気的に接続するバイパスを形成するトランジスタと、
を有することを特徴とする信号発生回路。 - 入力端子、
第1、第2及び第3のノードと、
前記入力端子と前記第3のノード間に直列接続された第1の複数のトランジスタ群と該第3のノードと前記第2のノード間に接続された第1のトランジスタと該第2のノードと前記第1のノード間に直列接続された第2の複数のトランジスタ群とにより構成され、該第1及び第2の複数のトランジスタ群を構成するトランジスタ及び該第1のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、
前記第1のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、
前記第1のノードと基準電圧源との間に接続された抵抗手段と、
前記電圧発生回路からの出力される電圧に応じて、前記第1のノードと前記第2のノードと電気的に接続する第1のバイパスを形成する第2のトランジスタと、
制御信号に応じて、前記第1のノードと前記第3のノードとを電気的に接続する第2のバイパスを形成する第3のトランジスタと、
を有することを特徴とする信号発生回路。 - 前記電圧発生回路は直列接続された複数のインバータ回路から構成され、該インバータ回路のうち、前記第1のノードと接続されるインバータ回路のしきい値は、他のインバータ回路のしきい値より低いことを特徴とする請求項1または請求項2記載の信号発生回路。
- 請求項1または請求項2記載の信号発生回路を用いて、前記入力端子に、前記第1のノードの電圧が前記電圧発生回路から出力される前記信号の電圧のレベルを変化するのに必要な電圧を印加することにより、テストモードを設定することを特徴とするテストモード設定方法。
- 請求項2記載の信号発生回路を用いて、前記制御信号により前記第2のトランジスタを導通状態とし、前記入力端子に、前記第1のノードの電圧が前記電圧発生回路から出力される前記信号の電圧のレベルを変化するのに必要な電圧を印加することにより、テストモードを設定することを特徴とするテストモード設定方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01423296A JP3609185B2 (ja) | 1996-01-30 | 1996-01-30 | 信号発生回路及びこれを用いたテストモード設定方法 |
US08/788,121 US5786716A (en) | 1996-01-30 | 1997-01-23 | Signal generator for generating test mode signals |
TW086100846A TW367411B (en) | 1996-01-30 | 1997-01-25 | Signal generator |
EP97101232A EP0788116B1 (en) | 1996-01-30 | 1997-01-27 | Overvoltage detection circuit for mode selection |
DE69705553T DE69705553T2 (de) | 1996-01-30 | 1997-01-27 | Überspannungsdetektionsschaltung zur Auswahl der Betriebsart |
CNB971031932A CN1158671C (zh) | 1996-01-30 | 1997-01-30 | 信号发生器 |
KR1019970002749A KR100337674B1 (ko) | 1996-01-30 | 1997-01-30 | 신호발생기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01423296A JP3609185B2 (ja) | 1996-01-30 | 1996-01-30 | 信号発生回路及びこれを用いたテストモード設定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09204798A JPH09204798A (ja) | 1997-08-05 |
JP3609185B2 true JP3609185B2 (ja) | 2005-01-12 |
Family
ID=11855335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01423296A Expired - Fee Related JP3609185B2 (ja) | 1996-01-30 | 1996-01-30 | 信号発生回路及びこれを用いたテストモード設定方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5786716A (ja) |
EP (1) | EP0788116B1 (ja) |
JP (1) | JP3609185B2 (ja) |
KR (1) | KR100337674B1 (ja) |
CN (1) | CN1158671C (ja) |
DE (1) | DE69705553T2 (ja) |
TW (1) | TW367411B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1092335C (zh) * | 1995-08-21 | 2002-10-09 | 松下电器产业株式会社 | 电压检测电路、电源通-断复位电路及半导体装置 |
JP3288249B2 (ja) * | 1997-03-31 | 2002-06-04 | 東芝マイクロエレクトロニクス株式会社 | パワーオンリセット回路 |
DE19819265C1 (de) * | 1998-04-30 | 1999-08-19 | Micronas Intermetall Gmbh | Verfahren zum Parametrieren einer integrierten Schaltungsanordnung und integrierte Schaltungsanordnung hierfür |
FR2794867B1 (fr) * | 1999-06-08 | 2001-08-10 | St Microelectronics Sa | Circuit de detection et de memorisation d'une surtension |
JP2003132674A (ja) | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
EP1543277A4 (en) * | 2002-08-16 | 2010-07-21 | Boc Group Inc | METHOD AND APPARATUS FOR FREEZING FOOD PRODUCTS WITH FORMATION OF A SUPERFICIAL CRUISE |
CN100403034C (zh) * | 2003-12-30 | 2008-07-16 | 上海贝岭股份有限公司 | 低功耗低温漂与工艺无关的电压检测电路 |
CN100356179C (zh) * | 2004-09-29 | 2007-12-19 | 华为技术有限公司 | 一种信号发生装置和方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62217714A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高電圧検出回路 |
JPS6337269A (ja) * | 1986-08-01 | 1988-02-17 | Fujitsu Ltd | モ−ド選定回路 |
US5019772A (en) * | 1989-05-23 | 1991-05-28 | International Business Machines Corporation | Test selection techniques |
DE59107793D1 (de) * | 1991-02-21 | 1996-06-13 | Siemens Ag | Regelschaltung für einen Substratvorspannungsgenerator |
-
1996
- 1996-01-30 JP JP01423296A patent/JP3609185B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-23 US US08/788,121 patent/US5786716A/en not_active Expired - Lifetime
- 1997-01-25 TW TW086100846A patent/TW367411B/zh not_active IP Right Cessation
- 1997-01-27 EP EP97101232A patent/EP0788116B1/en not_active Expired - Lifetime
- 1997-01-27 DE DE69705553T patent/DE69705553T2/de not_active Expired - Lifetime
- 1997-01-30 CN CNB971031932A patent/CN1158671C/zh not_active Expired - Fee Related
- 1997-01-30 KR KR1019970002749A patent/KR100337674B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CN1162820A (zh) | 1997-10-22 |
DE69705553T2 (de) | 2002-05-29 |
EP0788116B1 (en) | 2001-07-11 |
CN1158671C (zh) | 2004-07-21 |
US5786716A (en) | 1998-07-28 |
JPH09204798A (ja) | 1997-08-05 |
KR100337674B1 (ko) | 2002-07-18 |
KR970060248A (ko) | 1997-08-12 |
TW367411B (en) | 1999-08-21 |
DE69705553D1 (de) | 2001-08-16 |
EP0788116A1 (en) | 1997-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000306382A5 (ja) | ||
KR980006526A (ko) | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 | |
KR100548558B1 (ko) | 반도체 장치용 내부전압 발생기 | |
JP3609185B2 (ja) | 信号発生回路及びこれを用いたテストモード設定方法 | |
KR950014821B1 (ko) | 불휘발성 반도체 기억 장치용 센스 증폭기 | |
KR0129790B1 (ko) | 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치 | |
TWI222207B (en) | Semiconductor integrated circuit | |
KR960025728A (ko) | 반도체 기억 장치 | |
KR950024349A (ko) | 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로 | |
US5786719A (en) | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function | |
KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
JP2000057772A (ja) | 半導体記憶装置 | |
JPH07234265A (ja) | テスト電位転送回路およびこれを用いた半導体記憶装置 | |
KR960026783A (ko) | 반도체 집적 회로 | |
JPH11308092A (ja) | レベルシフト回路及びこれを備える不揮発性メモリ | |
KR930011433A (ko) | 반도체 집적회로장치 | |
KR100282761B1 (ko) | I/o 클램프 회로를 구비한 반도체 메모리 장치 | |
GB2300283A (en) | Source voltage generating circuit | |
KR100572839B1 (ko) | 한 쌍의 상보 신호선 상의 불필요하게 된 전하를 이용하는 반도체 장치 | |
JP2874459B2 (ja) | 半導体記憶装置 | |
JP3505149B2 (ja) | 3つの異なった電位を有する出力信号を生成するためのデコーダエレメント | |
JP3369771B2 (ja) | 半導体集積回路 | |
US5734271A (en) | Wideband power driver with separate setting delays of leading and trailing edges | |
KR100607657B1 (ko) | 반도체 메모리 소자의 데이터 출력 장치 | |
JP5035634B2 (ja) | オーディオアンプ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040513 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041013 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |