JPS6337269A - モ−ド選定回路 - Google Patents
モ−ド選定回路Info
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- JPS6337269A JPS6337269A JP61179840A JP17984086A JPS6337269A JP S6337269 A JPS6337269 A JP S6337269A JP 61179840 A JP61179840 A JP 61179840A JP 17984086 A JP17984086 A JP 17984086A JP S6337269 A JPS6337269 A JP S6337269A
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- transistors
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- 238000012360 testing method Methods 0.000 claims abstract description 55
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、試験モードか通常動作モードかを切り替える
モード選定回路に於いて、外部からの試験モード選定用
入力電圧が印加される直列接続された複数のトランジス
タに通常使用電源電圧も印加する構成とすることに依り
、回路に流れる電流が前記直列接続された複数のトラン
ジスタに於ける闇値電圧■いのみでなく通常使用電源電
圧にも依存するように、即ち、該試験モード選定用入力
電圧が通常使用電源電圧を越えてから電流が流れるよう
にし、リーク電流が流れることを抑制し、消費電流の低
減を可能にしたものである。
モード選定回路に於いて、外部からの試験モード選定用
入力電圧が印加される直列接続された複数のトランジス
タに通常使用電源電圧も印加する構成とすることに依り
、回路に流れる電流が前記直列接続された複数のトラン
ジスタに於ける闇値電圧■いのみでなく通常使用電源電
圧にも依存するように、即ち、該試験モード選定用入力
電圧が通常使用電源電圧を越えてから電流が流れるよう
にし、リーク電流が流れることを抑制し、消費電流の低
減を可能にしたものである。
本発明は、外部入力端子からの高電圧印加の有無に依っ
て試験モードか通常動作モードかを切り替えるモード選
定回路の改良に関する。
て試験モードか通常動作モードかを切り替えるモード選
定回路の改良に関する。
近年、ダイナミック・ランダム・アクセス・メモリ （
ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ３３
ｍｅｍｏｒｙ：ＤＲＡＭ）は益々大容量化し、現在、１
Ｍビットのものが市販され、この後、４Ｍビット、１６
Ｍビットに進展しようとしている。
ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ３３
ｍｅｍｏｒｙ：ＤＲＡＭ）は益々大容量化し、現在、１
Ｍビットのものが市販され、この後、４Ｍビット、１６
Ｍビットに進展しようとしている。
このように、ＤＲＡＭが大容量化してくると、その試験
に要する時間が無視できない。
に要する時間が無視できない。
一般に、ＤＲＡＭの試験は、例えば、ＭＡＲＣＨＩＮＧ
パターン、ＭＡＳＥＳＴパターン、ＧＡＬＷＲＳパター
ン等の試験パターンにしたがって行われる。
パターン、ＭＡＳＥＳＴパターン、ＧＡＬＷＲＳパター
ン等の試験パターンにしたがって行われる。
従来、例えば、２５６にビットのＤＲＡＭをＭＡＲＣＨ
Ｉ ＮＧパターンに依って試験する場合、■ 〔秒〕以
下の時間で１回の試験を行うことができたが、ＩＭビッ
トになると数〔秒〕を要し、しかも、ＭＡＲＣＨＩＮＧ
パターンに依る試験以外にも、タイミング条件や電圧条
件を変えて種々の試験を行う必要があり、１個のＤＲＡ
Ｍを試験するのに１ 〔分〕も掛かる場合があり、試験
コストが高くつくことになる。
Ｉ ＮＧパターンに依って試験する場合、■ 〔秒〕以
下の時間で１回の試験を行うことができたが、ＩＭビッ
トになると数〔秒〕を要し、しかも、ＭＡＲＣＨＩＮＧ
パターンに依る試験以外にも、タイミング条件や電圧条
件を変えて種々の試験を行う必要があり、１個のＤＲＡ
Ｍを試験するのに１ 〔分〕も掛かる場合があり、試験
コストが高くつくことになる。
従って、このような試験を短時間で完了させる必要に迫
られている。
られている。
通常、１ＭビットのＤＲＡＭの語構成は、内部的には、
２５６に語×４ビットになっている。そこで、４ピツＩ
・を同時に試験することに依り、１ＭビットのＤＲＡＭ
を２５６にビットのそれと同一時間で試験することが可
能になる。
２５６に語×４ビットになっている。そこで、４ピツＩ
・を同時に試験することに依り、１ＭビットのＤＲＡＭ
を２５６にビットのそれと同一時間で試験することが可
能になる。
そのようにするには、ＤＲＡＭに外部から信号を加え、
２５６に語×４ビットの試験モードに切り替えることが
必要になる。
２５６に語×４ビットの試験モードに切り替えることが
必要になる。
ところが、外部から信号を与えるにしても、現在のＤＲ
ＡＭでは、パッケージが小型化され、そして、ピンも必
要最低限しか備えていないので、通常の動作モードと試
験モードとを切り替える信号を入力する専用ピンを定め
たり、その為のピンを別設するほどの余裕はない。
ＡＭでは、パッケージが小型化され、そして、ピンも必
要最低限しか備えていないので、通常の動作モードと試
験モードとを切り替える信号を入力する専用ピンを定め
たり、その為のピンを別設するほどの余裕はない。
そこで、現在、適当な外部入力端子、例えばアドレス信
号入力端子の一つに高い電圧を与えることに依り、ＤＲ
ＡＭの動作モードを通常使用モードから試験モードへ切
り替える方法が実施されている。例えば、１Ｍビン）Ｄ
ＲＡＭの場合、アドレス信号入力端子はＡ。−Ａ、まで
あるが、このうちＡ０〜Ａ、までを用いるとＩＭ詔であ
り、また、Ａ０〜Ａ８までを用いると２５６に語である
から、Ａ９に高い電圧を与えて動作モードの切り替えを
行い、残りのＡ０〜Ａｅをアドレスしてやれば、２５６
に語×４ピッ１−の試験を行うことが可能である。
号入力端子の一つに高い電圧を与えることに依り、ＤＲ
ＡＭの動作モードを通常使用モードから試験モードへ切
り替える方法が実施されている。例えば、１Ｍビン）Ｄ
ＲＡＭの場合、アドレス信号入力端子はＡ。−Ａ、まで
あるが、このうちＡ０〜Ａ、までを用いるとＩＭ詔であ
り、また、Ａ０〜Ａ８までを用いると２５６に語である
から、Ａ９に高い電圧を与えて動作モードの切り替えを
行い、残りのＡ０〜Ａｅをアドレスしてやれば、２５６
に語×４ピッ１−の試験を行うことが可能である。
さて、そのように外部入力端子に高い電圧を与え、それ
を検出して動作モードの切り替えを行うモード選定回路
としては第３図に見られるものが知られている。
を検出して動作モードの切り替えを行うモード選定回路
としては第３図に見られるものが知られている。
第３図は従来のモード選定回路の要部回路図を表してい
る。
る。
図に於いて、１は差電圧増幅回路の制御回路、２は差電
圧発生回路、３は差電圧増幅回路、４は出力制御回路、
Ｑｌ乃至Ｑｌｌは主要なトランジスタ、ＱＤはデプレシ
ョン型トランジスタ、Ａ乃至Ｆは内部の接続点、ＶＣＣ
は通常使用電源線に於ける正側電源電圧、ＶＳＳは接地
側電源線に於ける接地側電源線圧、ＲＡＳはロウ・アド
レス・ストローブ（ｒｏｗ ａｄｄｒｅｓｓ ５ｔ
ｒｏｂｅ）信号、ＶＩＮは外部入力端子に印加される試
験モード選定用入力電圧、ＶＯＴはモード切り替え用出
力電圧をそれぞれ表している。
圧発生回路、３は差電圧増幅回路、４は出力制御回路、
Ｑｌ乃至Ｑｌｌは主要なトランジスタ、ＱＤはデプレシ
ョン型トランジスタ、Ａ乃至Ｆは内部の接続点、ＶＣＣ
は通常使用電源線に於ける正側電源電圧、ＶＳＳは接地
側電源線に於ける接地側電源線圧、ＲＡＳはロウ・アド
レス・ストローブ（ｒｏｗ ａｄｄｒｅｓｓ ５ｔ
ｒｏｂｅ）信号、ＶＩＮは外部入力端子に印加される試
験モード選定用入力電圧、ＶＯＴはモード切り替え用出
力電圧をそれぞれ表している。
この回路では、ロウ・アドレス・ストローブ信号ＲＡＳ
が入力されると、制御回路１に於ける接続点Ａ及びＢに
於ける電圧がフリップ・フロップ回路である差電圧増幅
回路３のそれぞれ対応する接続点Ａ及びＢに加わるので
、差電圧増幅回路３は活性状態になる。
が入力されると、制御回路１に於ける接続点Ａ及びＢに
於ける電圧がフリップ・フロップ回路である差電圧増幅
回路３のそれぞれ対応する接続点Ａ及びＢに加わるので
、差電圧増幅回路３は活性状態になる。
差電圧発生回路２に試験モード選定用入力電圧ＶＩＮが
印加されると、接続点Ｃには試験モード選定用入力電圧
ＶＩＮからトランジスタＱ１乃至Ｑ４の各閾値電圧Ｖｔ
ｈ分、即ち、ＶＩＮ ４Ｖｔｈの電圧が現れるように
なっていて、また、接続点りには試験モード選定用入力
電圧ＶＩＮに無関係にｖｃｃ ｖｔｈの電圧が現れる
ようになっている。
印加されると、接続点Ｃには試験モード選定用入力電圧
ＶＩＮからトランジスタＱ１乃至Ｑ４の各閾値電圧Ｖｔ
ｈ分、即ち、ＶＩＮ ４Ｖｔｈの電圧が現れるように
なっていて、また、接続点りには試験モード選定用入力
電圧ＶＩＮに無関係にｖｃｃ ｖｔｈの電圧が現れる
ようになっている。
従って、試験モード選定用入力電圧ＶＩＮがＶＣＣ＋３
Ｖい以上であるか否かで試験モードであるか通常使用モ
ードであるかを判定することになる。
Ｖい以上であるか否かで試験モードであるか通常使用モ
ードであるかを判定することになる。
差電圧発生回路２に於ける接続点Ｃ及びＤの電圧は差電
圧増幅回路３の対応する接続点に力ＩＩえられ、それに
依り、フリップ・フロップ回路の何れか一方の側が導通
し、試験モードか通常動作モードかを判定することにな
る。
圧増幅回路３の対応する接続点に力ＩＩえられ、それに
依り、フリップ・フロップ回路の何れか一方の側が導通
し、試験モードか通常動作モードかを判定することにな
る。
今、試験モード選定用入力電圧ＶＴＮがＶＣＣ＋３ＶＬ
１．以上になったとすると、接続点Ｃの電位〉接続点り
の電位、となり、従って、接続点Ｅがロー・レベル（“
Ｌ”レベル）に、そして、接続点Ｆがハイ・レベルじＨ
”レベル）になる。それ等の電圧を出力制御回路４の対
応する接続点に与えると、トランジスタＱ８がオン、ト
ランジスタＱ９がオフ、従って、１−ランジスタＱＩＯ
はオンになってトランジスタＱｌｌがオフである。そこ
でモード切り替え用出力電圧Ｖ Ｏ′Ｆは“Ｈ”レベル
となるから、それを試験モードを選定する為の切り替え
信号に用いるものである。
１．以上になったとすると、接続点Ｃの電位〉接続点り
の電位、となり、従って、接続点Ｅがロー・レベル（“
Ｌ”レベル）に、そして、接続点Ｆがハイ・レベルじＨ
”レベル）になる。それ等の電圧を出力制御回路４の対
応する接続点に与えると、トランジスタＱ８がオン、ト
ランジスタＱ９がオフ、従って、１−ランジスタＱＩＯ
はオンになってトランジスタＱｌｌがオフである。そこ
でモード切り替え用出力電圧Ｖ Ｏ′Ｆは“Ｈ”レベル
となるから、それを試験モードを選定する為の切り替え
信号に用いるものである。
ところで、前記従来例に於いては、差電圧発生回路２に
於ける試験モード選定用入力端子ＶＩＮが印加される部
分はトランジスタＱ１乃至Ｑ６が直列に接続され、デプ
レション型トランジスタＱＤを介して接地側電源線に接
続されている。従って、試験モード選定用入力電圧ＶＩ
Ｎが印加された場合、正側電源電圧Ｖｃｃより高かろう
と低かろうと、ＶＩＮ＝６Ｖいになると電流が流れ始め
てしまう。即ち、ＶＩＮ＝ＶＣ６＋３Ｖい以下、即ち、
試験モードを選定する為の正規の電圧以下であってもリ
ーク電流が流れる。
於ける試験モード選定用入力端子ＶＩＮが印加される部
分はトランジスタＱ１乃至Ｑ６が直列に接続され、デプ
レション型トランジスタＱＤを介して接地側電源線に接
続されている。従って、試験モード選定用入力電圧ＶＩ
Ｎが印加された場合、正側電源電圧Ｖｃｃより高かろう
と低かろうと、ＶＩＮ＝６Ｖいになると電流が流れ始め
てしまう。即ち、ＶＩＮ＝ＶＣ６＋３Ｖい以下、即ち、
試験モードを選定する為の正規の電圧以下であってもリ
ーク電流が流れる。
一般に、試験モード測定用入力電圧ＶＩＮが印加される
端子には、通常の使用状態で正側電源電圧ＶＣＣ以下の
アドレス信号が入力されるが、正側電源電圧ＶＣＣが６
ＸＶｔｈより大きい場合であるとアドレス信号入力時に
は規格（１０〔μＡ））以上の電流が流れてしまい、規
格を満足させることができない。また、そればかりでな
く、ＤＲＡＭを駆動するドライバ側の駆動能力上の問題
を引き起こす場合もある。即ち、１００個程度のＤＲＡ
Ｍを並列駆動することは実際に行われていて、その場合
に流れる駆動電流としては、１個当たりでは１０〔μＡ
〕強であるが、全体としてはｍＡオーダが必要となるか
ら、ドライバの駆動能力不足が問われることになる。
端子には、通常の使用状態で正側電源電圧ＶＣＣ以下の
アドレス信号が入力されるが、正側電源電圧ＶＣＣが６
ＸＶｔｈより大きい場合であるとアドレス信号入力時に
は規格（１０〔μＡ））以上の電流が流れてしまい、規
格を満足させることができない。また、そればかりでな
く、ＤＲＡＭを駆動するドライバ側の駆動能力上の問題
を引き起こす場合もある。即ち、１００個程度のＤＲＡ
Ｍを並列駆動することは実際に行われていて、その場合
に流れる駆動電流としては、１個当たりでは１０〔μＡ
〕強であるが、全体としてはｍＡオーダが必要となるか
ら、ドライバの駆動能力不足が問われることになる。
本発明は、前記したようなリーク電流が低減されるモー
ド選定回路を提供するものである。
ド選定回路を提供するものである。
前記したところから理解できるように、従来のモード選
定回路に於いては、試験モード選定用入力端子ＶＩＮが
通常使用電源電圧である正側電源電圧ＶＣＣに依存しな
いところに問題がある。
定回路に於いては、試験モード選定用入力端子ＶＩＮが
通常使用電源電圧である正側電源電圧ＶＣＣに依存しな
いところに問題がある。
そこで、本発明に依るモード選定回路に於いては、複数
個が直列に接続され且つ外部入力端子と接地側電源＆！
！（例えば接地側電源電圧■３３を供給する）との間に
挿入されて試験モード選定用入力電圧（例えば試験モー
ド選定用入力電圧ＶＩＮ）が印加され接続点（例えば接
続点Ｃ）から差電圧を構成する為の一方の電圧を送出す
るトランジスタ（例えばトランジスタＱ１乃至Ｑ６）と
、ｉｆ ？！数個のトランジスタに於ける所定の直列接
続点と通常使用電源ｖＡ（例えば正側電源電圧ＶＣＣを
供給する）との間を結ぶトランジスタ（例えばトランジ
スタＱ１２及びＱ１３）と、複数個が直列に接続され且
つ前記通常使用電源線と接地側電源線との間に挿入され
た接続点（例えば接続点Ｄ）から差電圧を構成する為の
他方の電圧を送出するトランジスタと、前記一方の電圧
及び他方の電圧が入力され且つその差電圧を増幅して試
験モードか通常動作モードかの判定を行う差電圧増幅回
路（例えばフリップ・フロップ回路を主体とする差電圧
増幅回路３）とを備えてなる構成になっている。
個が直列に接続され且つ外部入力端子と接地側電源＆！
！（例えば接地側電源電圧■３３を供給する）との間に
挿入されて試験モード選定用入力電圧（例えば試験モー
ド選定用入力電圧ＶＩＮ）が印加され接続点（例えば接
続点Ｃ）から差電圧を構成する為の一方の電圧を送出す
るトランジスタ（例えばトランジスタＱ１乃至Ｑ６）と
、ｉｆ ？！数個のトランジスタに於ける所定の直列接
続点と通常使用電源ｖＡ（例えば正側電源電圧ＶＣＣを
供給する）との間を結ぶトランジスタ（例えばトランジ
スタＱ１２及びＱ１３）と、複数個が直列に接続され且
つ前記通常使用電源線と接地側電源線との間に挿入され
た接続点（例えば接続点Ｄ）から差電圧を構成する為の
他方の電圧を送出するトランジスタと、前記一方の電圧
及び他方の電圧が入力され且つその差電圧を増幅して試
験モードか通常動作モードかの判定を行う差電圧増幅回
路（例えばフリップ・フロップ回路を主体とする差電圧
増幅回路３）とを備えてなる構成になっている。
前記手段を採ることに依り、モード選定回路に流れる電
流が前記直列接続された複数のトランジスタに於ける闇
値電圧Ｖｔｈのみでなく通常使用電源電圧にも依存する
ように、即ち、該試験モード選定用入力電圧が通常使用
電源電圧を越えてから電流が流れるようになるので、従
来のモード選定回路に於けるようなリーク電流が流れる
ことは抑制され、従って、消費電流は低減される。
流が前記直列接続された複数のトランジスタに於ける闇
値電圧Ｖｔｈのみでなく通常使用電源電圧にも依存する
ように、即ち、該試験モード選定用入力電圧が通常使用
電源電圧を越えてから電流が流れるようになるので、従
来のモード選定回路に於けるようなリーク電流が流れる
ことは抑制され、従って、消費電流は低減される。
第１図は本発明一実施例の要部回路図を表し、第３図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、Ｑｌ２及びＱｌ３は差電圧発生回路２に付
加されたトランジスタ、Ｎｌは接続点をそれぞれ示して
でいる。
加されたトランジスタ、Ｎｌは接続点をそれぞれ示して
でいる。
図から判るように、本実施例では、接続点Ｎ１に通常使
用電源電圧である正側電源電圧Ｖ。Ｃからトランジスタ
Ｑ１２及びＱｌ３の各閾値電圧■い分、即ち、Ｖｃｃ２
Ｖいの電圧が印加される構成になっている。
用電源電圧である正側電源電圧Ｖ。Ｃからトランジスタ
Ｑ１２及びＱｌ３の各閾値電圧■い分、即ち、Ｖｃｃ２
Ｖいの電圧が印加される構成になっている。
従って、差電圧発生回路２に試験モード選定用入力電圧
ＶＩＮを印加して、トランジスタＱ１乃至Ｑ６に電流を
流す為には、 Ｖ Ｉ Ｎ＝Ｖｃｃ２ Ｖｔｈ＋５ Ｖｔｈ−Ｖ。ｏ＋
３Ｖい となる必要がある。
ＶＩＮを印加して、トランジスタＱ１乃至Ｑ６に電流を
流す為には、 Ｖ Ｉ Ｎ＝Ｖｃｃ２ Ｖｔｈ＋５ Ｖｔｈ−Ｖ。ｏ＋
３Ｖい となる必要がある。
即ち、試験モード選定用入力電圧ＶＩＮとしては、正側
電源電圧ＶＣＣからトランジスタ３個分の闇値電圧であ
る３Ｖｔｈだけ高くならないと電流は流れ始めないよう
になっている。従って、試験モード選定用入力電圧ＶＩ
Ｎが■。。＋３ｖい以上となった際、初めて試験モード
を選定するモード切り替え用出力電圧ＶＯＴが送出され
る。
電源電圧ＶＣＣからトランジスタ３個分の闇値電圧であ
る３Ｖｔｈだけ高くならないと電流は流れ始めないよう
になっている。従って、試験モード選定用入力電圧ＶＩ
Ｎが■。。＋３ｖい以上となった際、初めて試験モード
を選定するモード切り替え用出力電圧ＶＯＴが送出され
る。
第２図は本発明一実施例の効果を従来例と対比して説明
する為の線図を表している。
する為の線図を表している。
図に於いて、横軸には試験モード選定用入力電圧ＶＩＮ
を、また、縦軸には出力端子（モード切り替え用出力電
圧ＶＯＴが現れる端子）に於ける電流をそれぞれとって
あり、Ｐｌは本発明一実施例に於ける特性線を、また、
Ｐ２は従来例に於ける特性線をそれぞれ示している。尚
、図示のデータを得た際の条件としては、 正側電源電圧Ｖ。ｃ＝５（Ｖ） トランジスタ閾値電圧■い−０，５（Ｖ）である。
を、また、縦軸には出力端子（モード切り替え用出力電
圧ＶＯＴが現れる端子）に於ける電流をそれぞれとって
あり、Ｐｌは本発明一実施例に於ける特性線を、また、
Ｐ２は従来例に於ける特性線をそれぞれ示している。尚
、図示のデータを得た際の条件としては、 正側電源電圧Ｖ。ｃ＝５（Ｖ） トランジスタ閾値電圧■い−０，５（Ｖ）である。
図からすると、本発明一実施例の場合、試験モード選定
用入力電圧ＶＩＮが正側電源電圧ＶＣＣ以上、即ち、６
．５ （Ｖ）以上にならないと電流が流れないのに対し
、従来例の場合、２〔■〕以上になると流れることが明
らかである。
用入力電圧ＶＩＮが正側電源電圧ＶＣＣ以上、即ち、６
．５ （Ｖ）以上にならないと電流が流れないのに対し
、従来例の場合、２〔■〕以上になると流れることが明
らかである。
本発明に依る試験モードか通常動作モードかを切り替え
るモード選定回路に於いては、外部からの試験モード選
定用入力電圧が印加される直列接続された複数のトラン
ジスタに通常使用電源電圧も印加する構成になっている
。
るモード選定回路に於いては、外部からの試験モード選
定用入力電圧が印加される直列接続された複数のトラン
ジスタに通常使用電源電圧も印加する構成になっている
。
前記構成を採ることに依り、モード選定回路に流れる電
流が前記直列接続された複数のトランジスタに於ける闇
値電圧Ｖｔｈのみでなく通常使用電源電圧にも依存する
ように、即ち、該試験モード選定用入力電圧が通常使用
電源電圧を越えてから電流が流れるようになるので、従
来のモード選定回路に於けるようなリーク電流が流れる
ことは抑制され、従って、消費電流は低減される。
流が前記直列接続された複数のトランジスタに於ける闇
値電圧Ｖｔｈのみでなく通常使用電源電圧にも依存する
ように、即ち、該試験モード選定用入力電圧が通常使用
電源電圧を越えてから電流が流れるようになるので、従
来のモード選定回路に於けるようなリーク電流が流れる
ことは抑制され、従って、消費電流は低減される。
第Ｆ図は本発明一実施例の要部回路図、第２図は第１図
に見られる本発明一実施例のデータを従来例のそれに比
較して説明する為の線図、第３図は従来例の要部回路図
をそれぞれ表している。 図に於いて、１は差電圧増幅回路の制御回路、２は差電
圧発生回路、３は差電圧増幅回路、４は出力制御回路、
Ｑｌ乃至Ｑｌｌは主要なトランジスタ、ＱＤはデプレシ
ョン型トランジスタ、Ａ乃至Ｆは内部の接続点、ＶＣＣ
は通常使用電源線に於ける正側電源電圧、ＶＳＩ＋は接
地側電源線に於ける接地側電源電圧、ＲＡＳはロウ・ア
ドレス・ストローブ（ｒｏｗ ａｄｄｒｅｓｓ ５
ｔｒｏｂｅ）信号、ＶＩＮは外部入力端子に印加される
試験モード選定用入力電圧、ＶＯＴはモード切り替え用
出力電圧、Ｑｌ２及びＱｌ３は差電圧発生回路２に付加
されたトランジスタ、Ｎ１は接続点をそれぞれ示してい
る。
に見られる本発明一実施例のデータを従来例のそれに比
較して説明する為の線図、第３図は従来例の要部回路図
をそれぞれ表している。 図に於いて、１は差電圧増幅回路の制御回路、２は差電
圧発生回路、３は差電圧増幅回路、４は出力制御回路、
Ｑｌ乃至Ｑｌｌは主要なトランジスタ、ＱＤはデプレシ
ョン型トランジスタ、Ａ乃至Ｆは内部の接続点、ＶＣＣ
は通常使用電源線に於ける正側電源電圧、ＶＳＩ＋は接
地側電源線に於ける接地側電源電圧、ＲＡＳはロウ・ア
ドレス・ストローブ（ｒｏｗ ａｄｄｒｅｓｓ ５
ｔｒｏｂｅ）信号、ＶＩＮは外部入力端子に印加される
試験モード選定用入力電圧、ＶＯＴはモード切り替え用
出力電圧、Ｑｌ２及びＱｌ３は差電圧発生回路２に付加
されたトランジスタ、Ｎ１は接続点をそれぞれ示してい
る。
Claims (1)
- 【特許請求の範囲】 複数個が直列に接続され且つ外部入力端子と接地側電源
線との間に挿入されて試験モード選定用入力電圧が印加
され接続点から差電圧を構成する為の一方の電圧を送出
するトランジスタと、該複数個のトランジスタに於ける
所定の直列接続点と通常使用電源線との間を結ぶトラン
ジスタと、 複数個が直列に接続され且つ前記通常使用電源線と接地
側電源線との間に挿入され接続点から差電圧を構成する
為の他方の電圧を送出するトランジスタと、 前記一方の電圧及び他方の電圧が入力され且つその差電
圧を増幅して試験モードか通常動作モードかの判定を行
う差電圧増幅回路と を備えてなることを特徴とするモード選定回路。
Priority Applications (5)
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| JP61179840A JPS6337269A (ja) | 1986-08-01 | 1986-08-01 | モ−ド選定回路 |
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