JP2000306382A5 - - Google Patents

Claims (21)

1. 外部端子から供給される入力信号を受ける差動増幅回路と、
   上記差動増幅回路に第１の動作電圧を供給する第１スイッチＭＯＳＦＥＴと、
   上記差動増幅回路に第２の動作電圧を供給する第２スイッチＭＯＳＦＥＴと、
   上記入力信号を受け、その入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路とからなる入力回路を備え、
   上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしてなることを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記差動増幅回路は、
   上記入力信号とそのロジックスレッショルド電圧に対応した基準電圧とを受ける第１導電型の差動ＭＯＳＦＥＴと、
   上記差動ＭＯＳＦＥＴのドレイン側に設けられ、電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴと、
   上記差動ＭＯＳＦＥＴの共通化されたソース側に設けられ、ゲートに定電圧が供給される第１導電型の定電流ＭＯＳＦＥＴから構成されることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第２のスイッチＭＯＳＦＥＴは、上記第２導電型の負荷ＭＯＳＦＥＴに接続されてなる第２導電型のＭＯＳＦＥＴにより構成され、
   上記第１のスイッチＭＯＳＦＥＴは、上記第１導電型の定電流ＭＯＳＦＥＴに接続されてなる第１導電型のＭＯＳＦＥＴにより構成されることを特徴とする半導体集積回路装置。
4. 請求項１において、
   上記バイアス電圧発生回路は、
   上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、
   上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、
   上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた高抵抗手段とからなり、
   上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、
   上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記高抵抗手段は、ゲートにそれぞれをオン状態にさせる動作電圧が与えられ、並列形態にされた第１導電型と第２導電型の２つのＭＯＳＦＥＴから構成されることを特徴とする半導体集積回路装置。
6. 請求項１において、
   上記バイアス電圧発生回路は、
   上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、
   上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、
   上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とからなり、
   上記第１と第２高抵抗手段の接続点から上記第１と２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
7. 請求項１において、
   上記バイアス電圧発生回路は、
   上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、
   上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の高抵抗素子を構成するＭＯＳＦＥＴと、
   上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴとを有し、
   上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の高抵抗素子を構成するＭＯＳＦＥＴと、
   上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、
   上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
8. 請求項５において、
   上記入力信号は、クロック信号とそれに対応して供給される複数からなる入力信号からなり、
   上記クロック信号を除く入力信号を受ける複数の入力回路のそれぞれは、
   上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴの間に設けられる高抵抗素子を構成する並列形態の２つのＭＯＳＦＥＴと、上記定電流ＭＯＳＦＥＴとを上記外部入力信号の供給が停止される所定の動作モードにおいて強制的にオフ状態にする回路と、差動増幅回路の出力信号を第１動作電圧又は第２動作電圧に固定するＭＯＳＦＥＴとを更に備えてなることを特徴とする半導体集積回路装置。
9. 請求項１において、
   上記半導体集積回路装置は、
   複数のワード線及びそれらと交差するように配置された複数のビット線と、
   上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであることを特徴とする半導体集積回路装置。
10. 請求項８において、
    上記半導体集積回路装置は、
    複数のワード線及びそれらと交差するように配置された複数のビット線と、
    上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであり、
    上記データ信号を受ける入力回路は、上記第１と第２スイッチＭＯＳＦＥＴが省略されるものであることを特徴とする半導体集積回路装置。
11. 第１導電型の第１ＭＯＳＦＥＴ対と、上記第１ＭＯＳＦＥＴ対の共通ソースと接続される第１ＭＯＳＦＥＴとを有する第１差動増幅回路と、
    第２導電型の第２ＭＯＳＦＥＴ対と、上記第２ＭＯＳＦＥＴ対の共通ソースと接続される第２ＭＯＳＦＥＴとを有する第２差動増幅回路と、
    出力回路とを有し、
    上記第１ＭＯＳＦＥＴ対の一方と、上記第２ＭＯＳＦＥＴ対の一方とに入力信号が供給され、
    上記第１ＭＯＳＦＥＴ対の他方と、上記第２ＭＯＳＦＥＴ対の他方とに、上記入力信号の第１電位と第２電位との間にある基準電位が供給され、
    上記出力回路の出力端子が上記第１及び第２ＭＯＳＦＥＴのゲートと接続される半導体集積回路装置。
12. 第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、
    第２導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路と、
    出力信号を形成するインバータ回路とを備え、
    上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、
    上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給してなる入力回路を含み、
    上記第１差動増幅回路は、上記差動ＭＯＳＦＥＴのドレインに第２導電型からなる電流ミラー形態の第１負荷回路が設けられ、
    上記第２差動増幅回路は、上記差動ＭＯＳＦＥＴのドレインに第１導電型からなる電流ミラー形態の第２負荷回路が設けられ、
    上記第１と第２負荷回路の出力端子が接続され、
    上記第１の負荷回路と第１動作電圧との間には、第２導電型の第３ＭＯＳＦＥＴが設けられ、
    上記第２の負荷回路と第２動作電圧との間には、第１導電型の第４ＭＯＳＦＥＴが設けられ、
    パワーダウン信号により、上記第１ないし第４ＭＯＳＦＥＴのいずれかがオフ状態にされ、上記出力端子は上記パワーダウン信号によりオン状態にされるＭＯＳＦＥＴによって上記第１又は第２動作電圧に固定されることを特徴とする半導体集積回路装置。
13. 請求項１２において、
    上記第１と第２ＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号が帰還され、
    上記パワーダウン信号により固定電位にされた出力端子の信号を受けるインバータ回路の出力信号によりオン状態にされる第１又は第２ＭＯＳＦＥＴに対応された上記第３又は第４ＭＯＳＦＥＴのいずれかは、上記パワーダウン信号によりオフ状態にされるものであることを特徴とする半導体集積回路装置。
14. 請求項１２において、
    上記入力信号を受け、その信号レベルが上記第１と第２の電源電圧の中心電圧付近にあるときに上記第１と第２ＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２ＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路を更に備えてなり、
    上記第１動作電圧と第２動作電圧に対応した比較的大きな信号振幅とされた第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した比較的小さな第２振幅の入力信号の双方の入力信号の供給を可能にしてなることを特徴とする半導体集積回路装置。
15. 請求項１２において、
    上記第１と第２ＭＯＳＦＥＴは、上記第１振幅の入力信号が供給される第１動作モードに対応したＭＯＳＦＥＴと、上記第２振幅の入力信号が供給される第２動作モードに対応したＭＯＳＦＥＴとの並列回路を含み、
    上記第１動作モードに対応したＭＯＳＦＥＴのゲートには、上記バイアス電圧発生回路で形成された制御信号が供給され、
    上記第２動作モードに対応したＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号が帰還されるものであることを特徴とする半導体集積回路装置。
16. 請求項１５において、
    上記バイアス電圧発生回路は、
    上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第２導電型の第５ＭＯＳＦＥＴと、
    上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第１導電型の第６ＭＯＳＦＥＴと、
    上記第５ＭＯＳＦＥＴのドレインと第６ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とからなり、
    上記第１と第２高抵抗手段の接続点から上記制御電圧を形成してなることを特徴とする半導体集積回路装置。
17. 請求項１２から請求項１６のいずれかにおいて、
    上記半導体集積回路装置は、
    複数のワード線及びそれらと交差するように配置された複数のビット線と、
    上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであることを特徴とする半導体集積回路装置。
18. 入力信号を受ける第１入力端子と接続される第１非反転入力端子と、参照信号を受ける第２入力端子と接続される第１反転入力端子と、共通ノードと接続される第１出力端子とを有する第１差動増幅回路と、
    上記第１入力端子と接続される第２非反転入力端子と、上記第２入力端子と接続される第２反転入力端子と、上記共通ノードと接続される第２出力端子とを有する第２差動増幅回路と、
    上記共通ノードの信号に基づき、前記第１差動増幅回路と前記第２差動増幅回路のいずれか一方を選択的に動作させる制御回路とを有する半導体集積回路装置。
19. 請求項１８において、
    上記制御回路は、上記第１差動増幅回路と上記第２差動増幅回路のいずれか一方が動作電流を受けることを選択的に阻む半導体集積回路。
20. 第１電位と、上記第１電位よりも高い第２電位により定義される第１振幅を有する入力信号を受ける第１入力端子と接続される第１非反転入力端子と、参照信号を受ける第２入力端子と接続される第１反転入力端子と、共通ノードと接続される第１出力端子とを有する第１差動増幅回路と、
    上記第１入力端子と接続される第２非反転入力端子と、上記第２入力端子と接続される第２反転入力端子と、上記共通ノードと接続される第２出力端子とを有する第２差動増幅回路とを有し、
    上記第１差動増幅回路は、上記入力信号をゲートで受けるＮチャンネル型入力ＭＯＳＦＥＴを有し、
    上記第２差動増幅回路は、上記入力信号をゲートで受けるＰチャンネル型入力ＭＯＳＦＥＴを有し、
    上記第１差動増幅回路と上記第２増幅回路のいずれか一方が、上記共通ノードの信号に基づき、選択的に動作される半導体集積回路装置。
21. 請求項２０において、
    上記第１差動増幅回路は、上記入力信号の電位が、上記参照信号の電位よりも高く上記第２電位よりも低いときに動作せず、
    上記第２差動増幅回路は、上記入力信号の電位が、上記参照信号の電位よりも低く上記第１電位よりも高いときに動作しない半導体集積回路装置。