JP2000306382A5 - - Google Patents
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Claims (21)
- 外部端子から供給される入力信号を受ける差動増幅回路と、
上記差動増幅回路に第1の動作電圧を供給する第1スイッチMOSFETと、
上記差動増幅回路に第2の動作電圧を供給する第2スイッチMOSFETと、
上記入力信号を受け、その入力信号が上記第1と第2の動作電圧の中心電圧付近にあるときに上記第1と第2スイッチMOSFETをオン状態にし、その入力信号が所定期間上記第1電圧又は第2電圧にあるときには、それに対応した出力信号を形成すべく上記第1又は第2スイッチMOSFETのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路とからなる入力回路を備え、
上記第1動作電圧と第2動作電圧に対応した第1振幅の入力信号と、上記第1動作電圧と第2動作電圧の間の所定の中間電圧に対応した第2振幅の入力信号の双方の供給を可能にしてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記差動増幅回路は、
上記入力信号とそのロジックスレッショルド電圧に対応した基準電圧とを受ける第1導電型の差動MOSFETと、
上記差動MOSFETのドレイン側に設けられ、電流ミラー形態にされた第2導電型の負荷MOSFETと、
上記差動MOSFETの共通化されたソース側に設けられ、ゲートに定電圧が供給される第1導電型の定電流MOSFETから構成されることを特徴とする半導体集積回路装置。 - 請求項2において、
上記第2のスイッチMOSFETは、上記第2導電型の負荷MOSFETに接続されてなる第2導電型のMOSFETにより構成され、
上記第1のスイッチMOSFETは、上記第1導電型の定電流MOSFETに接続されてなる第1導電型のMOSFETにより構成されることを特徴とする半導体集積回路装置。 - 請求項1において、
上記バイアス電圧発生回路は、
上記入力信号がゲートに供給され、ソースに上記第1動作電圧が供給された第1導電型の第3MOSFETと、
上記入力信号がゲートに供給され、ソースに上記第2動作電圧が供給された第2導電型の第4MOSFETと、
上記第3MOSFETのドレインと第4MOSFETのドレインとの間に設けられた高抵抗手段とからなり、
上記第3MOSFETのドレインから上記第2スイッチMOSFETのゲートに供給される制御電圧を出力し、
上記第4MOSFETのドレインから上記第1スイッチMOSFETのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。 - 請求項4において、
上記高抵抗手段は、ゲートにそれぞれをオン状態にさせる動作電圧が与えられ、並列形態にされた第1導電型と第2導電型の2つのMOSFETから構成されることを特徴とする半導体集積回路装置。 - 請求項1において、
上記バイアス電圧発生回路は、
上記入力信号がゲートに供給され、ソースに上記第1動作電圧が供給された第1導電型の第3MOSFETと、
上記入力信号がゲートに供給され、ソースに上記第2動作電圧が供給された第2導電型の第4MOSFETと、
上記第3MOSFETのドレインと第4MOSFETのドレインとの間に設けられた第1と第2高抵抗手段とからなり、
上記第1と第2高抵抗手段の接続点から上記第1と2スイッチMOSFETのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記バイアス電圧発生回路は、
上記入力信号がゲートに供給され、ソースに上記第1動作電圧が供給された第1導電型の第3MOSFETと、
上記入力信号がゲートに供給され、ソースに上記第2動作電圧が供給された第2導電型の高抵抗素子を構成するMOSFETと、
上記入力信号がゲートに供給され、ソースに上記第2動作電圧が供給された第2導電型の第4MOSFETとを有し、
上記入力信号がゲートに供給され、ソースに上記第1動作電圧が供給された第1導電型の高抵抗素子を構成するMOSFETと、
上記第3MOSFETのドレインから上記第2スイッチMOSFETのゲートに供給される制御電圧を出力し、
上記第4MOSFETのドレインから上記第1スイッチMOSFETのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。 - 請求項5において、
上記入力信号は、クロック信号とそれに対応して供給される複数からなる入力信号からなり、
上記クロック信号を除く入力信号を受ける複数の入力回路のそれぞれは、
上記第3MOSFETと第4MOSFETの間に設けられる高抵抗素子を構成する並列形態の2つのMOSFETと、上記定電流MOSFETとを上記外部入力信号の供給が停止される所定の動作モードにおいて強制的にオフ状態にする回路と、差動増幅回路の出力信号を第1動作電圧又は第2動作電圧に固定するMOSFETとを更に備えてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記半導体集積回路装置は、
複数のワード線及びそれらと交差するように配置された複数のビット線と、
上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択MOSFETと、対応するビット線と所定の電位との間に上記アドレス選択MOSFETを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型RAMを構成するものであることを特徴とする半導体集積回路装置。 - 請求項8において、
上記半導体集積回路装置は、
複数のワード線及びそれらと交差するように配置された複数のビット線と、
上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択MOSFETと、対応するビット線と所定の電位との間に上記アドレス選択MOSFETを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型RAMを構成するものであり、
上記データ信号を受ける入力回路は、上記第1と第2スイッチMOSFETが省略されるものであることを特徴とする半導体集積回路装置。 - 第1導電型の第1MOSFET対と、上記第1MOSFET対の共通ソースと接続される第1MOSFETとを有する第1差動増幅回路と、
第2導電型の第2MOSFET対と、上記第2MOSFET対の共通ソースと接続される第2MOSFETとを有する第2差動増幅回路と、
出力回路とを有し、
上記第1MOSFET対の一方と、上記第2MOSFET対の一方とに入力信号が供給され、
上記第1MOSFET対の他方と、上記第2MOSFET対の他方とに、上記入力信号の第1電位と第2電位との間にある基準電位が供給され、
上記出力回路の出力端子が上記第1及び第2MOSFETのゲートと接続される半導体集積回路装置。 - 第1導電型の差動MOSFETと、その共通ソースに設けられて動作電流を形成する第1導電型の第1MOSFETとを含む第1差動増幅回路と、
第2導電型の差動MOSFETと、その共通ソースに設けられて動作電流を形成する第2導電型の第2MOSFETとを含む第2差動増幅回路と、
出力信号を形成するインバータ回路とを備え、
上記第1と第2差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第1と第2差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、
上記第1と第2差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給してなる入力回路を含み、
上記第1差動増幅回路は、上記差動MOSFETのドレインに第2導電型からなる電流ミラー形態の第1負荷回路が設けられ、
上記第2差動増幅回路は、上記差動MOSFETのドレインに第1導電型からなる電流ミラー形態の第2負荷回路が設けられ、
上記第1と第2負荷回路の出力端子が接続され、
上記第1の負荷回路と第1動作電圧との間には、第2導電型の第3MOSFETが設けられ、
上記第2の負荷回路と第2動作電圧との間には、第1導電型の第4MOSFETが設けられ、
パワーダウン信号により、上記第1ないし第4MOSFETのいずれかがオフ状態にされ、上記出力端子は上記パワーダウン信号によりオン状態にされるMOSFETによって上記第1又は第2動作電圧に固定されることを特徴とする半導体集積回路装置。 - 請求項12において、
上記第1と第2MOSFETのゲートには、上記インバータ回路の出力信号が帰還され、
上記パワーダウン信号により固定電位にされた出力端子の信号を受けるインバータ回路の出力信号によりオン状態にされる第1又は第2MOSFETに対応された上記第3又は第4MOSFETのいずれかは、上記パワーダウン信号によりオフ状態にされるものであることを特徴とする半導体集積回路装置。 - 請求項12において、
上記入力信号を受け、その信号レベルが上記第1と第2の電源電圧の中心電圧付近にあるときに上記第1と第2MOSFETをオン状態にし、その入力信号が所定期間上記第1電圧又は第2電圧にあるときには、それに対応した出力信号を形成すべく上記第1又は第2MOSFETのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路を更に備えてなり、
上記第1動作電圧と第2動作電圧に対応した比較的大きな信号振幅とされた第1振幅の入力信号と、上記第1動作電圧と第2動作電圧の間の所定の中間電圧に対応した比較的小さな第2振幅の入力信号の双方の入力信号の供給を可能にしてなることを特徴とする半導体集積回路装置。 - 請求項12において、
上記第1と第2MOSFETは、上記第1振幅の入力信号が供給される第1動作モードに対応したMOSFETと、上記第2振幅の入力信号が供給される第2動作モードに対応したMOSFETとの並列回路を含み、
上記第1動作モードに対応したMOSFETのゲートには、上記バイアス電圧発生回路で形成された制御信号が供給され、
上記第2動作モードに対応したMOSFETのゲートには、上記インバータ回路の出力信号が帰還されるものであることを特徴とする半導体集積回路装置。 - 請求項15において、
上記バイアス電圧発生回路は、
上記入力信号がゲートに供給され、ソースに上記第1動作電圧が供給された第2導電型の第5MOSFETと、
上記入力信号がゲートに供給され、ソースに上記第2動作電圧が供給された第1導電型の第6MOSFETと、
上記第5MOSFETのドレインと第6MOSFETのドレインとの間に設けられた第1と第2高抵抗手段とからなり、
上記第1と第2高抵抗手段の接続点から上記制御電圧を形成してなることを特徴とする半導体集積回路装置。 - 請求項12から請求項16のいずれかにおいて、
上記半導体集積回路装置は、
複数のワード線及びそれらと交差するように配置された複数のビット線と、
上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択MOSFETと、対応するビット線と所定の電位との間に上記アドレス選択MOSFETを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型RAMを構成するものであることを特徴とする半導体集積回路装置。 - 入力信号を受ける第1入力端子と接続される第1非反転入力端子と、参照信号を受ける第2入力端子と接続される第1反転入力端子と、共通ノードと接続される第1出力端子とを有する第1差動増幅回路と、
上記第1入力端子と接続される第2非反転入力端子と、上記第2入力端子と接続される第2反転入力端子と、上記共通ノードと接続される第2出力端子とを有する第2差動増幅回路と、
上記共通ノードの信号に基づき、前記第1差動増幅回路と前記第2差動増幅回路のいずれか一方を選択的に動作させる制御回路とを有する半導体集積回路装置。 - 請求項18において、
上記制御回路は、上記第1差動増幅回路と上記第2差動増幅回路のいずれか一方が動作電流を受けることを選択的に阻む半導体集積回路。 - 第1電位と、上記第1電位よりも高い第2電位により定義される第1振幅を有する入力信号を受ける第1入力端子と接続される第1非反転入力端子と、参照信号を受ける第2入力端子と接続される第1反転入力端子と、共通ノードと接続される第1出力端子とを有する第1差動増幅回路と、
上記第1入力端子と接続される第2非反転入力端子と、上記第2入力端子と接続される第2反転入力端子と、上記共通ノードと接続される第2出力端子とを有する第2差動増幅回路とを有し、
上記第1差動増幅回路は、上記入力信号をゲートで受けるNチャンネル型入力MOSFETを有し、
上記第2差動増幅回路は、上記入力信号をゲートで受けるPチャンネル型入力MOSFETを有し、
上記第1差動増幅回路と上記第2増幅回路のいずれか一方が、上記共通ノードの信号に基づき、選択的に動作される半導体集積回路装置。 - 請求項20において、
上記第1差動増幅回路は、上記入力信号の電位が、上記参照信号の電位よりも高く上記第2電位よりも低いときに動作せず、
上記第2差動増幅回路は、上記入力信号の電位が、上記参照信号の電位よりも低く上記第1電位よりも高いときに動作しない半導体集積回路装置。
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