JPH07234265A - テスト電位転送回路およびこれを用いた半導体記憶装置 - Google Patents
テスト電位転送回路およびこれを用いた半導体記憶装置Info
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- JPH07234265A JPH07234265A JP6027103A JP2710394A JPH07234265A JP H07234265 A JPH07234265 A JP H07234265A JP 6027103 A JP6027103 A JP 6027103A JP 2710394 A JP2710394 A JP 2710394A JP H07234265 A JPH07234265 A JP H07234265A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【構成】 テスト時に高電位が印加されるテスト制御パ
ッド31と、テスト時に信号レベルが電源電位よりも高
いテスト電位が印加されるテスト信号パッド32と、テ
スト制御パッド31に接続され、当該テスト制御パッド
に印加された高電位を検出しテスト制御信号TESTを
発生する高電位検出回路1と、電源がテスト制御パッド
31より供給され、テスト制御信号の振幅レベルをシフ
トさせ高レベルが高電位である駆動信号を出力するレベ
ルシフト回路2と、ドレインがテスト信号パッド32に
接続されゲートが駆動信号により駆動されるMOSトラ
ンジスタQ3 からなり、MOSトランジスタのソースよ
りテスト電位を内部に転送することを特徴とするテスト
電位転送回路。 【効果】 本発明を用いると、昇圧回路を不要とした低
占有面積のテスト電位転送回路を提供できる。
ッド31と、テスト時に信号レベルが電源電位よりも高
いテスト電位が印加されるテスト信号パッド32と、テ
スト制御パッド31に接続され、当該テスト制御パッド
に印加された高電位を検出しテスト制御信号TESTを
発生する高電位検出回路1と、電源がテスト制御パッド
31より供給され、テスト制御信号の振幅レベルをシフ
トさせ高レベルが高電位である駆動信号を出力するレベ
ルシフト回路2と、ドレインがテスト信号パッド32に
接続されゲートが駆動信号により駆動されるMOSトラ
ンジスタQ3 からなり、MOSトランジスタのソースよ
りテスト電位を内部に転送することを特徴とするテスト
電位転送回路。 【効果】 本発明を用いると、昇圧回路を不要とした低
占有面積のテスト電位転送回路を提供できる。
Description
【0001】
【産業上の利用分野】本発明はテスト信号転送回路に関
する。特に、テスト時にワード線に印加するテスト信号
を転送するテスト信号転送回路を有する半導体記憶装置
に関する。
する。特に、テスト時にワード線に印加するテスト信号
を転送するテスト信号転送回路を有する半導体記憶装置
に関する。
【0002】
【従来の技術】低電源電圧で動作する不揮発性半導体メ
モリは、読み出し時に充分なセル電流を得るために、ワ
ード線にチップ内部で昇圧した昇圧電位を印加してい
た。この場合、昇圧電位はリミッタ回路により決定され
る電位に固定され、外部から制御することは不可能であ
る。しかし、デバイス評価に当たっては、ワード線にさ
らに高い電位を与える必要がある。このため、チップ内
部で電源電圧を昇圧し、この電圧をワード線に供給する
だけでなく、これとは別に、チップ外部から任意のレベ
ルのテスト信号を供給する必要がある。
モリは、読み出し時に充分なセル電流を得るために、ワ
ード線にチップ内部で昇圧した昇圧電位を印加してい
た。この場合、昇圧電位はリミッタ回路により決定され
る電位に固定され、外部から制御することは不可能であ
る。しかし、デバイス評価に当たっては、ワード線にさ
らに高い電位を与える必要がある。このため、チップ内
部で電源電圧を昇圧し、この電圧をワード線に供給する
だけでなく、これとは別に、チップ外部から任意のレベ
ルのテスト信号を供給する必要がある。
【0003】外部より任意のレベルのテスト信号を供給
するためにはテスト電位転送回路が必要になる。これは
通常、テスト電位が印加されるテスト信号パッドにスイ
ッチング用MOSトランジスタのドレインを接続して成
り、このMOSトランジスタのゲートは内部昇圧した電
位が供給される。内部昇圧した電位を供給する理由は、
MOSトランジスタのしきい値分のレベルシフトを防止
するため、さらには、電源電位よりも高電位のテスト信
号を転送するためである。このため、テスト信号供給用
に新たな内部昇圧回路を設ける必要がある。
するためにはテスト電位転送回路が必要になる。これは
通常、テスト電位が印加されるテスト信号パッドにスイ
ッチング用MOSトランジスタのドレインを接続して成
り、このMOSトランジスタのゲートは内部昇圧した電
位が供給される。内部昇圧した電位を供給する理由は、
MOSトランジスタのしきい値分のレベルシフトを防止
するため、さらには、電源電位よりも高電位のテスト信
号を転送するためである。このため、テスト信号供給用
に新たな内部昇圧回路を設ける必要がある。
【0004】
【発明が解決しようとする課題】上記したように、従来
のテスト電位転送回路はテスト信号供給用に新たな内部
昇圧回路が必要となり、この昇圧回路は容量素子を多用
し比較的大面積を占有するため、チップ面積の増大を招
いていた。本発明は、上記欠点を除去し、昇圧回路を不
要としたテスト電位転送回路を提供することを目的とす
る。
のテスト電位転送回路はテスト信号供給用に新たな内部
昇圧回路が必要となり、この昇圧回路は容量素子を多用
し比較的大面積を占有するため、チップ面積の増大を招
いていた。本発明は、上記欠点を除去し、昇圧回路を不
要としたテスト電位転送回路を提供することを目的とす
る。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、テスト時に高電位が印加されるテスト
制御パッドと、テスト時に信号レベルが電源電位よりも
高いテスト電位が印加されるテスト信号パッドと、テス
ト制御パッドに接続され、当該テスト制御パッドに印加
された高電位を検出しテスト制御信号を発生する高電位
検出回路と、電源がテスト制御パッドより供給され、テ
スト制御信号の振幅レベルをシフトさせ高レベルが高電
位である駆動信号を出力するレベルシフト回路と、ドレ
インがテスト信号パッドに接続されゲートが駆動信号に
より駆動されるMOSトランジスタからなり、MOSト
ランジスタのソースよりテスト電位を内部に転送するこ
とを特徴とするテスト電位転送回路を提供する。
め、本発明では、テスト時に高電位が印加されるテスト
制御パッドと、テスト時に信号レベルが電源電位よりも
高いテスト電位が印加されるテスト信号パッドと、テス
ト制御パッドに接続され、当該テスト制御パッドに印加
された高電位を検出しテスト制御信号を発生する高電位
検出回路と、電源がテスト制御パッドより供給され、テ
スト制御信号の振幅レベルをシフトさせ高レベルが高電
位である駆動信号を出力するレベルシフト回路と、ドレ
インがテスト信号パッドに接続されゲートが駆動信号に
より駆動されるMOSトランジスタからなり、MOSト
ランジスタのソースよりテスト電位を内部に転送するこ
とを特徴とするテスト電位転送回路を提供する。
【0006】また、MOSトランジスタのソースより内
部に転送したテスト電位が入力され、当該テスト電位の
信号レベルによりワード線を駆動するデコーダ回路とを
具備することを特徴とする半導体記憶装置を提供する。
さらに、テスト時にはテスト制御信号により内部回路が
制御されることを特徴とする半導体記憶装置を提供す
る。
部に転送したテスト電位が入力され、当該テスト電位の
信号レベルによりワード線を駆動するデコーダ回路とを
具備することを特徴とする半導体記憶装置を提供する。
さらに、テスト時にはテスト制御信号により内部回路が
制御されることを特徴とする半導体記憶装置を提供す
る。
【0007】
【作用】本発明で提供する手段を用いると、テストモー
ドの制御に用いるテスト制御信号をチップ外部から入力
する高電圧を検出することにより生成する。これと同時
に、この高電圧をレベルシフト回路の電源として用い
る。このように、外部から印加する高電圧を信号及び電
源の両者として用いるため、従来のような昇圧回路は必
要なくなる。この結果、チップ面積が大幅に低減され
る。
ドの制御に用いるテスト制御信号をチップ外部から入力
する高電圧を検出することにより生成する。これと同時
に、この高電圧をレベルシフト回路の電源として用い
る。このように、外部から印加する高電圧を信号及び電
源の両者として用いるため、従来のような昇圧回路は必
要なくなる。この結果、チップ面積が大幅に低減され
る。
【0008】レベルシフト回路の出力である駆動信号は
高レベルが外部からテスト制御パッドより入力した高電
位であるため、このパッドに印加する電位が充分高けれ
ば、MOSトランジスタのしきい値落ち(MOSトラン
ジスタのしきい値に相当する分だけ、ゲート・ソース間
に生ずる電圧降下)なく、テスト電位を内部回路に転送
することが可能になる。
高レベルが外部からテスト制御パッドより入力した高電
位であるため、このパッドに印加する電位が充分高けれ
ば、MOSトランジスタのしきい値落ち(MOSトラン
ジスタのしきい値に相当する分だけ、ゲート・ソース間
に生ずる電圧降下)なく、テスト電位を内部回路に転送
することが可能になる。
【0009】また、本発明で提供する第2の手段を用い
ると、テスト電位がデコーダ回路を介してワード線に印
加される。この結果、ワード線の電位を任意に制御させ
ることが可能になる。また、本発明で提供する第3の手
段を用いると、テスト制御信号は高電圧ではないため、
テスト時に内部回路の制御信号として用いることができ
る。
ると、テスト電位がデコーダ回路を介してワード線に印
加される。この結果、ワード線の電位を任意に制御させ
ることが可能になる。また、本発明で提供する第3の手
段を用いると、テスト制御信号は高電圧ではないため、
テスト時に内部回路の制御信号として用いることができ
る。
【0010】
【実施例】以下、本発明の各実施例を図面を参照して説
明する。[図1]は本発明のテスト電位転送回路の詳細
を示す回路構成図である。すなわち、テスト時に高電位
が印加されるテスト制御パッド31と、テスト時に信号
レベルが電源電位よりも高いテスト電位が印加されるテ
スト信号パッド32と、テスト制御パッド31に接続さ
れ、テスト制御パッド31に印加された高電位を検出し
テスト制御信号TESTを発生する高電位検出回路1
と、電源がテスト制御パッド31より供給され、テスト
制御信号TESTの振幅レベルをシフトさせた駆動信号
Vdrv を出力するレベルシフト回路と、ドレインがテス
ト信号パッド32に接続されゲートが駆動信号Vdrv に
より駆動されるMOSトランジスタからなる。
明する。[図1]は本発明のテスト電位転送回路の詳細
を示す回路構成図である。すなわち、テスト時に高電位
が印加されるテスト制御パッド31と、テスト時に信号
レベルが電源電位よりも高いテスト電位が印加されるテ
スト信号パッド32と、テスト制御パッド31に接続さ
れ、テスト制御パッド31に印加された高電位を検出し
テスト制御信号TESTを発生する高電位検出回路1
と、電源がテスト制御パッド31より供給され、テスト
制御信号TESTの振幅レベルをシフトさせた駆動信号
Vdrv を出力するレベルシフト回路と、ドレインがテス
ト信号パッド32に接続されゲートが駆動信号Vdrv に
より駆動されるMOSトランジスタからなる。
【0011】高電圧検出回路1はNチャネルトランジス
タQ11、PチャネルトランジスタQ12及びNチャネルト
ランジスタQ13をテスト制御パッド31と接地電位との
間に直列接続してなり、PチャネルトランジスタQ12及
びNチャネルトランジスタQ13の接続点にインバータ1
1及びインバータ12が接続されている。トランジスタ
Q11、Q12、Q13はテスト制御パッド31に印加される
電圧の降圧及び分圧を行い、インバータ11、12は波
形整形を行い(内部電源の振幅レベルに整形する)テス
ト制御信号TESTを出力する。テスト制御パッド31
に印加される高電圧は「信号」として用いている。
タQ11、PチャネルトランジスタQ12及びNチャネルト
ランジスタQ13をテスト制御パッド31と接地電位との
間に直列接続してなり、PチャネルトランジスタQ12及
びNチャネルトランジスタQ13の接続点にインバータ1
1及びインバータ12が接続されている。トランジスタ
Q11、Q12、Q13はテスト制御パッド31に印加される
電圧の降圧及び分圧を行い、インバータ11、12は波
形整形を行い(内部電源の振幅レベルに整形する)テス
ト制御信号TESTを出力する。テスト制御パッド31
に印加される高電圧は「信号」として用いている。
【0012】レベルシフト回路2はPチャネルトランジ
スタQ21、Q22、NチャネルトランジスタQ23、Q24、
さらにトランジスタQ23、Q24を相補的に駆動するため
にインバータ21からなる。トランジスタQ21、Q22の
ソースは共にテスト制御パッド31に接続されており、
レベルシフト回路2の電源電圧はテスト制御パッドより
供給され、テスト制御信号TESTの振幅レベルをシフ
トさせた駆動信号Vdrv はテスト制御パッド31に印加
される高電圧のレベルまでレベルシフトされる。テスト
制御パッド31に印加される高電圧は「電源」として用
いている。
スタQ21、Q22、NチャネルトランジスタQ23、Q24、
さらにトランジスタQ23、Q24を相補的に駆動するため
にインバータ21からなる。トランジスタQ21、Q22の
ソースは共にテスト制御パッド31に接続されており、
レベルシフト回路2の電源電圧はテスト制御パッドより
供給され、テスト制御信号TESTの振幅レベルをシフ
トさせた駆動信号Vdrv はテスト制御パッド31に印加
される高電圧のレベルまでレベルシフトされる。テスト
制御パッド31に印加される高電圧は「電源」として用
いている。
【0013】トランジスタQ3 のゲートには駆動信号V
drv が供給され、テスト信号パッド32に印加したテス
ト電位が内部にVtestとして導入される。このように構
成することにより、テストモードの制御に用いるテスト
制御信号をチップ外部から入力する高電圧を検出するこ
とにより生成する。これと同時に、この高電圧をレベル
シフト回路の電源として用いる。つまり、外部から印加
する高電圧を信号及び電源の両者として用いるため、従
来のような昇圧回路は必要なくなる。この結果、チップ
面積が大幅に低減される。
drv が供給され、テスト信号パッド32に印加したテス
ト電位が内部にVtestとして導入される。このように構
成することにより、テストモードの制御に用いるテスト
制御信号をチップ外部から入力する高電圧を検出するこ
とにより生成する。これと同時に、この高電圧をレベル
シフト回路の電源として用いる。つまり、外部から印加
する高電圧を信号及び電源の両者として用いるため、従
来のような昇圧回路は必要なくなる。この結果、チップ
面積が大幅に低減される。
【0014】また、レベルシフト回路の出力である駆動
信号は高レベルが外部からテスト制御パッドより入力し
た高電位であるため、このパッドに印加する電位が充分
高ければ、MOSトランジスタのしきい値落ち(MOS
トランジスタのしきい値に相当する分だけ、ゲート・ソ
ース間生ずる電圧降下)なく、テスト電位を内部回路に
転送することが可能になる。電源電圧を3.3Vとした
とき、テスト制御パッドには例えば10Vの高電圧が供
給され、テスト信号パッドには例えば4Vから7Vの一
定の範囲の電圧が供給される。
信号は高レベルが外部からテスト制御パッドより入力し
た高電位であるため、このパッドに印加する電位が充分
高ければ、MOSトランジスタのしきい値落ち(MOS
トランジスタのしきい値に相当する分だけ、ゲート・ソ
ース間生ずる電圧降下)なく、テスト電位を内部回路に
転送することが可能になる。電源電圧を3.3Vとした
とき、テスト制御パッドには例えば10Vの高電圧が供
給され、テスト信号パッドには例えば4Vから7Vの一
定の範囲の電圧が供給される。
【0015】続いて本発明を適用した半導体記憶装置の
例を[図2]〜[図4]を用いて説明する。[図2]は
半導体記憶装置の全体回路構成を示した回路図である。
すなわち、テスト制御パッド31と、テスト信号パッド
32と、高電圧検出回路1と、レベルシフト回路2とM
OSトランジスタQ3 と、クロック信号φ1 を発生させ
るクロック発生回路4と、クロック信号φ1 により駆動
され通常読み出し動作時にワード線に供給する高電位を
発生させるチャージポンプ回路5と、外部から入力され
たテスト電位もしくは、チャージポンプ回路5により発
生させられた昇圧電位をアドレス信号に基づいてワード
線に分配供給するロウデコーダ6と、ワード線WL、ビ
ット線BL、メモリセルMC等を含むメモリセルアレイ
7とからなる。
例を[図2]〜[図4]を用いて説明する。[図2]は
半導体記憶装置の全体回路構成を示した回路図である。
すなわち、テスト制御パッド31と、テスト信号パッド
32と、高電圧検出回路1と、レベルシフト回路2とM
OSトランジスタQ3 と、クロック信号φ1 を発生させ
るクロック発生回路4と、クロック信号φ1 により駆動
され通常読み出し動作時にワード線に供給する高電位を
発生させるチャージポンプ回路5と、外部から入力され
たテスト電位もしくは、チャージポンプ回路5により発
生させられた昇圧電位をアドレス信号に基づいてワード
線に分配供給するロウデコーダ6と、ワード線WL、ビ
ット線BL、メモリセルMC等を含むメモリセルアレイ
7とからなる。
【0016】クロック発生回路4はテスト制御信号TE
STにより制御され、テスト制御信号TESTが“H”
の時はクロックφ1 の発生を停止する。具体的な回路構
成を[図3](a)に示す。すなわち、NORゲート4
1、偶数段のインバータ42‥45からなるリングオシ
レータと、波形整形用のインバータ46及び反転出力用
のインバータ47からなる。その他、読み出し時のみに
昇圧動作を行うために各種の制御回路が実際には具備さ
れているが、ここでは説明を省略する。
STにより制御され、テスト制御信号TESTが“H”
の時はクロックφ1 の発生を停止する。具体的な回路構
成を[図3](a)に示す。すなわち、NORゲート4
1、偶数段のインバータ42‥45からなるリングオシ
レータと、波形整形用のインバータ46及び反転出力用
のインバータ47からなる。その他、読み出し時のみに
昇圧動作を行うために各種の制御回路が実際には具備さ
れているが、ここでは説明を省略する。
【0017】チャージポンプ回路5はクロック信号φ1
により駆動され通常読み出し動作時にワード線に供給す
る昇圧電位Vbootを発生させる。具体的な回路構成を
[図3](b)に示す。すなわち、ゲート・ドレインが
共通接続されたNチャネルトランジスタQ51、Q52‥Q
54と、各トランジスタの接続ノードに接続されたキャパ
シタC51、C52‥C54と、出力端子に接続されたリミッ
タ素子51からなる。各キャパシタの対向電極は一つお
きにクロック信号φ1 及び/φ1 によってクロック駆動
される。
により駆動され通常読み出し動作時にワード線に供給す
る昇圧電位Vbootを発生させる。具体的な回路構成を
[図3](b)に示す。すなわち、ゲート・ドレインが
共通接続されたNチャネルトランジスタQ51、Q52‥Q
54と、各トランジスタの接続ノードに接続されたキャパ
シタC51、C52‥C54と、出力端子に接続されたリミッ
タ素子51からなる。各キャパシタの対向電極は一つお
きにクロック信号φ1 及び/φ1 によってクロック駆動
される。
【0018】ロウデコーダ6はチャージポンプ回路5に
より発生させられた昇圧電位をアドレス信号Addに基
づいてワード線WLに分配供給する。具体的な回路構成
を[図4]に示す。すなわち、アドレス信号Addに基
づいて選択信号を発生するアドレスデコーダ61と、こ
の選択信号をシベルシフトするレベルシフト回路62
と、必要に応じて挿入されるセレクタ回路63とからな
る。レベルシフト回路62の出力はセレクタ回路63を
介してメモリセルMCの接続されたワード線WLに供給
される。レベルシフト回路62は上述のレベルシフト回
路2とほぼ同様の構成のため、説明を省略する。セレク
タ回路は、さらに別のアドレス信号により生成された制
御信号φ2 によりオン・オフ動作し、選択時にはレベル
シフト回路62の出力をワード線に供給する。メモリセ
ルは、不揮発性のNAND型メモリセルである。特に、
NAND型メモリセルを用いた場合、読み出し時のセル
電流がNOR型と比較して減少しがちである。したがっ
て、読み出し時にワード線を昇圧する必要性はより大き
く、これに併せて外部より高電位のテスト信号をワード
線に供給する必要性も大きい。したがって、NAND型
メモリセルを用いたときには特にメリットが大きい。
より発生させられた昇圧電位をアドレス信号Addに基
づいてワード線WLに分配供給する。具体的な回路構成
を[図4]に示す。すなわち、アドレス信号Addに基
づいて選択信号を発生するアドレスデコーダ61と、こ
の選択信号をシベルシフトするレベルシフト回路62
と、必要に応じて挿入されるセレクタ回路63とからな
る。レベルシフト回路62の出力はセレクタ回路63を
介してメモリセルMCの接続されたワード線WLに供給
される。レベルシフト回路62は上述のレベルシフト回
路2とほぼ同様の構成のため、説明を省略する。セレク
タ回路は、さらに別のアドレス信号により生成された制
御信号φ2 によりオン・オフ動作し、選択時にはレベル
シフト回路62の出力をワード線に供給する。メモリセ
ルは、不揮発性のNAND型メモリセルである。特に、
NAND型メモリセルを用いた場合、読み出し時のセル
電流がNOR型と比較して減少しがちである。したがっ
て、読み出し時にワード線を昇圧する必要性はより大き
く、これに併せて外部より高電位のテスト信号をワード
線に供給する必要性も大きい。したがって、NAND型
メモリセルを用いたときには特にメリットが大きい。
【0019】続いて、[図2]〜[図4]に示した半導
体記憶装置の動作説明を行う。通常の読み出し動作時に
は、テスト制御パッド31は電源電位レベルの信号入力
端子として用いる。例えば、/WP(ライトプロテクト
制御信号)として用いる。この時、テスト制御パッド3
1には高電位は印加されないため、高電位検出回路1の
出力であるTESTは“L”であり、レベルシフト回路
2の出力Vdrv も“L”である。この結果、トランジス
タQ3 はオフし、テスト信号パッドと内部回路とは切り
放される。また、TESTが“L”であるため、クロッ
ク発生回路4はクロック信号φ1 を出力し、チャージポ
ンプ回路5はこのクロック信号φ1 によって駆動され、
昇圧電位Vbootを出力する(図示してはいないが、読み
出し動作時のみ)。この昇圧電位Vbootはロウデコーダ
6に供給され、ロウデコーダ6内ではレベルシフト回路
62の電源となる。この結果、ワード線WLは昇圧電位
Vbootにより駆動され、通常の読み出しがなされる。
体記憶装置の動作説明を行う。通常の読み出し動作時に
は、テスト制御パッド31は電源電位レベルの信号入力
端子として用いる。例えば、/WP(ライトプロテクト
制御信号)として用いる。この時、テスト制御パッド3
1には高電位は印加されないため、高電位検出回路1の
出力であるTESTは“L”であり、レベルシフト回路
2の出力Vdrv も“L”である。この結果、トランジス
タQ3 はオフし、テスト信号パッドと内部回路とは切り
放される。また、TESTが“L”であるため、クロッ
ク発生回路4はクロック信号φ1 を出力し、チャージポ
ンプ回路5はこのクロック信号φ1 によって駆動され、
昇圧電位Vbootを出力する(図示してはいないが、読み
出し動作時のみ)。この昇圧電位Vbootはロウデコーダ
6に供給され、ロウデコーダ6内ではレベルシフト回路
62の電源となる。この結果、ワード線WLは昇圧電位
Vbootにより駆動され、通常の読み出しがなされる。
【0020】テスト時には、テスト制御パッド31には
例えば10Vの高電位が印加される。高電位検出回路1
の出力であるTESTは“H”であり、クロック発生回
路4はクロックの発生を停止する。この結果、チャージ
ポンプ回路5は昇圧動作を停止する。また、図示しない
が、リミッタ回路51は出力端子より切り放される。さ
らに、レベルシフト回路2の出力Vdrv は高電位、例え
ば10Vとなるため、MOSトランジスタQ3 はオン
し、テスト信号パッドのテスト電位Vtestがトランジス
タQ3 を介してロウデコーダ6に供給される。このテス
ト電位Vtestはロウデコーダ6内ではレベルシフト回路
62の電源となり、ワード線WLは昇圧電位Vtestによ
り駆動され、読み出しテストが行われる。なお、テスト
信号パッドには例えば4Vから7Vの一定の範囲の電圧
が供給される。
例えば10Vの高電位が印加される。高電位検出回路1
の出力であるTESTは“H”であり、クロック発生回
路4はクロックの発生を停止する。この結果、チャージ
ポンプ回路5は昇圧動作を停止する。また、図示しない
が、リミッタ回路51は出力端子より切り放される。さ
らに、レベルシフト回路2の出力Vdrv は高電位、例え
ば10Vとなるため、MOSトランジスタQ3 はオン
し、テスト信号パッドのテスト電位Vtestがトランジス
タQ3 を介してロウデコーダ6に供給される。このテス
ト電位Vtestはロウデコーダ6内ではレベルシフト回路
62の電源となり、ワード線WLは昇圧電位Vtestによ
り駆動され、読み出しテストが行われる。なお、テスト
信号パッドには例えば4Vから7Vの一定の範囲の電圧
が供給される。
【0021】このように、テスト制御パッド31を電源
電位レベルの信号入力端子と共用することができ、パッ
ド数を、ひいては外部リード数を削減することができ
る。また、上述したように、テストモードの制御に用い
るテスト制御信号をチップ外部から入力する高電圧を検
出することにより生成し、これと同時に、この高電圧を
レベルシフト回路の電源として用いる。このように、外
部から印加する高電圧を信号及び電源の両者として用い
るため、従来のような昇圧回路は必要なくなる。この結
果、チップ面積が大幅に低減される。
電位レベルの信号入力端子と共用することができ、パッ
ド数を、ひいては外部リード数を削減することができ
る。また、上述したように、テストモードの制御に用い
るテスト制御信号をチップ外部から入力する高電圧を検
出することにより生成し、これと同時に、この高電圧を
レベルシフト回路の電源として用いる。このように、外
部から印加する高電圧を信号及び電源の両者として用い
るため、従来のような昇圧回路は必要なくなる。この結
果、チップ面積が大幅に低減される。
【0022】また、レベルシフト回路の出力である駆動
信号は高レベルが外部からテスト制御パッドより入力し
た高電位であるため、このパッドに印加する電位が充分
高ければ、MOSトランジスタのしきい値落ち(MOS
トランジスタのしきい値に相当する分だけ、ゲート・ソ
ース間生ずる電圧降下)なく、テスト電位を内部回路に
転送することが可能になる。さらに、本発明ではテスト
信号パッドを制御信号として用いるわけではないので、
テスト信号パッドにはある一定のレンジの電位を供給す
ることが可能となる。
信号は高レベルが外部からテスト制御パッドより入力し
た高電位であるため、このパッドに印加する電位が充分
高ければ、MOSトランジスタのしきい値落ち(MOS
トランジスタのしきい値に相当する分だけ、ゲート・ソ
ース間生ずる電圧降下)なく、テスト電位を内部回路に
転送することが可能になる。さらに、本発明ではテスト
信号パッドを制御信号として用いるわけではないので、
テスト信号パッドにはある一定のレンジの電位を供給す
ることが可能となる。
【0023】また、テスト電位がデコーダ回路を介して
ワード線に印加されるため、ワード線の電位を任意に制
御させることが可能になる。また、テスト制御信号はテ
スト制御パッドに印加する電位とは異なり、高電圧では
ないため、テスト時に内部回路の制御信号として用いる
ことができる。本実施例では一例として昇圧回路中のク
ロック発生回路の制御に用いた。
ワード線に印加されるため、ワード線の電位を任意に制
御させることが可能になる。また、テスト制御信号はテ
スト制御パッドに印加する電位とは異なり、高電圧では
ないため、テスト時に内部回路の制御信号として用いる
ことができる。本実施例では一例として昇圧回路中のク
ロック発生回路の制御に用いた。
【0024】
【発明の効果】以上のように、本発明を用いると、昇圧
回路を不要としたテスト電位転送回路を提供できる。
回路を不要としたテスト電位転送回路を提供できる。
【図1】本発明の実施例によるテスト電位転送回路を示
した回路図である。
した回路図である。
【図2】本発明の実施例により半導体装置の回路構成を
示した回路構成図である。
示した回路構成図である。
【図3】本発明の実施例中の昇圧回路の回路構成を示し
た回路図である。
た回路図である。
【図4】本発明の実施例中のロウデコーダ及びメモリセ
ルの回路構成を示した回路図である。
ルの回路構成を示した回路図である。
【符号の説明】 1 高電位検出回路 11 インバータ 12 インバータ 2 レベルシフト回路 21 インバータ 31 テスト制御パッド 32 テスト信号パッド Q トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 F 7630−4M 27/04 21/822 27/10 491 7210−4M H01L 27/04 T
Claims (3)
- 【請求項1】 テスト時に高電位が印加されるテスト制
御パッドと、 テスト時に信号レベルが電源電位よりも高いテスト電位
が印加されるテスト信号パッドと、 前記テスト制御パッドに接続され、当該テスト制御パッ
ドに印加された前記高電位を検出しテスト制御信号を発
生する高電位検出回路と、 電源が前記テスト制御パッドより供給され、前記テスト
制御信号の振幅レベルをシフトさせ高レベルが前記高電
位である駆動信号を出力するレベルシフト回路と、 ドレインが前記テスト信号パッドに接続されゲートが前
記駆動信号により駆動されるMOSトランジスタからな
り、 前記MOSトランジスタのソースよりテスト電位を内部
に転送することを特徴とするテスト電位転送回路。 - 【請求項2】 テスト時に高電位が印加されるテスト制
御パッドと、 テスト時に信号レベルが電源電位よりも高いテスト電位
が入力されるテスト信号パッドと、 前記テスト制御パッドに接続され、当該テスト制御パッ
ドに印加された前記高電位を検出しテスト制御信号を発
生する高電位検出回路と、 電源が前記テスト制御パッドより供給され、前記テスト
制御信号の振幅レベルをシフトさせ高レベルが前記高電
位である駆動信号を出力するレベルシフト回路と、 ドレインが前記テスト信号パッドに接続されゲートが前
記駆動信号により駆動されるMOSトランジスタと、 前記MOSトランジスタのソースより内部に転送したテ
スト電位が入力され、当該テスト電位の信号レベルによ
りワード線を駆動するデコーダ回路とを具備することを
特徴とする半導体記憶装置。 - 【請求項3】 テスト時に高電位が印加されるテスト制
御パッドと、 テスト時に信号レベルが電源電位よりも高いテスト電位
が入力されるテスト信号パッドと、 前記テスト制御パッドに接続され、当該テスト制御パッ
ドに印加された前記高電位を検出しテスト制御信号を発
生する高電圧検出回路と、 電源が前記テスト制御パッドより供給され、前記テスト
制御信号の振幅レベルをシフトさせ高レベルが前記高電
位である駆動信号を出力するレベルシフト回路と、 ドレインが前記テスト信号パッドに接続されゲートが前
記駆動信号により駆動されソースからテスト電位が内部
に入力されるMOSトランジスタとを具備し、 テスト時には前記テスト制御信号により内部回路が制御
されることを特徴とする半導体記憶装置。
Priority Applications (3)
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---|---|---|---|
JP02710394A JP3392497B2 (ja) | 1994-02-25 | 1994-02-25 | テスト電位転送回路およびこれを用いた半導体記憶装置 |
KR1019950003656A KR100207971B1 (ko) | 1994-02-25 | 1995-02-24 | 전위 전송회로 및 이를 이용한 반도체 장치 |
US08/881,870 US5777930A (en) | 1994-02-25 | 1997-06-24 | Test potential transfer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02710394A JP3392497B2 (ja) | 1994-02-25 | 1994-02-25 | テスト電位転送回路およびこれを用いた半導体記憶装置 |
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Publication Number | Publication Date |
---|---|
JPH07234265A true JPH07234265A (ja) | 1995-09-05 |
JP3392497B2 JP3392497B2 (ja) | 2003-03-31 |
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ID=12211756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02710394A Expired - Fee Related JP3392497B2 (ja) | 1994-02-25 | 1994-02-25 | テスト電位転送回路およびこれを用いた半導体記憶装置 |
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---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5917766A (en) * | 1996-05-28 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can carry out read disturb testing and burn-in testing reliably |
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KR100346829B1 (ko) * | 1999-08-30 | 2002-08-03 | 삼성전자 주식회사 | 패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로 |
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JP3606166B2 (ja) * | 2000-06-21 | 2005-01-05 | セイコーエプソン株式会社 | 半導体装置 |
JP4656747B2 (ja) | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
DE10141484C2 (de) * | 2001-08-23 | 2003-12-24 | Infineon Technologies Ag | Schreibschutzsteuerung für elektronische Baugruppe |
JP2010135035A (ja) | 2008-12-08 | 2010-06-17 | Renesas Electronics Corp | 不揮発性半導体メモリ及びそのテスト方法 |
CN106935570B (zh) * | 2017-03-31 | 2019-04-26 | 京东方科技集团股份有限公司 | 测试电路、测试方法、阵列基板及其制造方法 |
JP7175555B2 (ja) * | 2018-03-09 | 2022-11-21 | エイブリック株式会社 | テスト回路及び半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE4110441A1 (de) * | 1991-03-27 | 1992-10-01 | Schneider Klaus | Verfahren zur messung des gegenseitigen versatzes der lagen einer multilayer-anordnung und vorrichtung zur durchfuehrung dieses verfahrens |
-
1994
- 1994-02-25 JP JP02710394A patent/JP3392497B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-24 KR KR1019950003656A patent/KR100207971B1/ko not_active IP Right Cessation
-
1997
- 1997-06-24 US US08/881,870 patent/US5777930A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5917766A (en) * | 1996-05-28 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can carry out read disturb testing and burn-in testing reliably |
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Publication number | Publication date |
---|---|
US5777930A (en) | 1998-07-07 |
KR100207971B1 (ko) | 1999-07-15 |
JP3392497B2 (ja) | 2003-03-31 |
KR950025780A (ko) | 1995-09-18 |
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