KR950014821B1 - 불휘발성 반도체 기억 장치용 센스 증폭기 - Google Patents

불휘발성 반도체 기억 장치용 센스 증폭기 Download PDF

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Abstract

내용 없음.

Description

불휘발성 반도체 기억 장치용 센스 증폭기
제1도는 종래의 센스 증폭기의 일예를 도시한 회로도.
제2도는 센스 증폭기를 포함한 불휘발성 반도체 기억장치의 배열을 도시한 회로도.
제3도는 제1도에 점선으로 도시된 종래의 센스 증폭기 동작 및 본 발명을 따른 일실시예의 동작을 실선으로 도시한 파형도.
제4도는 본 발명을 따른 실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실제 입력 회로 12 : 상보 입력 회로
13 : 실제 전류 미러 회로 14 : 상보 전류 미러 회로
15 : 출력 전류 미러 회로
본 발명은 센스 증폭기에 관한 것이며, 특히 불휘발성 반도체 기억 장치에 사용하기 위한 센스 증폭기에 관한 것이다.
불휘발성 반도체 기억 장치에 사용하기 위한 종래의 공지된 센스 증폭기 회로의 일예가 일본국 평성 2년(1990) 공개번호 제9094호에 서술되어 있으며 그것의 회로도가 제1도에 도시되어 있다.
제1도에 도시된 바와 같이, 종래의 센스 증폭기(1)는 실제(true) 입력 회로(11), 상보(complementary)입력회로(12), 실제 전류 미러 회로(13), 상보 전류 미러 회로(14) 및 출력 전류 미러 회로(15)로 구성된다. 특히, 실제 입력 단자 TI를 통해 인가되는 실제 입력 신호 SI를 수신하는 실제 센스 증폭기(11)는 N-채널 MOS 트랜지스터(이하부터, "NMOS" 트랜지스터라 칭한다.) NI 및 인버터 IN1로 구성되고 로드는 P-채널 MOS 트랜지스터(이하부터, "PMOS"트랜지스터라 칭한다. P1 및 P3를 구비하는 실제 전류 미러 회로(13)이다. 동일한 방식으로 상보 입력 단자 TII를 통해 인가되는 상보 입력 신호 SII를 수신하는 상보 입력 회로(12)는 NMOS 트랜지스터 N2 및 인버터 IN2로 구성되고 로드는 PMOS 트랜지스터 P2 및 P4를 구비하는 상보 전류 미러 회로(14)이다. 출력 전류 미러 회로(15)는 각 전류 미러 회로(13 및 14) 각각에 대한 로드로서 기능하는 두개의 NMOS 트랜지스터 N3 및 N4로 구성된다. 출력 단자 TO에서 센스 증폭기 출력 신호 SO는 출력 전류 미러 회로(15)내의 NMOS 트랜지스터 N3의 드레인 전극으로부터 발생된다.
실제 및 상보 입력 회로(11 및 12)는 서로에게 대칭적이다. 실제 입력 회로(11)와 관계하여, 예를들어 인버터 IN1의 입력 단자는 NMS 트랜지스터 N1의 소스에 접속되고 상기 인버터 IN1의 출력 단자는 동일한 NMOS 트랜지스터 N1의 게이트에 접속되고, 부궤환 회로가 형성된다.
제1도에 도시된 종래의 센스 증폭기 동작 설명이 이하에 서술될 것이다.
제2도는 센스 증폭기를 포함하는 불휘발성 반도체 기억 장치의 배열을 도시한 것이다. 이 배열에 관한 설명은 후에 설명될 본 발명의 일실예에 또한 적용된다.
제2도에 도시된 바와 같이, 불휘발성 반도체 기억 장치는 센스 증폭기(1), 열(column)선택 회로(2), 행(row) 선택회로(3) 및 메모리 셀 어레이(4)로 구성된다.
제2도에서, 다음 설명을 간략하게 하기 위하여, 메모리 셀 어레이(4)는 4비트 즉 두개의 행선 W0 및 W1 및 두쌍의 열선 D0, DI0, D1, DI1으로 구성된다. 한쌍의 실제 및 상보 메모리셀, 예를들어, 한쌍의 메모리 셀 MO0 및 MI00는 1비트를 구성한다. 메모리 장치는 메모리 셀로서 복수의 FAMOSs(플로우팅 애벌란체 MOSs)를 갖는 EPROM(전기적으로 프로그램 가능한 ROM)일 수 있다.
제2도에서, 프로그램된 상태로 있지 않는 메모리 셀 M00, MI01, MI10 및 M11 각각은 대응하는 행선이 판독 동작에서 선택될때 턴온된다. 한편, 잔여 메모리 셀 MI00, M01, M10 및 MI11 각각은 이미 프로그램된 상태이고 그것의 임계 전압은 약 10V로 증가되어, 대응하는 행선이 선택될때 조차도 턴온되지 못한다. 여기서, 제1도의 실제 및 상보 입력 신호 SI 및 SII 쌍은 제2도의 입력 단자 T1 및 TII에서 실제 및 상보 입력 신호쌍에 대응한다.
지금부터, 열선 D0 및 DI0의 쌍이 선택되고 이 선택된 상태에서 고정되어 있다고 가정하면, (열선 D0 및 DI0쌍이 열 선택 회로(2)를 통해 센스 증폭기의 실제 입력 단자 TI 및 상보 입력 단자 TII 각각에 접속 되어 있음), 행선의 선택이 행선 W0에서 W1로 변화되는 경우에 대해 설명한다.
우선, 행선 W0이 선택되는 반면에 W1이 선택되지 않는 경우에, 실제 메모리 셀 M00 및 상보 메모리 셀 MI00 각각은 "온"으로 되고 "오프"로 된다.
센스 증폭기(1)내의 실제 전류 미러 회로(13)의 입력인 PMOS 트랜지스트 P1의 드레인 전류는 실제 입력 회로(11)의 부궤환 회로의 파라미터와 또한 메모리 셀 MO0의 특성 또는 상태에 의해 결정되는 안정 상태 전류이다. 실제 입력 신호 SI 및 열선 D0의 포텐셜이 약 1V 만큼 낮기 때문에, 노드 T1즉 인버터 IN1에서 나온 출력인 NMOS 트랜지스터 N1의 게이트에서 포텐셜 V1A는 상대적으로 또는 비교적 고값이 된다.
반대로, 상보 입력 신호 SII의 포텐셜이 상보 입력 회로(12)내의 NMOS 트랜지스터가 턴오프되는 포텐셜까지 증가할때, 상보 메모리 셀이 MIO0"오프"되기 때문에, 이 NMOS 트랜지스터 N2는 이상태에서 고정된다. 노드 T2에서 포텐셜 V2A은 노드 T1에서 나타나는 포텐셜 V1A 보다 낮은 값이 된다. 이 상태에서, NMOS 트랜지스터 N2는 상술된 바와 같이 "오프"가 되어, 상보 전류 미러 회로(14)의 입력 PMOS 트랜지스터 P2가 또한 "오프"되도록 하고 출력 PMOS 트랜지스터 P4가 "오프"되도록 한다. 따라서, 출력 전류 미러 회로(15)의 NMOS 트랜지스터 N4는 "오프"되고 상기 출력 전류 미러 회로(15)의 다른 NMOS 트랜지스터 N3가 또한 "오프"되도록 한다.
한편, 실제 전류 미러 회로(13)의 입력 PMOS 트랜지스터 P1는 상술된 바와 같이 "온"되고 PMOS트랜지스터 P3 또한 "온"된다. 결과적으로, 출력 단자 T0에서 출력 신호 S0의 포텐셜 VOA는 전원 포텐셜인 "H"레벨이 된다.
상기와 대조적으로, 행선 W0이 선택되는 것이 아니라 행선 W1이 선택되는 경우에, 전체 회로의 동작은 상기 주어진 설명과 완전히 반대 방식으로 진행한다. 결과적으로, 출력 단자 T0에서 출력 신호 S0의 포텐셜 VOA는 접지 포텐셜인 "L"레벨이 된다.
후술되는 본 발명이 실시예와 비교하기 위하여, 상술된 종래 센스 증폭기(1) 내의 각 노드에서 파형이 제3도에 점선으로 도시되어 있다.
상술된 종래의 센스 증폭기는 다음 결함을 갖는다. 안정 상태에서, 실 제 및 상보 입력 회로(11,12)의 NMOS 트랜지스터, N1,N2의 게이트들 간의 포텐셜차가 비교적 크게되어, 행선 선택 동작에서 포텐셜 인버젼의 전이가 시간면에서 비교적 늦은 시점에서 발생한다. 종래 센스 증폭기에서의 전이는 제3도의 시점 Y에서 발생한다. 따라서, 센스 증폭기는 비교적 저속으로 동작한다.
그러므로, 본 발명의 목적은 종래 증폭기의 상기 결함을 극복하고 고속으로 동작 가능한 불휘발성 반도체 기억 장치에 사용하기 위한 개선된 센스 증폭기를 제공하는 것이다.
본 발명에 따라서 상기 목적을 성취하기 위하여, 메모리 셀 어레이내에서 복수의 메모리 셀을 갖는 불휘발성 반도체 기억 장치용 센스 증폭기가 제공된다.
상기 센스 증폭기는 실제 및 상보 입력 신호 각각을 증폭하여 검출하는 제1 및 제2전류 미러 회로 제1 및 제2전류 미러 회로앞에 배치되어 입력 신호의 포텐셜 변화를 억제하는 실제 및 상보 입력 신호 안정화 회로 : 실제 및 상보 입력 신호 안전화 회로의 입력측에 접속되어 입력 신호의 포텐셜을 유지시키고 메모리 셀 어레이 내의 메모리 셀의 전류 구동 캐퍼빌리티 보다 낮은 전류 구동 캐퍼빌리티를 갖는 실제 및 상보 입력 신호 포텐셜 유지 호로 수단 및 센스 증폭기의 출력 논리값을 토대로 실제 및 상보 입력 신호 포텐셜 유지 수단의 동작 또는 비동작을 결정하는 실제 및 상보 센스 신호를 발생시키는 실제 및 상보 센스 신호 발생 회로를 구비한다.
본 발명의 상기 목적과 그외 다른 목적, 특징 및 장점이 첨부한 도면을 참조하여 설명되는 본 발명의 바람직한 실시예가 이하의 설명으로부터 명백하게 될 것이다.
전체 도면에서 유사한 소자에는 동일한 참조 번호가 부여되어 있다.
제4도는 본 발명의 일실시예를 도시한 회로도이다.
제4도에 도시된 센스 증폭기(10)의 배열은 제1도에 도시된 종래의 센스 증폭기(1)의 배열과 부분적으로 동일하지만, 실제 및 상보 입력 단자 TI 및 TII에 접속된 실제 및 상보 로드 회로(16 및 17)의 쌍이 추가되어 있는 것과 이들 로드 회로(16 및 17)의 활성 또는 비활성을 결정하는 실제 및 상보 센스 신호 SA 및 SAI를 발생시키기 위하여 직렬로 접속된 인버터 회로 IN3 및 IN4가 추가되어 있나는 차이가 있다.
특히, 본 발명을 따르는 센스 증폭기(10)는 실제 입력 회로(11), 상보 입력 회로(12), 실제 및 상보 전류 미러 회로(13 및 14) 및 전류 미러 회로(13 및 14)에 대한 능동 로드로서 기능하는 출력 전류 미러 회로(15)로 구성되어 있는데, 상기 실제 입력 회로(11)에 대한 로드는 실제 전류 미러 회로(13)이며, 상보 입력 회로(12)에 대한 로드는 상보 회로(14)이다. 출력 전류 미러 회로의 NMOS 트랜지스터 N3의 드레인 전극은 센스 증폭기 출력이 나아가는 출력 단자 T0와 또한 인버터 IN3의 입력 단자에 접속된다.
로드 회로(16 및 17)는 실제 및 상보 입력 신호 SI 및 SII의 포텐셜을 유지하기 위하여 작용하고 대응하는 로드 소자 L1, L2 및 이들 각각을 구동시키는 대응하는 NMOS 트랜지스터 N5, N6으로 구성된다. 로드 소자 L1 및 L2 각각은 전원 전압 VDD에 공통으로 접속되는 모든 스테이지에서 게이트를 갖는 3 스테이지 직렬 접속된 FAMOS 메모리 셀이다. 따라서, 로드 소자 L1 및 L2 각각의 전류 구동 캐버빌리티는 단위 메모리 셀의 전류 구동 캐퍼빌리티의 1/3이다.
지금부터 이 실시예 동작이 이하에 서명될 것이다. 상기 동작은 센스 증폭기(10)가 제2도에 도시된 불휘발성 반도체 기억 장치에 사용되는 규정에 따라 설명될 것이다.
제3도는 종래 기술의 실시예와 비교하여 제4도에 도시된 실시예에 있어서의 회로의 파형을 설명한 것이다. 제3도에서, 실선은 이 실시예를 나타낸 것이며, 반면에 점선은 종래 기술을 나타낸 것이다.
우선, 행선 W0이 선택되지만 행선 W1이 선택되지 않는 경우에 출력 단자 T0에서 나타나는 출력 신호 S0는 종래 기술과 관련하여 이미 설명된 바와 같이 "H"레벨이 된다.
따라서, 인버터 IN3에서 나오는 출력 신호 SA는 "L"레벨이 되고 인버터 IN4에서 나오는 출력 신호 SAI는 "H"레벨이 된다.
그러므로, 실제 로드 회로(16)의 NMOS 트랜지스터 N5는 "오프"인 반면에, 상보 로드 회로(17)의 NMOS 트랜지스터 N6는 "온"된다. 결과적으로, 로드 회로(16)는 비활성화 되어 센스 증폭기로부터 보여지는 실제 입력 신호 SI에 대한 로드는 종래 기수의 로드와 동일하게 된다. 따라서, 노드 T1에서 포텐셜 V1은 종래 기술의 포텐셜 V1A와 동일하다.
한편, 상보 로드 회로(17)는 인버터 IN4로부터 나오는 상보 센스 신호 SAI에 의해 활성화되어, 노드 T2에서 포텐셜 V2이 종래 기술의 포텐셜 V2A 보다 높게된다. 그러나, 상술된 바와 같이 로드 회로(17)의 로드 소자 L2가 필수 메모리 셀 M00의 전류 구동 캐퍼빌리터의 약 1/3의 전류 구동 캐퍼빌리티를 갖기 때문에, 노드 T2에서 포텐셜 V2는 노드 T1에서 포텐셜 V1을 초과하지 않는다. 따라서, 센스 증폭기(10)로부터 나오는 출력은 종래 기술에서의 논리값과 같은 "H"레벨을 갖는다.
다음에, 동작 과정이 설명될 것이며, 여기서 센스 증폭기로(10)로부터 나오는 출력 신호 S0는 행선 선택이 행선 W0에서 행선 W1으로 인버트된 후에 자체의 "H"레벨에서 자체의 "L"레벨로 인버트된다.
상보 출력 회로(16)가 비활성화된 상태를 유지하기 때문에, 노드 T1에서 포텐셜 V1은 종래 방식과 동일한 방식으로 전이된다.
한편, 노드 T2에서 포텐셜 V2이 필수 메모리 셀, 예를들어 상보 로드 회로(17)의 메모리 셀 MI00 및 로드 소자 L2의 전류 구동 캐패빌리티하에서 구동되고 또한 종래 기술의 노드 T2에서 포텐셜보다 원래 높기 때문에, 노드 T1에서 포텐셜 V1과 관계하여 노드 T2에서 포텐셜 레벨의 인버젼은 종래기술(제3도에 도시)의 시점 Y 와 비교되는 바와 같이 보다 이른 시점 X에서 발생한다. 결국, 출력 신호 SO의 포텐셜 변화 즉 "H"에서 접지 레벨 "L"로의 변화가 또한 제3도에 도시된 바와 같이 보다 이른 시점에서 발생한다.
출력 신호 S0의 포텐셜 V0이 "L"레벨로 인버트될때, 인버터 IN3에서 나오는 출력 신호 SA는 "H"레벨로 인버트되는 반면에, 인버터 IN4에서 나오는 출력 신호 SAI는 "L"레벨로 인버트 된다. 따라서, 실제 로드 회로(18)는 활성화되는 반면에, 상보 로드 회로(17)는 비활성화 된다.
결과적으로, 노드 T1 및 T2에서 포텐셜 V1 및 V2는 행선 WO이 선택되지만 행선 W1이 선택되지 않는 종래 경우와 반대의 값으로 된다. 즉, 포텐셜 V1 및 V2은 종래 경우의 V2 및 V1 값이 된다.
상술된 실시예에서, 로드 회로(16 및 17)의 로드 소자 L1 및 L2는 필수 메모리 셀 예를들어 M00와 같은 FAMOS 트랜지스터가 각각 되는 직렬 접속된 3 스테이지 능동 소자이다.
그러나, 이들 로드 소자는 메모리 셀 어레이내의 메모리 셀 각각의 전류 구동 캐퍼빌리티 보다 낮은 전류 구동 캐퍼빌리티가 되는 조건만을 필요로 하기 때문에 임의 스테이지수로 직렬 접속될 수 있다. 게다가, 상기 조건이 만족되는 한, 로드 회로의 로드 소자는 FAMOS와 같은 능동 소자에만 국한되는 것이 아니고 레지스터 및 캐패시터와 같은 수동 소자로 형성될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 종래 기술의 센스 증포기의 실제 및 상보 입력 단자는 필수 메모리 셀의 전류 구동 캐퍼빌리티보다 낮은 전류 구동 캐퍼빌리티를 갖는 입력 신호 유지 수단인 실제 및 상보 로드 회로에 접속된다. 또한, 센스 증폭기 출력의 논리 값에 따라서, 만일 "H"레벨에 있으면, 상보 로드 회로는 활성화되는 반면에 "L"레벨에 있으면, 실제 로드 회로가 활성화된다. 이 방식으로, 메모리 선택 동작에서 센스 증폭기의 동작 속도는 효율적으로 개선된다.
본 발명이 상기 실시예를 토대로 서술되었지만, 본 발명의 영역 및 원리를 벗어남이 없이 각종 수정 또는 변경이 이루어질 수 있다는 것은 당업자는 알 수 있다.

Claims (5)

  1. 메모리 셀 어레이 내의 복수의 메모리 셀을 갖는 불휘발성 반도체 기억 장치용 센스 증폭기(10)에 있어서, 상보 입력 신호(SI, SII) 각각은 증폭하여 검출하는 제1 및 제2전류 미러 회로(13, 14)와, 상기 제1 및 제2전류 미러 회로앞에 배이되어 상기 입력 신호의 포텐셜 변화를 억제하는 실제 및 상보 입력 신호 안전화 회로(11, 12)와, 상기 실제 및 상보 입력 신호 안정화 회로의 입력측에 접속되어 입력 신호의 포텐셜을 유지시키고 상기 메모리 셀 어레이의 상기 메모리 셀의 전류 구동 캐퍼빌리티 보다 낮은 전류 구동 캐퍼빌리티를 갖는 실제 및 상보 입력 신호 포텐셜 유지 수단(16, 17)과, 센스 증폭기의 출력 논리값을 토대로 상기 실제 및 상보 입력 신호 포텐셜 유지 수단의 동작 또는 비동작을 결정하는 실제 및 상보 센스 신호를 발생시키는 실제 및 상보 센스 신호 발생회로(IN3, IN4)를 구비하는 불휘발성 반도체 기억 장치용 센스 증폭기.
  2. 제1항에 있어서, 상기 실제 및 상보 신호 입력 포텐셜 유지 수단(16,17) 각각은 직렬 형태로 접속된 복수의 능동 소자를 구비하는 불휘발성 반도체 기억 장치용 센스 증폭기.
  3. 제2항에 있어서, 상기 능동 소자는 플루오팅 애벌란체 MOS 트랜지스터(FAMOS 트랜지스터)인 불휘발성 반도체 기억 장치용 센스 증폭기.
  4. 제1항에 있어서, 상기 실제 및 상보 신호 입력 포텐셜 유지 수단(16, 17) 각각은 수동 소자로 구성되는 불휘발성 반도체 기억 장치용 센스 증폭기.
  5. 제1항에 있어서, 상기 실제 및 상보 센스 신호 발생 수단은 직렬로 접속된 제1스테이지 및 2스테이지 인버터 회로를 구비하며, 상제 제1스테이지 인버터 회로의 입력 단자는 상기 센스 증폭기의 출력에 접속되고 상기 제1스테이지 인버터의 출력 단자는 상기 실제 입력 신호 포텐셜 유지 수단에 접속되는 반면에, 상기 제2스테이지 인버터의 출력은 상기 상보 입력 신호 포텐셜 유지 수단에 접속되는 불휘발성 반도체 기억 장치용 센스 증폭기.
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