JP2000057772A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ビット線の細線化によってチップサイズが縮
小され、或いは、しきい値電圧の低下によって作動速度
が向上したセンスアンプやメモリセルアレイを、外部電
源電圧よりも低い電圧で良好に作動させることができる
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置２０は、外部電源電圧
(Ｖcc)よりも低い第１の内部電圧ＶINT、第１の内部電
圧ＶINTよりも低い第２の内部電圧ＶINTS１、及び、第
１の内部電圧ＶINT以下で第２の内部電圧ＶINTS１より
も高い第３の内部電圧ＶINTS２を供給するリストア用電
圧制御回路２３を有している。半導体記憶装置２０は更
に、第１の内部電圧ＶINTの供給に応答して、電圧供給
路３４とセンスアンプ２２とを導通するPchMOSトランジ
スタＴ１６と、PchMOSトランジスタＴ１６が導通した状
態で、電圧供給路３４に第２の内部電圧ＶINTS１を供給
し、次いで第２の内部電圧ＶINTS１を第３の内部電圧Ｖ
INTS２に切り換えるスイッチ信号生成回路３７とを有す
る。
小され、或いは、しきい値電圧の低下によって作動速度
が向上したセンスアンプやメモリセルアレイを、外部電
源電圧よりも低い電圧で良好に作動させることができる
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置２０は、外部電源電圧
(Ｖcc)よりも低い第１の内部電圧ＶINT、第１の内部電
圧ＶINTよりも低い第２の内部電圧ＶINTS１、及び、第
１の内部電圧ＶINT以下で第２の内部電圧ＶINTS１より
も高い第３の内部電圧ＶINTS２を供給するリストア用電
圧制御回路２３を有している。半導体記憶装置２０は更
に、第１の内部電圧ＶINTの供給に応答して、電圧供給
路３４とセンスアンプ２２とを導通するPchMOSトランジ
スタＴ１６と、PchMOSトランジスタＴ１６が導通した状
態で、電圧供給路３４に第２の内部電圧ＶINTS１を供給
し、次いで第２の内部電圧ＶINTS１を第３の内部電圧Ｖ
INTS２に切り換えるスイッチ信号生成回路３７とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型の
メモリセルを用いた半導体記憶装置（ＤＲＡＭ）に関
し、特に、選択されたメモリセルに対応するビット線へ
のリストア用の電圧を供給するリストア用電圧制御回路
を改善した半導体記憶装置に関する。
メモリセルを用いた半導体記憶装置（ＤＲＡＭ）に関
し、特に、選択されたメモリセルに対応するビット線へ
のリストア用の電圧を供給するリストア用電圧制御回路
を改善した半導体記憶装置に関する。
【０００２】
【従来の技術】図４は、従来の半導体記憶装置の概略構
成を示す回路図である。半導体記憶装置１０は、メモリ
セルアレイ１１、センスアンプ１２、及びリストア用電
圧制御回路１３を有しており、印加される外部電源電圧
で作動する。メモリセルアレイ１１は、複数のワード線
と複数のビット線との各交差部分に行列状に配設され
た、ゲート、ソース及びドレインを有するPchMOSトラン
ジスタを有する複数のメモリセル（図示せず）を備え
る。センスアンプ１２は、メモリセルアレイ１１内の選
択されたメモリセルの記憶内容を読み出すと共に、当該
メモリセルの記憶内容をリストアする。リストア用電圧
制御回路１３は、センスアンプ１２における読出し用の
電圧及びリストア用の電圧を夫々供給する。
成を示す回路図である。半導体記憶装置１０は、メモリ
セルアレイ１１、センスアンプ１２、及びリストア用電
圧制御回路１３を有しており、印加される外部電源電圧
で作動する。メモリセルアレイ１１は、複数のワード線
と複数のビット線との各交差部分に行列状に配設され
た、ゲート、ソース及びドレインを有するPchMOSトラン
ジスタを有する複数のメモリセル（図示せず）を備え
る。センスアンプ１２は、メモリセルアレイ１１内の選
択されたメモリセルの記憶内容を読み出すと共に、当該
メモリセルの記憶内容をリストアする。リストア用電圧
制御回路１３は、センスアンプ１２における読出し用の
電圧及びリストア用の電圧を夫々供給する。
【０００３】センスアンプ１２は、差動対を成すPchMOS
トランジスタＴ１、Ｔ２と、能動負荷を成すNchMOSトラ
ンジスタＴ３、Ｔ４と、共通ソース信号線ＳＡＰと外部
電源Ｖccとの接続を制御するPchMOSトランジスタＴ６
と、共通ソース信号線ＳＡＮとＶssとの接続を制御する
NchMOSトランジスタＴ５とを有する。PchMOSトランジス
タＴ１、Ｔ２双方の各ソースが共通ソース信号線ＳＡＰ
に共通接続され、NchMOSトランジスタＴ３、Ｔ４双方の
各ソースが共通ソース信号線ＳＡＮに共通接続されてい
る。PchMOSトランジスタＴ１及びNchMOSトランジスタＴ
３の双方のドレインを接続する接続ノードＬ１はビット
線１５に接続され、且つ、PchMOSトランジスタＴ２及び
NchMOSトランジスタＴ４の双方のドレインを接続する接
続ノードＬ２はビット線１６に接続される。
トランジスタＴ１、Ｔ２と、能動負荷を成すNchMOSトラ
ンジスタＴ３、Ｔ４と、共通ソース信号線ＳＡＰと外部
電源Ｖccとの接続を制御するPchMOSトランジスタＴ６
と、共通ソース信号線ＳＡＮとＶssとの接続を制御する
NchMOSトランジスタＴ５とを有する。PchMOSトランジス
タＴ１、Ｔ２双方の各ソースが共通ソース信号線ＳＡＰ
に共通接続され、NchMOSトランジスタＴ３、Ｔ４双方の
各ソースが共通ソース信号線ＳＡＮに共通接続されてい
る。PchMOSトランジスタＴ１及びNchMOSトランジスタＴ
３の双方のドレインを接続する接続ノードＬ１はビット
線１５に接続され、且つ、PchMOSトランジスタＴ２及び
NchMOSトランジスタＴ４の双方のドレインを接続する接
続ノードＬ２はビット線１６に接続される。
【０００４】PchMOSトランジスタＴ２及びNchMOSトラン
ジスタＴ４双方のゲートは接続ノードＬ１に接続され
る。また、PchMOSトランジスタＴ１及びNchMOSトランジ
スタＴ３双方のゲートは接続ノードＬ２に接続される。
ビット線１５、１６は、メモリセルアレイ１１に配設さ
れた複数のメモリセルに対応する各PchMOSトランジスタ
の電流路に夫々接続される。NchMOSトランジスタＴ５
は、ドレインが共通ソース信号線ＳＡＮに接続され、ソ
ースが接地され、且つ、ゲートがインバータ１８ｂ、１
８ｃを介してセンス信号に接続される。
ジスタＴ４双方のゲートは接続ノードＬ１に接続され
る。また、PchMOSトランジスタＴ１及びNchMOSトランジ
スタＴ３双方のゲートは接続ノードＬ２に接続される。
ビット線１５、１６は、メモリセルアレイ１１に配設さ
れた複数のメモリセルに対応する各PchMOSトランジスタ
の電流路に夫々接続される。NchMOSトランジスタＴ５
は、ドレインが共通ソース信号線ＳＡＮに接続され、ソ
ースが接地され、且つ、ゲートがインバータ１８ｂ、１
８ｃを介してセンス信号に接続される。
【０００５】共通ソース信号線ＳＡＰは、バックゲート
がソースに接続されたPchMOSトランジスタＴ６を介して
外部電源Ｖccに接続されており、PchMOSトランジスタＴ
６のゲートには、図示しないスイッチ信号生成回路から
スイッチ信号がインバータ１７を介して供給される。ま
た、共通ソース信号線ＳＡＰには、PchMOSトランジスタ
Ｔ７を介してリストア用電圧制御回路１３の出力が接続
される。PchMOSトランジスタＴ７はバックゲートがソー
スに接続されており、ゲートには、図示しないセンス信
号生成回路からセンス信号がインバータ１８ａを介して
供給される。
がソースに接続されたPchMOSトランジスタＴ６を介して
外部電源Ｖccに接続されており、PchMOSトランジスタＴ
６のゲートには、図示しないスイッチ信号生成回路から
スイッチ信号がインバータ１７を介して供給される。ま
た、共通ソース信号線ＳＡＰには、PchMOSトランジスタ
Ｔ７を介してリストア用電圧制御回路１３の出力が接続
される。PchMOSトランジスタＴ７はバックゲートがソー
スに接続されており、ゲートには、図示しないセンス信
号生成回路からセンス信号がインバータ１８ａを介して
供給される。
【０００６】リストア用電圧制御回路１３は、比較回路
１９及びPchMOSトランジスタＴ８を有する。比較回路１
９には、図示しない電圧生成回路で生成された、外部電
源電圧(Ｖcc)よりも低い基準電圧ＶREFが供給される。P
chMOSトランジスタＴ８は、ソースが外部電源Ｖccに接
続され、ドレインが比較回路１９の入力に接続され、ゲ
ートが比較回路１９の出力に接続される。
１９及びPchMOSトランジスタＴ８を有する。比較回路１
９には、図示しない電圧生成回路で生成された、外部電
源電圧(Ｖcc)よりも低い基準電圧ＶREFが供給される。P
chMOSトランジスタＴ８は、ソースが外部電源Ｖccに接
続され、ドレインが比較回路１９の入力に接続され、ゲ
ートが比較回路１９の出力に接続される。
【０００７】図５は、上記従来の半導体記憶装置のリス
トア時の動作を説明するためのタイミングチャートであ
る。まず、リストアを行うべきメモリセルのPchMOSトラ
ンジスタのゲートに対応するワード線に、外部電源電圧
(Ｖcc)よりも高い昇圧電圧ＶBOOTが印加されると（図５
(A)）、このメモリセルに対応するビット線を介してメ
モリセル内の電位が現れる(B)。図中の(F)は、メモリセ
ル内の前記ビット線(B)と対になるビット線のレベル変
化を示す。電位が“０”の場合におけるビット線のレベ
ル変化を示す。
トア時の動作を説明するためのタイミングチャートであ
る。まず、リストアを行うべきメモリセルのPchMOSトラ
ンジスタのゲートに対応するワード線に、外部電源電圧
(Ｖcc)よりも高い昇圧電圧ＶBOOTが印加されると（図５
(A)）、このメモリセルに対応するビット線を介してメ
モリセル内の電位が現れる(B)。図中の(F)は、メモリセ
ル内の前記ビット線(B)と対になるビット線のレベル変
化を示す。電位が“０”の場合におけるビット線のレベ
ル変化を示す。
【０００８】リストア用電圧制御回路１３では、基準電
圧ＶREFと外部電源電圧(Ｖcc)とに基づいて基準電圧ＶR
EFに等しい電位の内部電圧ＶINTSを生成している。次い
で、所定のタイミングで、インバータ１８ａを介してハ
イレベルのセンス信号がPchMOSトランジスタＴ７のゲー
トに印加され(C)、且つ、インバータ１８ｂ、１８ｃを
介してロウレベルのセンス信号がNchMOSトランジスタＴ
５のゲートに印加されるので、PchMOSトランジスタＴ７
及びNchMOSトランジスタＴ５が夫々オンとなる。これに
より、センスアンプ１２の共通ソース信号線ＳＡＰに、
リストア用電圧制御回路１３からの内部電圧ＶINTSが供
給される(D)。
圧ＶREFと外部電源電圧(Ｖcc)とに基づいて基準電圧ＶR
EFに等しい電位の内部電圧ＶINTSを生成している。次い
で、所定のタイミングで、インバータ１８ａを介してハ
イレベルのセンス信号がPchMOSトランジスタＴ７のゲー
トに印加され(C)、且つ、インバータ１８ｂ、１８ｃを
介してロウレベルのセンス信号がNchMOSトランジスタＴ
５のゲートに印加されるので、PchMOSトランジスタＴ７
及びNchMOSトランジスタＴ５が夫々オンとなる。これに
より、センスアンプ１２の共通ソース信号線ＳＡＰに、
リストア用電圧制御回路１３からの内部電圧ＶINTSが供
給される(D)。
【０００９】内部電圧ＶINTSが供給されることによっ
て、ビット線レベルのセンスアンプによるセンスが開始
される。更に、所定のタイミングで、インバータ１７を
介してハイレベルのスイッチ信号がPchMOSトランジスタ
Ｔ６のゲートに印加され、トランジスタＴ６がオンとな
る。これにより、内部電圧ＶINTSに代わって外部電源電
圧(Ｖcc)が共通ソース信号線ＳＡＰに供給される(E)。
これにより、ビット線(B)で示すレベルのセンスが加速
され、ビット線(F)で示すレベルも加速される。ビット
線(B)及びビット線(F)の各レベル検出状態に応じて、メ
モリセルの記憶内容の“１”又は“０”が読み出され
る。
て、ビット線レベルのセンスアンプによるセンスが開始
される。更に、所定のタイミングで、インバータ１７を
介してハイレベルのスイッチ信号がPchMOSトランジスタ
Ｔ６のゲートに印加され、トランジスタＴ６がオンとな
る。これにより、内部電圧ＶINTSに代わって外部電源電
圧(Ｖcc)が共通ソース信号線ＳＡＰに供給される(E)。
これにより、ビット線(B)で示すレベルのセンスが加速
され、ビット線(F)で示すレベルも加速される。ビット
線(B)及びビット線(F)の各レベル検出状態に応じて、メ
モリセルの記憶内容の“１”又は“０”が読み出され
る。
【００１０】次いで、スイッチ信号を反転させることに
よって、PchMOSトランジスタＴ６がオフとなり、センス
アンプ１２への外部電源Ｖccの供給が停止されて内部電
圧ＶINTSが供給される。これにより、外部電源Ｖccレベ
ルで加速されたリストアが、途中から内部電圧ＶINTSで
完了する。
よって、PchMOSトランジスタＴ６がオフとなり、センス
アンプ１２への外部電源Ｖccの供給が停止されて内部電
圧ＶINTSが供給される。これにより、外部電源Ｖccレベ
ルで加速されたリストアが、途中から内部電圧ＶINTSで
完了する。
【００１１】
【発明が解決しようとする課題】近年、外部電源電圧よ
りも低い内部電圧によって作動させる形式のセンスアン
プやメモリセルアレイが出現している。この形式のセン
スアンプやメモリセルアレイでは、ビット線の細線化に
よってチップサイズが縮小され、或いは、MOSトランジ
スタのしきい値電圧の低下によって作動速度が向上して
いる。しかし、このようなセンスアンプやメモリセルア
レイには、外部電源電圧を供給する図４に示すようなリ
ストア用電圧制御回路１３は、ラッチアップを招く等の
理由から適用することができない。
りも低い内部電圧によって作動させる形式のセンスアン
プやメモリセルアレイが出現している。この形式のセン
スアンプやメモリセルアレイでは、ビット線の細線化に
よってチップサイズが縮小され、或いは、MOSトランジ
スタのしきい値電圧の低下によって作動速度が向上して
いる。しかし、このようなセンスアンプやメモリセルア
レイには、外部電源電圧を供給する図４に示すようなリ
ストア用電圧制御回路１３は、ラッチアップを招く等の
理由から適用することができない。
【００１２】本発明は、上記に鑑み、ビット線の細線化
によってチップサイズが縮小され、或いは、しきい値電
圧の低下によって作動速度が向上したセンスアンプやメ
モリセルアレイを、外部電源電圧よりも低い電圧で良好
に作動させることができる半導体記憶装置を提供するこ
とを目的とする。
によってチップサイズが縮小され、或いは、しきい値電
圧の低下によって作動速度が向上したセンスアンプやメ
モリセルアレイを、外部電源電圧よりも低い電圧で良好
に作動させることができる半導体記憶装置を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、複数のワード線と複数
のビット線との各交差部分に複数のメモリセルが行列状
に配設され、前記メモリセルの記憶内容をセンスアンプ
で読み出し、記憶内容を読み出した前記メモリセルをリ
ストアするための電圧を前記ビット線に供給する半導体
記憶装置において、外部電源電圧よりも低い第１の内部
電圧、該第１の内部電圧よりも低い第２の内部電圧、及
び、前記第１の内部電圧以下で前記第２の内部電圧より
も高い第３の内部電圧を供給する電圧供給手段と、前記
第１の内部電圧の供給に応答して、第１のノードと前記
センスアンプとを導通するスイッチ手段と、前記スイッ
チ手段が導通した状態で、前記第１のノードに前記第２
の内部電圧を供給し、次いで該第２の内部電圧を前記第
３の内部電圧に切り換える切換え手段とを備えることを
特徴とする。
に、本発明の半導体記憶装置は、複数のワード線と複数
のビット線との各交差部分に複数のメモリセルが行列状
に配設され、前記メモリセルの記憶内容をセンスアンプ
で読み出し、記憶内容を読み出した前記メモリセルをリ
ストアするための電圧を前記ビット線に供給する半導体
記憶装置において、外部電源電圧よりも低い第１の内部
電圧、該第１の内部電圧よりも低い第２の内部電圧、及
び、前記第１の内部電圧以下で前記第２の内部電圧より
も高い第３の内部電圧を供給する電圧供給手段と、前記
第１の内部電圧の供給に応答して、第１のノードと前記
センスアンプとを導通するスイッチ手段と、前記スイッ
チ手段が導通した状態で、前記第１のノードに前記第２
の内部電圧を供給し、次いで該第２の内部電圧を前記第
３の内部電圧に切り換える切換え手段とを備えることを
特徴とする。
【００１４】本発明の半導体記憶装置では、チップサイ
ズが縮小され、或いは、作動速度が向上したセンスアン
プやメモリセルアレイを、外部電源電圧よりも低い第１
〜第３の内部電圧を用いて良好に作動させることができ
る。また、外部電源電圧のＡＣ的な揺れがリストアに影
響を及ぼす不具合がなくなるので、リストア性能が安定
する。
ズが縮小され、或いは、作動速度が向上したセンスアン
プやメモリセルアレイを、外部電源電圧よりも低い第１
〜第３の内部電圧を用いて良好に作動させることができ
る。また、外部電源電圧のＡＣ的な揺れがリストアに影
響を及ぼす不具合がなくなるので、リストア性能が安定
する。
【００１５】ここで、前記電圧供給手段は、第１及び第
２の基準電圧を生成する基準電圧生成回路と、前記第１
の基準電圧と外部電源電圧とに基づいて前記第１の基準
電圧に等しい電圧を前記第２の内部電圧として出力し、
前記第２の基準電圧と外部電源電圧とに基づいて前記第
２の基準電圧に等しい電圧を前記第３の内部電圧として
出力するリストア用電圧制御回路とを備えることが好ま
しい。この場合、簡素な回路構成によって電圧供給手段
を実現することができる。
２の基準電圧を生成する基準電圧生成回路と、前記第１
の基準電圧と外部電源電圧とに基づいて前記第１の基準
電圧に等しい電圧を前記第２の内部電圧として出力し、
前記第２の基準電圧と外部電源電圧とに基づいて前記第
２の基準電圧に等しい電圧を前記第３の内部電圧として
出力するリストア用電圧制御回路とを備えることが好ま
しい。この場合、簡素な回路構成によって電圧供給手段
を実現することができる。
【００１６】また、前記第１及び第２の基準電圧の一方
を有効にするためのスイッチ信号を前記リストア用電圧
制御回路に出力するスイッチ信号生成回路を備えてお
り、該スイッチ信号生成回路が前記切換え手段を構成す
ることが好ましい。この場合、比較的簡素な回路構成に
よって切換え手段を実現できる。
を有効にするためのスイッチ信号を前記リストア用電圧
制御回路に出力するスイッチ信号生成回路を備えてお
り、該スイッチ信号生成回路が前記切換え手段を構成す
ることが好ましい。この場合、比較的簡素な回路構成に
よって切換え手段を実現できる。
【００１７】更に好ましくは、前記第２の内部電圧が前
記第３の内部電圧に切り換えられてから、前記切換え手
段が所定のタイミングで前記第３の内部電圧を前記第２
の内部電圧に切り換える構成とする。
記第３の内部電圧に切り換えられてから、前記切換え手
段が所定のタイミングで前記第３の内部電圧を前記第２
の内部電圧に切り換える構成とする。
【００１８】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例における半
導体記憶装置の概略構成を示す回路図である。
に説明する。図１は、本発明の一実施形態例における半
導体記憶装置の概略構成を示す回路図である。
【００１９】半導体記憶装置２０は、メモリセルアレイ
２１と、センスアンプ２２と、リストア用電圧制御回路
２３とを有している。メモリセルアレイ２１及びセンス
アンプ２２は夫々、ビット線が従来に比して細線化され
てチップサイズが縮小され、使用されるMOSトランジス
タのＰ-chのウェルが外部電源電圧(Ｖcc)よりも低いレ
ベルに対応してしきい値電圧が低く設定され、作動速度
が向上している。
２１と、センスアンプ２２と、リストア用電圧制御回路
２３とを有している。メモリセルアレイ２１及びセンス
アンプ２２は夫々、ビット線が従来に比して細線化され
てチップサイズが縮小され、使用されるMOSトランジス
タのＰ-chのウェルが外部電源電圧(Ｖcc)よりも低いレ
ベルに対応してしきい値電圧が低く設定され、作動速度
が向上している。
【００２０】メモリセルアレイ２１は、複数のワード線
と複数のビット線との各交差部分に行列状に配設され
た、ゲート、ソース及びドレインを有するPchMOSトラン
ジスタを有する複数のメモリセル（図示せず）を備え
る。センスアンプ２２は、メモリセルアレイ２１内の選
択されたメモリセルの記憶内容を読み出すと共に、当該
メモリセルの記憶内容をリストアする。リストア用電圧
制御回路２３は、センスアンプ２２における読出し用の
電圧及びリストア用の電圧を夫々供給する。
と複数のビット線との各交差部分に行列状に配設され
た、ゲート、ソース及びドレインを有するPchMOSトラン
ジスタを有する複数のメモリセル（図示せず）を備え
る。センスアンプ２２は、メモリセルアレイ２１内の選
択されたメモリセルの記憶内容を読み出すと共に、当該
メモリセルの記憶内容をリストアする。リストア用電圧
制御回路２３は、センスアンプ２２における読出し用の
電圧及びリストア用の電圧を夫々供給する。
【００２１】半導体記憶装置２０は更に、第１の内部電
圧ＶINTのセンス信号Ｓｅを生成するセンス信号生成回
路３６と、基準電圧生成回路３５と、スイッチ信号生成
回路３７とを有する。基準電圧生成回路３５は、第２の
内部電圧ＶINTS１を生成するための基準電圧ＶREF１
と、第３の内部電圧ＶINTS２を生成するための基準電圧
ＶREF２とをリストア用電圧制御回路２３の比較回路２
９に夫々供給する。スイッチ信号生成回路３７は、基準
電圧ＶREF１及び基準電圧ＶREF２の一方をリストア用電
圧制御回路２３内で有効とするための第１の内部電圧Ｖ
INTのスイッチ信号Ｓｗを生成して比較回路２９に供給
する。
圧ＶINTのセンス信号Ｓｅを生成するセンス信号生成回
路３６と、基準電圧生成回路３５と、スイッチ信号生成
回路３７とを有する。基準電圧生成回路３５は、第２の
内部電圧ＶINTS１を生成するための基準電圧ＶREF１
と、第３の内部電圧ＶINTS２を生成するための基準電圧
ＶREF２とをリストア用電圧制御回路２３の比較回路２
９に夫々供給する。スイッチ信号生成回路３７は、基準
電圧ＶREF１及び基準電圧ＶREF２の一方をリストア用電
圧制御回路２３内で有効とするための第１の内部電圧Ｖ
INTのスイッチ信号Ｓｗを生成して比較回路２９に供給
する。
【００２２】第１の内部電圧ＶINTは外部電源電圧(Ｖc
c)よりも低く、第２の内部電圧ＶINTS１は第１の内部電
圧ＶINTよりも低く、第３の内部電圧ＶINTS２は、第１
の内部電圧ＶINT以下で第２の内部電圧ＶINTS２よりも
高い。本実施形態例では、例えば外部電源電圧(Ｖcc)を
約３．３［Ｖ］、第１の内部電圧ＶINTを約２．９
［Ｖ］、第２の内部電圧ＶINTS１を約２．２［Ｖ］に夫
々設定し、更に、第３の内部電圧ＶINTS２を約２．２〜
２．９［Ｖ］の内のいずれかのレベルに設定することが
できる。
c)よりも低く、第２の内部電圧ＶINTS１は第１の内部電
圧ＶINTよりも低く、第３の内部電圧ＶINTS２は、第１
の内部電圧ＶINT以下で第２の内部電圧ＶINTS２よりも
高い。本実施形態例では、例えば外部電源電圧(Ｖcc)を
約３．３［Ｖ］、第１の内部電圧ＶINTを約２．９
［Ｖ］、第２の内部電圧ＶINTS１を約２．２［Ｖ］に夫
々設定し、更に、第３の内部電圧ＶINTS２を約２．２〜
２．９［Ｖ］の内のいずれかのレベルに設定することが
できる。
【００２３】センスアンプ２２は、差動対を成すPchMOS
トランジスタＴ１１、Ｔ１２と、能動負荷を成すNchMOS
トランジスタＴ１３、Ｔ１４と、PchMOSトランジスタＴ
１６と、共通ソース信号線ＳＡＮとＶssとの接続を制御
するNchMOSトランジスタＴ１５とを有する。PchMOSトラ
ンジスタＴ１６は、共通ソース信号線ＳＡＰと電圧供給
路（第１のノード）３４との接続を制御するもので、第
１の内部電圧ＶINTのゲートへの供給に応答して、電圧
供給路３４とセンスアンプ２２とを導通するスイッチ手
段を構成する。
トランジスタＴ１１、Ｔ１２と、能動負荷を成すNchMOS
トランジスタＴ１３、Ｔ１４と、PchMOSトランジスタＴ
１６と、共通ソース信号線ＳＡＮとＶssとの接続を制御
するNchMOSトランジスタＴ１５とを有する。PchMOSトラ
ンジスタＴ１６は、共通ソース信号線ＳＡＰと電圧供給
路（第１のノード）３４との接続を制御するもので、第
１の内部電圧ＶINTのゲートへの供給に応答して、電圧
供給路３４とセンスアンプ２２とを導通するスイッチ手
段を構成する。
【００２４】PchMOSトランジスタＴ１１、Ｔ１２双方の
各ソースは共通ソース信号線ＳＡＰに共通接続され、Nc
hMOSトランジスタＴ１３、Ｔ１４双方の各ソースは共通
ソース信号線ＳＡＮに共通接続される。PchMOSトランジ
スタＴ１１及びNchMOSトランジスタＴ１３の双方のドレ
インを接続する接続ノードＬ１１はビット線２５に接続
され、且つ、PchMOSトランジスタＴ１２及びNchMOSトラ
ンジスタＴ１４の双方のドレインを接続する接続ノード
Ｌ１２はビット線２６に接続される。
各ソースは共通ソース信号線ＳＡＰに共通接続され、Nc
hMOSトランジスタＴ１３、Ｔ１４双方の各ソースは共通
ソース信号線ＳＡＮに共通接続される。PchMOSトランジ
スタＴ１１及びNchMOSトランジスタＴ１３の双方のドレ
インを接続する接続ノードＬ１１はビット線２５に接続
され、且つ、PchMOSトランジスタＴ１２及びNchMOSトラ
ンジスタＴ１４の双方のドレインを接続する接続ノード
Ｌ１２はビット線２６に接続される。
【００２５】PchMOSトランジスタＴ１２及びNchMOSトラ
ンジスタＴ１４双方のゲートは接続ノードＬ１１に接続
される。また、PchMOSトランジスタＴ１１及びNchMOSト
ランジスタＴ１３双方のゲートは接続ノードＬ１２に接
続される。ビット線２５、２６は、メモリセルアレイ２
１に配設された複数のメモリセルに対応する各PchMOSト
ランジスタの電流路に夫々接続される。NchMOSトランジ
スタＴ１５は、ドレインが共通ソース信号線ＳＡＮに接
続され、ソースが接地され、且つ、ゲートがインバータ
２８ｂ、２８ｃを介してセンス信号生成回路３６の出力
に接続される。
ンジスタＴ１４双方のゲートは接続ノードＬ１１に接続
される。また、PchMOSトランジスタＴ１１及びNchMOSト
ランジスタＴ１３双方のゲートは接続ノードＬ１２に接
続される。ビット線２５、２６は、メモリセルアレイ２
１に配設された複数のメモリセルに対応する各PchMOSト
ランジスタの電流路に夫々接続される。NchMOSトランジ
スタＴ１５は、ドレインが共通ソース信号線ＳＡＮに接
続され、ソースが接地され、且つ、ゲートがインバータ
２８ｂ、２８ｃを介してセンス信号生成回路３６の出力
に接続される。
【００２６】共通ソース信号線ＳＡＰには、ソースがリ
ストア用電圧制御回路２３の出力（電圧供給路３４）に
接続されたPchMOSトランジスタＴ１６のドレインが接続
される。PchMOSトランジスタＴ１６は、インバータ２８
ａを介してセンス信号生成回路３６の出力がゲートに接
続されており、センス信号生成回路３６からのセンス信
号Ｓｅのレベル変化に応答してオン／オフする。
ストア用電圧制御回路２３の出力（電圧供給路３４）に
接続されたPchMOSトランジスタＴ１６のドレインが接続
される。PchMOSトランジスタＴ１６は、インバータ２８
ａを介してセンス信号生成回路３６の出力がゲートに接
続されており、センス信号生成回路３６からのセンス信
号Ｓｅのレベル変化に応答してオン／オフする。
【００２７】リストア用電圧制御回路２３は、比較回路
２９及びPchMOSトランジスタＴ１８を有する。比較回路
２９には、基準電圧生成回路３５から基準電圧ＶREF１
及び基準電圧ＶREF２が供給され、且つ、スイッチ信号
生成回路３７からセンス信号Ｓｅが供給される。
２９及びPchMOSトランジスタＴ１８を有する。比較回路
２９には、基準電圧生成回路３５から基準電圧ＶREF１
及び基準電圧ＶREF２が供給され、且つ、スイッチ信号
生成回路３７からセンス信号Ｓｅが供給される。
【００２８】図２は、リストア用電圧制御回路２３の内
部構成を詳細に示す回路図である。リストア用電圧制御
回路２３における比較回路２９は、各ソースが外部電源
Ｖccに夫々接続され相互に同じ特性を有するPchMOSトラ
ンジスタＴ２０及びＴ２１と、ドレインがPchMOSトラン
ジスタＴ２０のドレインに接続されたNchMOSトランジス
タＴ２２とを備える。PchMOSトランジスタＴ２０及びＴ
２１は、双方のゲートがNchMOSトランジスタＴ２０のド
レインに共通接続されて、カレントミラー回路を構成す
る。
部構成を詳細に示す回路図である。リストア用電圧制御
回路２３における比較回路２９は、各ソースが外部電源
Ｖccに夫々接続され相互に同じ特性を有するPchMOSトラ
ンジスタＴ２０及びＴ２１と、ドレインがPchMOSトラン
ジスタＴ２０のドレインに接続されたNchMOSトランジス
タＴ２２とを備える。PchMOSトランジスタＴ２０及びＴ
２１は、双方のゲートがNchMOSトランジスタＴ２０のド
レインに共通接続されて、カレントミラー回路を構成す
る。
【００２９】比較回路２９は更に、NchMOSトランジスタ
Ｔ２２のソースにドレインが接続されたNchMOSトランジ
スタＴ２３と、PchMOSトランジスタＴ２１のドレインに
接続された切換え回路３１とを備える。また、NchMOSト
ランジスタＴ２３のゲートには、外部電源Ｖccが供給さ
れる。
Ｔ２２のソースにドレインが接続されたNchMOSトランジ
スタＴ２３と、PchMOSトランジスタＴ２１のドレインに
接続された切換え回路３１とを備える。また、NchMOSト
ランジスタＴ２３のゲートには、外部電源Ｖccが供給さ
れる。
【００３０】切換え回路３１は、PchMOSトランジスタＴ
２１のドレインに各ソースが共通接続されたNchMOSトラ
ンジスタＴ２４、Ｔ２５と、NchMOSトランジスタＴ２４
のソースにドレインが接続されたNchMOSトランジスタＴ
２６と、NchMOSトランジスタＴ２５のソースにドレイン
が接続されたNchMOSトランジスタＴ２７とを有する。こ
れらNchMOSトランジスタＴ２４〜Ｔ２７は相互に同じ特
性を有する。
２１のドレインに各ソースが共通接続されたNchMOSトラ
ンジスタＴ２４、Ｔ２５と、NchMOSトランジスタＴ２４
のソースにドレインが接続されたNchMOSトランジスタＴ
２６と、NchMOSトランジスタＴ２５のソースにドレイン
が接続されたNchMOSトランジスタＴ２７とを有する。こ
れらNchMOSトランジスタＴ２４〜Ｔ２７は相互に同じ特
性を有する。
【００３１】NchMOSトランジスタＴ２５のゲートには、
基準電圧生成回路３５から基準電圧ＶREF１が供給さ
れ、NchMOSトランジスタＴ２４のゲートには、基準電圧
生成回路３５から基準電圧ＶREF２が供給される。NchMO
SトランジスタＴ２７のゲートには、第１の内部電圧ＶI
NTのスイッチ信号Ｓｗが、インバータ３３及び電圧変換
回路３８を介して外部電源信号として供給される。ま
た、NchMOSトランジスタＴ２６のゲートには、スイッチ
信号Ｓｗがインバータ３３、電圧変換回路３８及びイン
バータ３２を介して供給される。ここでの電圧変換回路
３８は、ＶINT信号を外部電源信号に変換する。NchMOS
トランジスタＴ２６、Ｔ２７の各ソースには、NchMOSト
ランジスタＴ２３のソースとNchMOSトランジスタＴ２９
のドレインとが共通接続される。NchMOSトランジスタＴ
２９は、ソースが接地され、ゲートが外部電源Ｖccに接
続される。
基準電圧生成回路３５から基準電圧ＶREF１が供給さ
れ、NchMOSトランジスタＴ２４のゲートには、基準電圧
生成回路３５から基準電圧ＶREF２が供給される。NchMO
SトランジスタＴ２７のゲートには、第１の内部電圧ＶI
NTのスイッチ信号Ｓｗが、インバータ３３及び電圧変換
回路３８を介して外部電源信号として供給される。ま
た、NchMOSトランジスタＴ２６のゲートには、スイッチ
信号Ｓｗがインバータ３３、電圧変換回路３８及びイン
バータ３２を介して供給される。ここでの電圧変換回路
３８は、ＶINT信号を外部電源信号に変換する。NchMOS
トランジスタＴ２６、Ｔ２７の各ソースには、NchMOSト
ランジスタＴ２３のソースとNchMOSトランジスタＴ２９
のドレインとが共通接続される。NchMOSトランジスタＴ
２９は、ソースが接地され、ゲートが外部電源Ｖccに接
続される。
【００３２】リストア用電圧制御回路２３に設けられた
上記PchMOSトランジスタＴ１８は、ソース及びバックゲ
ートが外部電源Ｖccに共通接続され、ドレインが比較回
路２９の入力（NchMOSトランジスタＴ２２のゲート）に
接続され、ゲートが、比較回路２９の出力（PchMOSトラ
ンジスタＴ２１のドレイン）に接続される。
上記PchMOSトランジスタＴ１８は、ソース及びバックゲ
ートが外部電源Ｖccに共通接続され、ドレインが比較回
路２９の入力（NchMOSトランジスタＴ２２のゲート）に
接続され、ゲートが、比較回路２９の出力（PchMOSトラ
ンジスタＴ２１のドレイン）に接続される。
【００３３】上記構成のリストア用電圧制御回路２３で
は、例えば、基準電圧ＶREF２が有効になっている状態
でスイッチ信号Ｓｗがハイレベルに切り換わると、イン
バータ３３及び電圧変換回路３８を介してNchMOSトラン
ジスタのゲートにロウレベルが印加され、インバータ３
３、電圧変換回路３８及びインバータ３２を介してNchM
OSトランジスタＴ２６のゲートにハイレベルが印加され
る。これにより、NchMOSトランジスタＴ２７がオン、Nc
hMOSトランジスタＴ２６がオフとなるので、NchMOSトラ
ンジスタＴ２５のゲートに供給される基準電圧ＶREF１
が有効になる。
は、例えば、基準電圧ＶREF２が有効になっている状態
でスイッチ信号Ｓｗがハイレベルに切り換わると、イン
バータ３３及び電圧変換回路３８を介してNchMOSトラン
ジスタのゲートにロウレベルが印加され、インバータ３
３、電圧変換回路３８及びインバータ３２を介してNchM
OSトランジスタＴ２６のゲートにハイレベルが印加され
る。これにより、NchMOSトランジスタＴ２７がオン、Nc
hMOSトランジスタＴ２６がオフとなるので、NchMOSトラ
ンジスタＴ２５のゲートに供給される基準電圧ＶREF１
が有効になる。
【００３４】これにより、NchMOSトランジスタＴ２５及
びＴ２７の各電流路には、基準電圧ＶREF１に対応する
電流Ｉ2bが流れる。この場合、NchMOSトランジスタＴ２
０及びＴ２１がカレントミラー回路を構成するので、Nc
hMOSトランジスタＴ２２の電流路には電流Ｉ2bと等しい
電流Ｉ1が流れ、この状態を保つためにNchMOSトランジ
スタＴ２２のゲート、即ち電圧供給路３４の電位が基準
電圧ＶREF１と等しくなる。つまり、リストア用電圧制
御回路２３は、基準電圧ＶREF１と外部電源電圧(Ｖcc)
とに基づいて基準電圧ＶREF１に等しい電圧を第２の内
部電圧ＶINTS１として出力し、基準電圧ＶREF２と外部
電源電圧(Ｖcc)とに基づいて基準電圧ＶREF２に等しい
電圧を第３の内部電圧ＶINTS２として出力する。
びＴ２７の各電流路には、基準電圧ＶREF１に対応する
電流Ｉ2bが流れる。この場合、NchMOSトランジスタＴ２
０及びＴ２１がカレントミラー回路を構成するので、Nc
hMOSトランジスタＴ２２の電流路には電流Ｉ2bと等しい
電流Ｉ1が流れ、この状態を保つためにNchMOSトランジ
スタＴ２２のゲート、即ち電圧供給路３４の電位が基準
電圧ＶREF１と等しくなる。つまり、リストア用電圧制
御回路２３は、基準電圧ＶREF１と外部電源電圧(Ｖcc)
とに基づいて基準電圧ＶREF１に等しい電圧を第２の内
部電圧ＶINTS１として出力し、基準電圧ＶREF２と外部
電源電圧(Ｖcc)とに基づいて基準電圧ＶREF２に等しい
電圧を第３の内部電圧ＶINTS２として出力する。
【００３５】一方、スイッチ信号Ｓｗがロウレベルに切
り換わると、切換え回路３１が上記と逆の状態に切り換
わって基準電圧ＶREF２が有効になるので、NchMOSトラ
ンジスタＴ２４及びＴ２６の各電流路には、基準電圧Ｖ
REF２に対応する電流Ｉ2aが流れる。これにより、NchMO
SトランジスタＴ２２のゲート、即ち電圧供給路３４の
電位が基準電圧ＶREF２と等しくなる。
り換わると、切換え回路３１が上記と逆の状態に切り換
わって基準電圧ＶREF２が有効になるので、NchMOSトラ
ンジスタＴ２４及びＴ２６の各電流路には、基準電圧Ｖ
REF２に対応する電流Ｉ2aが流れる。これにより、NchMO
SトランジスタＴ２２のゲート、即ち電圧供給路３４の
電位が基準電圧ＶREF２と等しくなる。
【００３６】図３は、本実施形態例における半導体記憶
装置のリストア時の動作を説明するためのタイミングチ
ャートである。同図及び図１を共に参照して、本半導体
記憶装置の作動を説明する。
装置のリストア時の動作を説明するためのタイミングチ
ャートである。同図及び図１を共に参照して、本半導体
記憶装置の作動を説明する。
【００３７】まず、リストアを行うべきメモリセルのPc
hMOSトランジスタのゲートに対応するワード線に、外部
電源電圧(Ｖcc)よりも高い昇圧電圧ＶBOOTが図示しない
電源供給回路から与えられると（図３(A)）、このメモ
リセルに対応するビット線を介してメモリセル内の電位
が現れる(B)。図中の(F)は、メモリセル内の前記ビット
線(B)と対になるビット線のレベル変化を示す。
hMOSトランジスタのゲートに対応するワード線に、外部
電源電圧(Ｖcc)よりも高い昇圧電圧ＶBOOTが図示しない
電源供給回路から与えられると（図３(A)）、このメモ
リセルに対応するビット線を介してメモリセル内の電位
が現れる(B)。図中の(F)は、メモリセル内の前記ビット
線(B)と対になるビット線のレベル変化を示す。
【００３８】このとき、リストア用電圧制御回路２３で
は、スイッチ信号Ｓｗがハイレベルに切り換わることに
よって、電圧供給路３４が第２の内部電圧ＶINTS１のレ
ベルになっている。この際に、所定のタイミングで、第
１の内部電圧ＶINTのセンス信号ＳｅがPchMOSトランジ
スタＴ１６のゲートにハイレベルで印加され(C)、ロウ
レベルのセンス信号ＳｅがNchMOSトランジスタＴ１５の
ゲートに印加される。これにより、PchMOSトランジスタ
Ｔ１６及びNchMOSトランジスタＴ１５が夫々オンとな
り、電圧供給路３４が導通して、リストア用電圧制御回
路２３からの第２の内部電圧ＶINTS１が共通ソース信号
線ＳＡＰに供給される(D)。
は、スイッチ信号Ｓｗがハイレベルに切り換わることに
よって、電圧供給路３４が第２の内部電圧ＶINTS１のレ
ベルになっている。この際に、所定のタイミングで、第
１の内部電圧ＶINTのセンス信号ＳｅがPchMOSトランジ
スタＴ１６のゲートにハイレベルで印加され(C)、ロウ
レベルのセンス信号ＳｅがNchMOSトランジスタＴ１５の
ゲートに印加される。これにより、PchMOSトランジスタ
Ｔ１６及びNchMOSトランジスタＴ１５が夫々オンとな
り、電圧供給路３４が導通して、リストア用電圧制御回
路２３からの第２の内部電圧ＶINTS１が共通ソース信号
線ＳＡＰに供給される(D)。
【００３９】第２の内部電圧ＶINTS１の供給によって、
ビット線レベルのセンスアンプによるセンスが開始され
る。更に、第１の内部電圧ＶINTのスイッチ信号Ｓｗが
所定のタイミングでロウレベルに切り換わるので、電圧
供給路３４が第３の内部電圧ＶINTS２のレベルになる。
このとき、センス信号ＳｅがハイレベルのままでPchMOS
トランジスタＴ１６がオンを維持しているので、第２の
内部電圧に代わって第３の内部電圧ＶINTS２が共通ソー
ス信号線ＳＡＰに供給される(E)。これにより、ビット
線(B)で示すレベルのセンスが加速される。それによ
り、ビット線(F)で示すレベルも加速される。ビット線
レベル(B)及びビット線レベル(F)のレベル検出状態に応
じて、メモリセルの記憶内容の“１”又は“０”が読み
出される。
ビット線レベルのセンスアンプによるセンスが開始され
る。更に、第１の内部電圧ＶINTのスイッチ信号Ｓｗが
所定のタイミングでロウレベルに切り換わるので、電圧
供給路３４が第３の内部電圧ＶINTS２のレベルになる。
このとき、センス信号ＳｅがハイレベルのままでPchMOS
トランジスタＴ１６がオンを維持しているので、第２の
内部電圧に代わって第３の内部電圧ＶINTS２が共通ソー
ス信号線ＳＡＰに供給される(E)。これにより、ビット
線(B)で示すレベルのセンスが加速される。それによ
り、ビット線(F)で示すレベルも加速される。ビット線
レベル(B)及びビット線レベル(F)のレベル検出状態に応
じて、メモリセルの記憶内容の“１”又は“０”が読み
出される。
【００４０】次いで、所定のタイミングで、スイッチ信
号Ｓｗがハイレベルに切り換わるので、電圧供給路３４
が第２の内部電圧ＶINTS１のレベルになる。これによ
り、オン状態のPchMOSトランジスタＴ１６を介して第２
の内部電圧ＶINTS１がセンスアンプ２２に再度供給され
るので、第３の内部電圧ＶINTS２で加速されたリストア
が、途中から変更された第２の内部電圧ＶINTS１で完了
する。
号Ｓｗがハイレベルに切り換わるので、電圧供給路３４
が第２の内部電圧ＶINTS１のレベルになる。これによ
り、オン状態のPchMOSトランジスタＴ１６を介して第２
の内部電圧ＶINTS１がセンスアンプ２２に再度供給され
るので、第３の内部電圧ＶINTS２で加速されたリストア
が、途中から変更された第２の内部電圧ＶINTS１で完了
する。
【００４１】以上のように、本実施形態例における半導
体記憶装置２０では、PchMOSトランジスタＴ１６を第１
の内部電圧ＶINTで作動させつつ、センスアンプ２２を
第２の内部電圧ＶINTS１又は第３の内部電圧ＶINTS２で
作動できる。これにより、外部電源電圧(Ｖcc)のＡＣ的
な揺れがリストア性能に影響を及ぼすような不具合を防
止し、ビット線の細線化によりチップサイズが縮小され
且つしきい値電圧の低下により作動速度が向上したセン
スアンプ２２やメモリセルアレイ２１を、外部電源電圧
(Ｖcc)よりも低い第１〜第３の内部電圧で良好に作動で
きる。
体記憶装置２０では、PchMOSトランジスタＴ１６を第１
の内部電圧ＶINTで作動させつつ、センスアンプ２２を
第２の内部電圧ＶINTS１又は第３の内部電圧ＶINTS２で
作動できる。これにより、外部電源電圧(Ｖcc)のＡＣ的
な揺れがリストア性能に影響を及ぼすような不具合を防
止し、ビット線の細線化によりチップサイズが縮小され
且つしきい値電圧の低下により作動速度が向上したセン
スアンプ２２やメモリセルアレイ２１を、外部電源電圧
(Ｖcc)よりも低い第１〜第３の内部電圧で良好に作動で
きる。
【００４２】本半導体記憶装置２０では、メモリセルの
PchMOSトランジスタのゲートに対応するワード線に外部
電源電圧(Ｖcc)よりも高い昇圧電圧ＶBOOTが印加される
以外は、センスアンプ２２及びメモリセルアレイ２１に
高レベルの電圧が供給されることはない。従って、外部
電源電圧(Ｖcc)或いはそれ以上の電圧がセンスアンプ２
２やメモリセルアレイ２１に供給されてラッチアップを
招くことはなく、ラッチアップによって生じる基板への
過剰電流、デバイスの破壊を回避することができる。
PchMOSトランジスタのゲートに対応するワード線に外部
電源電圧(Ｖcc)よりも高い昇圧電圧ＶBOOTが印加される
以外は、センスアンプ２２及びメモリセルアレイ２１に
高レベルの電圧が供給されることはない。従って、外部
電源電圧(Ｖcc)或いはそれ以上の電圧がセンスアンプ２
２やメモリセルアレイ２１に供給されてラッチアップを
招くことはなく、ラッチアップによって生じる基板への
過剰電流、デバイスの破壊を回避することができる。
【００４３】なお、図３では、第３の内部電圧ＶINTS２
を第１の内部電圧ＶINTよりも低いレベルとして説明し
たが、第３の内部電圧ＶINTS２を第１の内部電圧ＶINT
と等しいレベルに設定しても、本実施形態例と同様の効
果を奏することができる。
を第１の内部電圧ＶINTよりも低いレベルとして説明し
たが、第３の内部電圧ＶINTS２を第１の内部電圧ＶINT
と等しいレベルに設定しても、本実施形態例と同様の効
果を奏することができる。
【００４４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
記憶装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
記憶装置も、本発明の範囲に含まれる。
【００４５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によると、ビット線の細線化によってチップサイ
ズが縮小され、或いは、しきい値電圧の低下によって作
動速度が向上したセンスアンプやメモリセルアレイを、
外部電源電圧よりも低い電圧で良好に作動させることが
できる。
憶装置によると、ビット線の細線化によってチップサイ
ズが縮小され、或いは、しきい値電圧の低下によって作
動速度が向上したセンスアンプやメモリセルアレイを、
外部電源電圧よりも低い電圧で良好に作動させることが
できる。
【図１】本発明の一実施形態例における半導体記憶装置
の概略構成を示す回路図である。
の概略構成を示す回路図である。
【図２】図１に示した比較回路の内部構成を示す回路図
である。
である。
【図３】本実施形態例における半導体記憶装置のリスト
ア時の動作を説明するためのタイミングチャートであ
る。
ア時の動作を説明するためのタイミングチャートであ
る。
【図４】従来の半導体記憶装置の概略構成を示す回路図
である。
である。
【図５】従来の半導体記憶装置のリストア時の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
２０：半導体記憶装置 ２１：メモリセルアレイ ２２：センスアンプ ２３：リストア用電圧制御回路 ２５、２６：ビット線 ２９：比較回路 ３４：電圧供給路 ３５：基準電圧生成回路 ３６：センス信号生成回路 ３７：スイッチ信号生成回路 Ｓｅ：センス信号 Ｓｗ：スイッチ信号 Ｔ１６、Ｔ１８：PchMOSトランジスタ Ｖcc：外部電源 ＶINT：第１の内部電圧 ＶINTS１：第２の内部電圧 ＶINTS２：第３の内部電圧 ＶREF１、ＶREF２：基準電圧
Claims (4)
- 【請求項１】 複数のワード線と複数のビット線との各
交差部分に複数のメモリセルが行列状に配設され、前記
メモリセルの記憶内容をセンスアンプで読み出し、記憶
内容を読み出した前記メモリセルをリストアするための
電圧を前記ビット線に供給する半導体記憶装置におい
て、 外部電源電圧よりも低い第１の内部電圧、該第１の内部
電圧よりも低い第２の内部電圧、及び、前記第１の内部
電圧以下で前記第２の内部電圧よりも高い第３の内部電
圧を供給する電圧供給手段と、 前記第１の内部電圧の供給に応答して、第１のノードと
前記センスアンプとを導通するスイッチ手段と、 前記スイッチ手段が導通した状態で、前記第１のノード
に前記第２の内部電圧を供給し、次いで該第２の内部電
圧を前記第３の内部電圧に切り換える切換え手段とを備
えることを特徴とする半導体記憶装置。 - 【請求項２】 前記電圧供給手段は、第１及び第２の基
準電圧を生成する基準電圧生成回路と、 前記第１の基準電圧と外部電源電圧とに基づいて前記第
１の基準電圧に等しい電圧を前記第２の内部電圧として
出力し、前記第２の基準電圧と外部電源電圧とに基づい
て前記第２の基準電圧に等しい電圧を前記第３の内部電
圧として出力するリストア用電圧制御回路とを備えるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１及び第２の基準電圧の一方を有
効にするためのスイッチ信号を前記リストア用電圧制御
回路に出力するスイッチ信号生成回路を備えており、該
スイッチ信号生成回路が前記切換え手段を構成すること
を特徴とする請求項１又は２に記載の半導体記憶装置。 - 【請求項４】 前記第２の内部電圧が前記第３の内部電
圧に切り換えられてから、前記切換え手段が所定のタイ
ミングで前記第３の内部電圧を前記第２の内部電圧に切
り換えることを特徴とする請求項１乃至３の内の何れか
１項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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