JP3580555B2 - 補聴器装置 - Google Patents

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Description

技術分野
本発明は、聴く能力を改善するような補聴器装置に関するものである。より詳細には、本発明はこのような補聴器装置の改良に関するものである。
背景技術
補聴器装置は下記の装置を有している。
−アナログ電気出力信号を供給する、例えば、マイクロホンのような入力機械的／電気的変換器；
−入力変換器の電気的出力信号を処理する信号処理装置；
−処理装置の出力信号を受け取り、それを機械的信号に変換し、音声信号を発生するかあるいは人と直接相互に作用するかのいずれかである電気的／機械的出力トランスデューサ、例えばスピーカ；
−電気的エネルギーを補聴器装置に供給する電源装置。
出力トランスデューサが切り換え信号を発生するスイッチング装置によって作動される補聴器装置は公知である。
切り換え信号については、過渡エッジによって結合される少なくとも２つの信号状態を取り得る信号を理解している。スイッチング装置、すなわち切り換え装置はこの切り換え信号をその出力に発生する装置である。
入力変換器とスイッチング装置の切り換え制御入力との間の信号処理を実行することは公知である、その結果切り換えサイクルはアナログ技術で制御される。
本発明の主目的は、入力変換器がアナログ／ディジタル変換装置の入力に作動上接続され、このような変換装置の出力がディジタル／アナログ変換を実行しないで前記スイッチング装置の制御入力に作動上接続されている補聴器装置を提供することにある。
発明の開示
上記の目的を達成するために、機械的／電気的入力変換器および電気機械的出力トランスデューサと、入力変換器の出力に作動上接続されている入力を有する信号処理装置とを有する補聴器装置が提供され、この補聴器装置において、信号処理装置が、切り換え制御入力を有し、かつ出力トランスデューサの入力に作動上接続され、切り換えの少なくとも２つ状態出力信号を発生する切り換え出力装置を備え、さらにパルス幅変調出力信号を発生するパルス幅変調器装置をさらに備え、パルス幅変調器装置の出力が切り換え出力装置の切り換え制御入力に作動上接続されており、パルス幅変調器装置がパルス幅変調を制御するディジタル制御入力を含んでいる。
【図面の簡単な説明】
本発明は、補聴器装置の典型的な実施例の下記の説明からよりはっきりと理解され、前記説明は添付図面を参照して行われる。
図１は、本発明による補聴器装置の原理ブロック図である。
図２は、好ましい実施例における本発明による補聴器装置のより詳細なブロック図である。図３は、図２による本発明装置の好ましい実施例で使用されるような雑音整形器のブロック図である。
図４は、図２による本発明装置で使用されるようなパルス幅変調器装置の実現の好ましい形を概略図形式で示している。
図５は、図２による本発明装置で使用さるようなパルス幅変調器装置の実現の第２モードを概略図形式で示している。
図６は、出力トランスデューサとしてスピーカに接続される図２による本発明の切り換え出力装置の好ましい実現形式を簡略図を示している。
図７は、図６によるトランスデューサの入力に印加された電位およびこのような入力間に得られる電圧ならびに第１のモードＡ動作で図６による切り換え出力装置の制御入力に印加されたパルス幅変調制御信号の時間推移を示している。
図８は、時間軸にわたって第２の動作モードＢで作動されるような図６によるトランスデューサの入力の電位推移および得られる電圧推移を示している。
図９は、第３のＣモードの図７および図８と同様な図で示している。
図10は、対称パルス幅変調に関するモードＡ動作を図７〜図９による図で示している。
図11は、モードＢの対称的変調を図10による図で示している。
図12は、モードＣの対称的パルス幅変調を図11による図で示している。
図13は、電源変動を補償する本発明装置の改良を一般化機能ブロック信号フロー図で示している。
図14は、図13による技術の第１の好ましい実現形式を示している。
図15は、図３による雑音整形器の図13による技術の第２の実現形式を示している。
図16は、図13による技術の他の実現形式を図２による本発明装置で使用されるような雑音整形器の第２の実現形式に関して示している。
図17は、高電力信号処理が低電力信号処理によってモデル化され、高電力信号処理がモデル化と高電力信号処理との差により調整される図２による本発明装置の他の改良を機能ブロック図で示している。
図18は、図17による技術の第１の実現形式および好ましい実現形式を簡略機能ブロック図で示している。
図19は、図17による技術の他の実現形式を簡略ブロック図で示している。
図20は、他の制御入力の装備を図５による変調器装置の簡略図を示している。
図21は、信号対雑音比を改善するための図２による本発明装置の他の改良として利得制御を簡略ブロック図に示している。
図22は、他の制御改良を図２による本発明装置で使用されるような雑音整形器に示している。
図23は、図18の実施例で使用されるような制御パルス装置および移相器の実現の好ましい形式を示している。
図24は、説明の目的のために、図23による装置で発生される信号の時間図を示している。
発明を実施するための最良の形態
図１は、本発明による補聴器の機能ブロック図を最も一般的な形式で示している。アナログ電気出力信号S40を発生する、例えば、マイクロホンのような機械的／電気的入力変換器40は信号処理装置41に接続されている。信号処理装置41の出力は、例えば、スピーカのような電気機械的出力トランスデューサ46を駆動する。信号処理装置41の出力段はスイッチング装置43によって形成される。この信号S40は、ディジタル信号S42を発生するアナログ／ディジタル変換器装置42によって示されるように、処理装置41でディジタル形式に変換される。信号S42は、パルス幅変調器装置50のパルス幅制御入力に作動上接続されている。パルス幅変調器装置50の出力信号S50はスイッチング装置43の切り換え制御入力に作動上接続されている。
出力信号S43は、図１に示されているように、少なくとも２つの所定の信号状態間で、例えば、２つの状態V1およびV2間で切り換えられる。この出力信号S43は、直接にあるいはいくつかの付加的信号整形装置を介してのいずれかで出力トランスデューサ46の入力に作動上接続されている。
入力信号S40に従属しているディジタル信号S42は、例えば、20kHzの変換速度CK1でディジタル形式に変換されている。
電池49から電力を供給される電源装置48は、装置48aによって概略示されるように、特に切り換え状態、すなわち電圧V1、V2に関してスイッチング装置43に供給するのに対して、他の装置48bは他の電子回路に供給する。
装置48aは、直接電池電圧VBを装置43に供給できる。それは、本発明に関しては関与していて、装置48bに関しては関与していない装置43の電源48aである。
図２において、アナログ／ディジタル変換器42の出力に接続された処理装置のより詳細な信号フロー／機能ブロック図は実現の好ましい形式に示されている。速度CK1で生じるディジタル信号S42はディジタルフィルタ装置54への入力である。ディジタルフィルタ装置54は、入力ディジタル信号S42の過サンプリングおよび補間を実行する。
装置54の出力信号S54は、CK2≫CK1でｎビットデータワード、例えば160kHz≫20kHzで20ビットワードの形である。ディジタルフィルタ装置54は、次のCK1−のサンプル値間で補間する補間動作をさらに実行する。
過サンプリング速度CK2に関しては、ｎビットデータワードは雑音整形装置52に供給される。そこにおいて、ｎビット入力データワードはｍビット出力データワードS52に変換される。それによって、
ｎ＞ｍ
が有効である。
したがって、例えば20ビットのS54のｎビットデータワードは、例えば160kHzの同じ速度CK2でなお生じる例えば５ビットのｍビット出力データワードS52に変換される。
装置52によって実行されるような雑音整形は、人間の音声周波数帯域をかなり超える周波数の方へ移相する雑音をもたらし、図３に示されるようにシグマ−デルタ変調によって実現できる。
雑音整形装置52の実現の１つの形式は図３に示されている。この雑音整形装置52は、その一方の入力が信号S54を受け取り、第２の入力が出力信号S52を受け取る差形成装置53に対する負帰還ループを備えている。制御偏差、すなわちエラー信号S53は、ローパスフィルタ装置54の入力である。フィルタ装置54の出力S54はデータワードビット整理を行ってS52を生成する量子化器55へ入力される。
図２によれば、雑音整形装置52の出力データワードS52は、その出力信号S50は、出力スイッチング装置43の切り換え制御入力に供給されているパルス幅変調器装置PWM50に供給されている。
したがって、変調器装置50は、CK2速度で発生されたディジタルデータワードS52から図１のスイッチング出力段43のためのパルス幅変調制御信号S50への変換を実行する。
図４は、変調器装置50の第１の実現形式および好ましい実現形式を示している。ｍビットデータワードS52は、CK2でクロックされてバッファ・アドレス指定装置60に入力され、そこからこれらのデータワードは、好ましくは読み出し専用メモリとして実現されるメモリ62にアドレス指定する。メモリ62において、それぞれのパルス幅変調パターンを示すアドレス可能なデータセット62a1、62a2は、好ましくはS52（ｍ）による各アドレスに対して２つのこのようなデータセット対が記憶される。
これらのデータセット62a1、62a2は、CK2による速度で並列にクロックされ、レジスタ装置63に入力され、レジスタ63から直列に速度CK3≫CK2、例えば10MHzで出力S501およびS502に出力される。データセットのビット数は周波数CK2対CK3の比に一致する。
データセット62a1、62a2の対で、“1"データビットおよび“0"データビットの適当な選択は、CK3の期間、すなわちPCK3＝CK3 -1、およびそれぞれのPWMフレームの任意の相互整相あるいはPCK2＝CK2 -1によるパルス反復期間で量子化された出力パルス幅τの決定を可能にする。
メモリ62は、特定の長さτのパルス幅変調パルスの対を各アドレスに対して出す変換テーブルの役割を果たす。
パルス幅変調装置50の実現の他の形式は図５に示されている。それによって、ｍビットデータワードS52はデコーダ66に最初に供給される。変換装置67は、例えば、等しい容量値を有する多数ＮのキャパシタC1〜CNを備えている。キャパシタ数Ｎは、数2mと一致するのが好ましい。ここで、ｍはデータワードS52のビット数である。各キャパシタに対しては、スイッチSW1〜SWNが関連する。片側で、全キャパシタは、一般的に図１による装置48bの電源電圧VOによって供給される電流源69に接続されている。スイッチSW1-Nによって、キャパシタは、基準電位、すなわちアース電位Φ０に並列に選択的に接続することができる。データワードS52（ｍ）は、キャパシタC1〜CNの中のどのくらいの数のキャパシタが関連スイッチSWの適当な閉成によって同時に並列に接続されるかを復号化回路網66を介して制御する。その関連スイッチSWが閉じられる放電スイッチSW0はこれらのキャパシタを短絡する。
比較器装置68は、全キャパシタC1〜CNおよび電流源69の共通接続部に接続され、さらに基準電圧VREF68に接続されている。比較器装置68の出力は、RS形双安定装置70の入力Ｒで作動する。クロック信号CK2は、パルス幅変調信号S50のパルス繰り返し周波数あるいはサイクルを決定する。パルス幅変調信号S50は回路70の出力端子Ｑに発生される。他の出力端子（反転Ｑ）に発生する相補信号は、ちょうど充電されたキャパシタの放電を制御するようにスイッチSW0に印加される。
図５により実現されるような変調器の動作は下記のとおりである。
クロック信号CK2の前縁の発生と同時に、装置66でのデータワードS52の復号化は、一致するスイッチの数SW1-Nの閉成をもたらす。それによって、関連キャパシタは、電流源69の電流Ｉによって充電する。同時に信号CK2は、その反転Ｑ出力ハイで状態によって双安定装置70をターンオンし、反転Ｑ出力でロー状態にする。
選択キャパシタC1-Nは、充電され、電流源69の電流Ｉに正比例し、全ての付勢されたキャパシタC1-Nの和に反比例する立ち上がり速度で電圧ランプVcになる。VCの値がVREF68に達するや否や、比較器装置68は、装置70をリセットするので、その出力Ｑはローになる。ハイに進む反転Ｑは、スイッチS0を閉じ、これらのキャパシタを放電する。変換器は、現在、デコーダ66の次のデータワードによる次のサイクルの用意ができている。
CK2によるパルス繰り返し周波数および同時に並列に接続されたキャパシタC1〜CNの容量及びデータワードS52によって制御されるパルス持続期間τを有する出力信号S50が生じる。
VCの立ち上がり速度は、
電流源69の電流Ｉの値、
得られる容量の値、の関数である。
得られるパルス幅τは、さらにVREF68の値によって決まる。キャパシタC1-Nは、正確に一致することができる。すなわち、相互比は正確であるが、実際はτを決めるその絶対値でない。
したがって、CK2のサイクル中、基準キャパシタCrefに負荷を与える第２の電流源69aが備えられている。電流源69aは電流源69と正確に整合されている。Crefの両端の電圧Vcrefは、VREF68によって供給される基準比較器68aにもたらされる。Crefは、電流源69aの定格値IrefおよびVREF68で、τrefがCK2パルス列の“ハイ”部分あるいは“ロー”部分、したがって例えば、PCK2/2に等しくなるべく選択される。
したがって、得られる実際の基準パルス長τrefは、位相検出器装置71でクロックパルスCK2のPCK2と比較される。△τによる装置71の出力は、それぞれの電流源に対する調整信号において△τを変換する適当な装置73を介して整合電流源69、69aのための制御入力の調整信号として導かれる。さらに、あるいは整合電流源69、69aを調整する代わりにさえ、電圧源72は調整できる。
Crefは、装置70と同様に作動するフリップフロップ、すなわち双安定装置70aの作動を介して放電される。
したがって、τrefは、PCK2/2に等しくなるように調整される。
電流源69、69aおよび全キャパシタCrefおよびC1-Nは整合されているために、したがって、パルス長τは、あたかもＩ、C1-NおよびVREF68の絶対値が正確に予め決められ、一定であるかのように自動的に校正される。
図５および図４による配置に関して、２つの信号S501、S502がそのインパルスτの選択可能な整相で発生されるべきであるならば、好ましくは図５による配置は、２回、すなわちS501に対して１回、S502に対して１回、提供され、２つのデコーダ66は、予め選択可能な相互遅延（図示せず）でパルス発生を開始する。
図５の助けによって説明されたような一般的な概念は、ディジタルワードS52の情報に従って、電荷容量の値を単に変えることである。定電流で電荷される容量の値を変えるかあるいは制御し、得られる電圧ランプVcと一定基準電圧とを比較する代わりに、容量性回路網を充電するために使用される電流値および／または基準電圧VREF68を二者択一的にあるいはさらに変えることができることは当業者に明らかである。
ディジタルワードS52の関数として、図５に示されるような技術によって変調器50を実現するための一般化方式によれば、パルス幅変調は、下記のものの少なくとも１つを変えることによって実現できる。
−容量充電電流、
−充電される容量の値、
−容量充電から得られる電圧ランプが比較される基準電圧。
図６において、図１による本発明のスイッチ出力段43の実現の好ましい形が示されている。
パルス幅変調器50からの信号S501、S502は、切り換え制御信号として２つのドライバ86および88を備えるドライバ装置に導かれる。これらの信号は、ブリッジとして出力トランスデューサ46に接続されている４つのスイッチSWa〜SWdを駆動する。スイッチSWa〜SWdのブリッジは、電源装置48aを介して図１の電池49から得られる電圧VBによって、好ましくは電池電圧によって直接供給される。付勢されたドライバ86および88は、SWaおよびSWdあるいはSWbおよびSWcを閉じるので、電圧V46は、パルス幅変調信号S501、S502によって制御された周期で＋VBと−VBとの間で切り換えられる出力トランスデューサ46の入力端子ＩとIIとの間で生じる。両方のドライバが非作動されるときは常に、SWaおよびSWcは閉じらるので、トランスデューサ46の入力は短絡され、それによってSWbおよびSWdは開き、VBを負荷から切り離す。
出力トランスデューサ46の直列インダクタンスが十分高いならば、出力トランスデューサ46は、図６に示されるように、切り換えられた出力段の出力に直接接続することができる。これは、通常補聴器のため使用されるようなスピーカの場合である。それにもかかわらず、これがその場合でないならば、高周波数雑音を制動するために、受動フィルタは切り換え出力装置43の出力間に追加でき、および／または外部インダクタンスは、出力トランスデューサ46の入力端子の中の少なくとも１つと切り換え出力装置43の出力の中の１つとの間に備えられている。
図７において、図６に概略的に示されるようであり、整相S501およびS502の第１のモードＡによる切り換え出力装置43の実施例の出力トランスデューサ46の端子ＩおよびIIに印加された電位の時間図が示されている。さらに、図７には端子Ｉ−IIの間で得られる電圧VI-IIが示されている。モードＡにおいて、２つの端子ＩおよびIIは相補的に＋VB、０に接続されている。
出力スイッチング装置43の出力信号を実現するモードＢが図８に示されている。それによって、S52のシグナム（signum）によれば、ＩサイクルあるいはIIサイクルが行われる。中間時間間隔中、それぞれのトランスデューサ入力Ｉ、IIは短絡され、VBはトランスデューサ46から切り離される。
低信号レベルに関しては、図９によるモードＣが使用されてもよい。PCK2の固定時間の間隔TV中、図６のトランスデューサ46による負荷が短絡される。残りのPCK2の時間の間隔中、このモードはモードＡと一致する。
図９において、TVは、むしろ短く示されているが、例えば、PCK2/2まで拡張できる。
３つのモードＡ〜Ｃを比較すると下記のようになる。
モードA:VI-IIは搬送周波数CK2でかなりのエネルギーを有する。
モードB:VI-IIは実際には搬送周波数CK2で全然エネルギーを有しない。
モードC:VI-IIは、モードＡよりも著しく小さく、伝達信号出力（τ）とともに減少するエネルギーを搬送周波数CK2で有する。
簡単なPWM制御は、図７〜図９で示されるようにS50のPWMインパルスの整相をもたらす。それによって、パルス幅τを長くしたりあるいは短くすることは、それぞれのインパルスの前縁Ｘの整相がPCK2に対して一定であるという点で非対称である。遅延パルスエッジＹの整相はτの変動により変えられる。これは、著しいひずみ積信号が出力トランスデューサ46に印加される電圧VI-IIに生じるという欠点をもたらす。
したがって、図７、図８あるいは図９による実現とは異なって、他の改良は、モードＡ、Ｂ、Ｃそれぞれに対して図10、図11および図12に示されるような変調パルス長τを対称的に変えることによって達せられる。ここで、パルス幅τ変動はPWMパルスセンターＺの固定整相に対して対称的に実現される。
パルス幅変調制御信号S501およびS502は、実際図10〜図12のそれぞれの信号推移Ｉ、IIのように整形される。
図４によってパルス幅変調器装置50を実現する好ましいモードにおいて、対称的変調は、レジスタ63から直列に出される信号推移をそれぞれ示すデータセット62a1および62a2にパルスパターンを適当に設定することによって行われる。図５による実現の形式において、これは、CK2によって示された時間フレームに対して電圧ランプVCの開始を適当に遅延させることによって実現される。前述されたように、図５による実施例に関するS501およびS502の発生は、このような実施例を対にし、一方の実施例から一方の出力信号、例えばS501の第２の実施例によって発生された出力信号S502からの移相を適当に決定することによって実現される。
この対称的な変調によって、VI-IIのひずみ積信号の著しい減少が達せられる。
今までの全ての考察は、電池電圧VBあるいはより一般的には図１による電源48aの電圧は一定であり、正確であるという仮定の下で行われる。明らかにこれは成り立たない。例えば、図７〜図12を考察するならば、いまVBa（ｔ）と呼ばれる実際の電池電圧VBは出力スイッチング装置43の出力の電圧VI-IIに直接影響を及ぼすことが明らかになる。それによって、電池電圧VBa（ｔ）のいかなる偏移も出力音声信号に影響を及ぼすことは明らかである。実際の“a"状態に関しては、S501、S502の影響を示すS50に関して下記のように記述できる。
VI-II a（ｔ）＝S50（ｔ）・VBa（ｔ）
ここで、VI-II a（ｔ）は、実際の電池電圧VBa（ｔ）の変動により時間で変わる、出力トランスデューサ46の端子に印加される電圧を示している。
出力トランスデューサ46に印加される電圧の所望の“d"値に対して下記のようにさらに記述できる。
VI-II d（ｔ）＝S50（ｔ）・VBd
これは、パルス幅変調による唯一の時変である。
それから下記のようになる。
Figure 0003580555
したがって、下記のものを受けいれる。
VI-II d（ｔ）＝S50（ｔ）・M-1（ｔ）・VBa（ｔ）
＝［M-1（ｔ）・S50（ｔ）］VBa（ｔ）
このように、本発明の他の改良において、実際の電池電圧VBa（ｔ）対基準の所望電池電圧VBdの比は、監視され、出力段43の制御入力に印加されるまで入力変換器40から受信された信号は、時変係数M-1（ｔ）と乗算さるかあるいは時変係数Ｍ（ｔ）で割られる。
この改良の原理は、図１による本発明の一般的な表現で図13に示されている。
図13によれば、電源装置48aの出力電圧VBa（ｔ）あるいはそれに比例する電圧は、入力ｘが入力ｙで割られるか、あるいは入力ｙが入力ｘで割られる割算装置75に導かれる。商x/yはＭ（ｔ）と一致する。
入力変換器40と切り換え出力装置43の切り換え制御入力との間の信号処理経路において、入力変換器40の出力と前記制御入力との間で処理される信号がＭ（ｔ）で割られる割算装置77が備えられている。割算装置75が割算y/xを実行し、したがってM-1（ｔ）を生じるならば、そのときおよび好ましくは、装置77は乗算装置である。基準電圧源79は電圧供給48aの電圧VBa（ｔ）の一部を安定化することによって実現される。
明らかのように、装置77および75は、処理される信号によるディジタル、アナログあるいはハイブリッド技術で実現できる。
この電池電圧補償技術の実現の好ましいモードは図14に示されている。基準電圧VBdは、その入力INがVBa（ｔ）によって供給されるアナログ／ディジタル変換器ADC81の基準入力Refに導かれる。ADCの固有の機能によって、“IN"の信号は“Ref"の信号によって割られる。
ADC81の出力は、このようにＭ（ｔ）である。ディジタル割算装置83において、図２によるディジタル化信号、好ましくはS42あるいはS54は、ディジタル値Ｍ（ｔ）で割られる。この手順の長所は、割算装置83に続く段、すなわち、少なくとも雑音整形装置52および変調器50のダイナミックレンジが影響を及ぼされないということである。割算装置83によって実現された補正装置は、入力側の信号経路の中あるいは雑音整形装置52の内部のどこへでも配置され、それによってADC81の出力のサンプリング速度が装置83の入力ｘのディジタル信号のサンプリング速度に適合されねばならないことは明らかである。
一般に、ディジタル乗算は、より多くの電力消費ディジタル割算よりも速く実行できる。ADC81の基準入力“Ref"の入力および信号入力“IN"に対する入力をVBdおよびVBa（ｔ）に対して反転することによって、信号M-1（ｔ）がADC81の出力に生じるので、割算装置83の代わりに、乗算装置が83で備えられている。
図15において、可変電源電圧VBa（ｔ）の補償が雑音整形装置52で実行される好ましい実施例が示されている。図３によれば、雑音整形装置52の量子化器55の出力は差形成装置53にフィードバックされる。入力信号S54の低周波数はフィードバックされ、それによって低周波雑音を除去する。
図15によれば、差形成装置53の入力で作動する乗算器84が雑音形成装置52のフィードバックループに挿入される。フィードバック信号がいま係数Ｍ（ｔ）と乗算されるので、出力信号S52（ｍ）の低周波内容は係数Ｍ（ｔ）で割られる。それによって、Ｍ（ｔ）のディジタル値は、図14に関して説明されたように、アナログ／ディジタル変換器81によって形成される。
図16において、雑音形成装置52の他のトポロジーが示されている。それは、量子化器55と、差形成装置53と、ローパスフィルタ装置54aとを備えている。さらに、出力信号S52（ｍ）とＭ（ｔ）の係数とを乗算する乗算装置84´が備えられている。
電源電圧VBa（ｔ）の変動を補償するための他の可能性は下記の考察に基づいている。
出力トランスデューサ46の入力端子に印加されるパルス幅変調信号のパルスのエネルギーは、切り換えられたレベルVBa（ｔ）とパルス幅τの積によって示される。
それから、トランスデューサ46の入力端子に印加される信号のエネルギーの変化VBa（ｔ）の影響はインパルス長τを変えることによって補償できることが分かる。このように、それぞれのパルス長τはM-1（ｔ）によって乗算されるならば、出力トランスデューサ46の入力端子の得られる切り換え電圧は電圧VBa（ｔ）の変動に対して補償される。
図５による変調器50の実施例について繰り返って見ると、得られるパルス幅τが電流Ｉの値に反比例していることが説明された。Ｉが大きくなればなるほど、それぞれのパルス長τが益々短くなる。したがって、点線によって図５に取り入れられているように、電源電圧VBa（ｔ）の変動の補償は、Ｍ（ｔ）の係数だけ電流源69を直接に制御することによって実現できる。
それにもかかわらず、係数Ｍ（ｔ）は、実際は実際の電源電圧VBa（ｔ）に正比例するので、図５に示されるような係数Ｍ（ｔ）の代わりに、例えば、電源48aの出力で直接測定されているような電圧VBa（ｔ）は、電流源69に対する制御信号として直接使用されることが好ましい。
いままで説明された電圧補償技術に関して、電源装置48aの実際の出力電圧VBa（ｔ）を取り出す必要がある。動作中、電源48aは高周波雑音でロードされる。これは、前述の電源電圧補償技術の正しい動作に悪影響を与えることがある。
図６に関して説明されたように、出力トランスデューサ46は、短絡され、信号S501、S502の両方が非活動にされる場合、すなわち信号の両方にインパルスが全然あらわれない場合、電圧VBa（ｔ）から切り離される。
したがって、図８〜図12によれば、実際の電源電圧VBa（ｔ）がサンプルされ、図13〜図16の助けによって説明された補償技術のために保持されることがこのようなサイクル時間TVの間だけである。
図１による信号処理は、入力アナログ信号をディジタル信号に変換する。このディジタル信号は、高電力レベルで、高効率を有するパルス幅変調信号にさらに変換される。それによって、オーディオ出力信号の品質は、電源48aの雑音、切り換え出力段43等の不整合および非直線性によって影響を及ぼされる。
これは、フィードバック技術に図17の助けによって説明されるような基準ディジタル／アナログ変換器を与えることによってかなり改善できる。
図17によれば、ディジタル化入力オーディオ信号S42は、処理装置54、52、50、43と同様にフィルタ入力信号を処理する基準信号処理装置98の入力上にフィルタ装置96を介して供給される。基準処理装置98と処理装置54、52、50、43との間の差は、基準処理装置98が低電力信号で作動するので、非常に高品質に実現できるということである。したがって、装置98は、実際は装置54、52、50、43の低電力モデルである。信号処理装置54、52、50、43で行われるような信号増幅なしに低電力レベルに対して、高品質電圧あるいは電流のオーディオディジタル／アナログ変換を行うことが可能であることは周知である。
基準処理装置98は、差形成装置100で、切り換え出力装置43から出力トランスデューサ46上に印加される実際の信号S43と比較される出力信号S98を発生する。差形成装置100の出力S100の制御偏差、すなわちエラー信号“e"は増幅され、ループフィルタ装置102でフィルタリングされ、出力信号S43が低電力信号S98として同様に整形されるように符号44で示された処理ライン54、52、50、43を調整する調整信号S102として印加される。信号S98は、実際は、S43の高電力レベルに関しても所望される低電力レベルの信号形状を示している。フィルタ装置96は、S43に関するS98の位相および周波数を等しくする。エラー信号ｅは、雑音成分および非線形ひずみ成分を含むだけで、処理ライン44に作用し、負帰還ループのオープンループ利得により実際なくなるようにこのようなエラー信号を相殺する。
図18において、図17の助けにより説明されたように、基準処理装置に関する負帰還の技術の好ましい実現形式が示されている。それによって、高電力処理装置の処理特性の調整は、図４による変調器装置50に対して発生されるようにパルス幅変調信号S501、S502のパルス幅を調整することによって実行される。
図18によれば、雑音整形装置52の出力信号S52は、前述されるように、図４に示されるように実現されるのが好ましい変調装置50に導かれる。変調器装置50は、２つの出力信号、すなわち２つのパルス幅変調信号S501、S502を発生する。信号S52は、信号S98を発生する低電力基準処理装置98に導かれる。この信号は、比較装置100で、出力スイッチング装置43の出力で取り出されるそれぞれの高電力信号を比較される。差形成装置100の出力から制御偏差、すなわちエラー信号ｅは、フィルタ装置108に供給され、S108によるフィルタエラー信号を出力する。この信号は、第１の加算装置1141を介して、パルス長調整装置1101に、および第２の加算装置1142を介して、第２のパルス長調整装置1102に供給され、２つの装置110は、信号S501およびS502のための信号経路にそれぞれ供給される。出力信号Ｓ´501およびＳ´502は、前述されたように、図６の好ましいモードで示されるような切り換え出力装置43に供給される。
２つの加算装置1141および1142で、オフセット信号OAがエラー信号S108に印加され、オフセット信号OAにより、信号S501およびS502の両方のインパルスは、装置1101、1102の一致する量τＡだけ時間遅延される。これは、S501、S502のパルス長τを適当に長くしたり、短くしたりすることによって両方のシグナムのエラー信号を装置110で検討することができることになる。
加算装置1141で、エラー信号S108はオフセット信号OAから減算される対して、加算装置1142でこのようなオフセット信号OAはエラー信号S108に付加される。したがって、装置1101で、正のエラー信号の場合、入来信号S501の長さτは、エラー信号により調整時間間隔τｅによって短くされ、このような正のエラー信号の場合、入来信号S502の長さτは装置1102で長くされる。負のエラー信号の場合逆が生じる。
図23において、図18の装置1101および1102のいずれかの好ましい実現形式が示されている。それぞれの信号S501,2は、その長さがVC1に印加された信号によって制御されているワンショットを出す単安定マルチバイブレータ160上に導かれる。
入力信号S501,2は、他の単安定マルチバイブレータ162のトリガ入力にさらに導かれ、その出力ショットの長さはVC2に印加された信号によって制御されている。単安定マルチバイブレータ160および162の出力信号は、それぞれの信号S501,2を出すR/S双安定モノバイブレータ、すなわちフリップフロップ164のＳ入力およびＲ入力にそれぞれ導かれる。装置1101は、制御入力VC1およびVC2に関して、装置1102と反対の入力を有する。したがって、モノフロップ160で、それぞれに、出力信号は、VC1およびVC2のそれぞれによって制御される長さτ１あるいは長さτ２のワンショットである。
図24において、図23による装置110によって実現される信号の説明のための時間図が示される。
図19において、なお図17による一般的な方式とは違って、調整信号がディジタルである実施例が示されている。雑音整形装置52の入力側のより高いビット数データワードS54は、フィルタ装置116を介して雑音整形装置52に、それから、変調器装置50、切り換え出力段43に、最後に出力トランスデューサ46に導かれる。点線で、S50に関して概略的に示されているように、S52の低いビット数データワードあるいは変調信号S501、S502は、後者の場合、高電力装置43による低電力スイッチング装置である基準伝送装置98に供給される。装置98の出力は、図17による差形成装置100のスイッチング装置43の出力とともに作動する。S100による出力エラー信号ｅは、その出力が他のフィルタ装置122を介してディジタル加算を実行する加算装置124に供給されるアナログ／ディジタル変換器装置120にフィルタ装置118を介して供給される。フィルタ装置116、118および122は、フィルタ装置102によって図17による実施例で実現されるのと同じ等しいループ利得を得るために協働する。さらに、フィルタ装置118は、装置120でのアナログ／ディジタル変換前にエイリアシング（aliasing）防止を実行する必要がある。フィルタ装置116は任意であるが、均等にするために備えることができる。
基準伝送装置98の入力は雑音形成装置52の出力でロービットデータワードからとられるので、減少されたビット数処理に関する図18の実施例におけるのと同じ長所が得られる。フィルタ装置116および122は、図19に示されたトポロジーと異なるトポロジーを生じる公知のブロック図代数学によって雑音形成装置52の内部トポロジーとさらに結合できる。アナログ／ディジタル変換器120は、アナログエラー信号ｅだけを変換しなければならなくて、信号全部を変換してはならないので、低い分解能で実現できる。
異なる実施例で記載されたように、スイッチングモードに関するようにディジタル的に制御される切り換え出力段43、電圧供給変動の補償、パルス幅変調等の校正について本発明による補聴器装置を改良する全ての技術は、当業者に明らかになるように組み合わせ、最適化できる。
図20において、図５による原理と違って変調器装置50の他の実現形式が示されている。図５のCrefに関するスケーリング技術は、明確にするためにここでは再び示されない。制御データワードSKは、第１のディジタル／アナログ変換器124を介して電流源69を、第２のディジタル／アナログ変換器126を介して比較器68の入力の基準電圧を制御する。それによって、２つの入力KDおよびKMによって、パルス幅変調処理の等しい利得が制御できる。入力KDは、電流源69の充電電流Ｉを制御するのに対して、入力KMは、図５によれば、キャパシタが双安定装置70をリセットする前に充電されねばならない電圧レベルを制御する。したがって、パルス幅変調信号S50のパルス幅は、
τ＝α（KM/KD）［S52］
になる。
それによって、変換器124は、キャパシタアレイの基本的な電流源を切り換えるスイッチのアレイとして制御電流源69とともに実現できる。ディジタル／アナログ変換器126は、それによって分圧器としての切り換え抵抗器のアレイとして実現できる。
図21において、図20による実施例によって実現されるような原理は、一般的なブロック図に示されている。ダイナミックレンジを改良するために、伝送装置54および52に沿って適当な点で信号レベルを測定するレベル検出器装置128が備えられる。レベル検出器装置128の出力は、S52の信号レベルができるかぎり高く保持されるように利得制御ブロック130を制御する。アップサンプリング・補間装置54および雑音整形装置52は、２つの制御入力KDおよびKMが利得を制御するように実現できる。装置54および52の伝送のこれらの２つの入力の影響は、下記のものが音声周波数帯域で有効になるようなものである。
S52＝（KD/KM）・S42＋NQ
ここでは、NQは量化雑音である。
変調器装置50はKM/KDによって制御された増幅を有するので、瞬時入力信号レベルにかかわらず、オーディオ帯域のS50とS41との間の全利得は一定のままである。オーディオ帯域の信号S52の雑音レベルは実際には信号レベルそのものとは無関係である。したがって、S52の信号レベルを最大にすることによって、全処理ラインの信号対雑音比が最大にされる。KD、KMによる装置54、52の制御は、装置52の入力まで信号経路に沿って簡単な乗算および除算によって得ることができる。
KMによる割算は、図３、図15あるいは図16の量子化器55を図22に示されるようなトポロジーと取り換えることによってさらに実現できる。フィルタ54の出力信号S54（ｎ）は、値KMで割られる割算器装置132に供給される。量子化55´の出力信号S52（ｍ）とKMとを乗算する乗算装置134によって、装置134の出力信号は、たとえKMが広い範囲にわたって変わるとしても、雑音形成の負帰還ループ利得にわたる一定のオープンループ利得が保持されることを確認する。
図21に戻って、KDおよびKM利得が装置54および52の信号を制御するときとKD、KM利得が変調器装置50の同じ信号を制御するときの間の信号遅延を補償する遅延補償装置136がさらに備えられている。必ずしも制御信号KDおよびKMの両方を使用する必要がないことは明らかである。
図２による本発明の一般的な原理を振り返ると、低ビットデータワードS52が非常に少ないビットだけ、例えば１≦ｍ≦２からなるならば、信号S52はスイッチング装置43の制御入力の切り換え制御信号として直接接続でき、このような場合、付加的パルス幅変調器装置50が全然必要なく、パルス幅変調装置は実際、雑音整形器装置52によって直接に形成されることに注目しなければならない。

Claims (20)

  1. 機械的／電気的入力変換器（40）および少なくとも１つの電気機械的出力トランスデューサ（46）と、信号処理装置（41）とを備えててなり、同信号処理装置（41）は、その入力が前記入力変換器（40）の出力に作動上接続されているアナログ／ディジタル変換装置（42）と、ディジタル信号（S42）入力が前記アナログ／ディジタル変換器装置（42）の出力に作動上接続され、パルス幅変調出力信号を発生するパルス幅変調器装置（50）と、前記パルス幅変調器装置（50）の出力に作動上接続され、かつ前記少なくとも１つの電気機械的出力トランスデューサ（46）の入力に作動上接続され、その出力は少なくとも２つの所定の信号レベル（VI-II）間で切り換えられる出力信号を発生する切り換え制御入力を有する切り換え出力装置（43）とを有する補聴器装置において、
    前記パルス幅変調器装置（50）は、入力されるディジタル信号（S52）の関数として、パルス繰り返し期間（PCK2）内で所定の整相（ｚ）と対称的にパルス幅変調が行われてパルス幅変調出力信号（S50 1,S50 2）を発生するように構成されていることを特徴とする補聴器装置。
  2. 前記変調器装置（50）のディジタル制御入力は、ディジタル雑音整形装置（52）を介してアナログ／ディジタル変換装置の出力に作動上接続されていて、前記ディジタル雑音整形装置（52）は入力（S42）においてｎビットのデータワードに依存するｍビットのデータワードをその出力（S52）に発生し、かつｎ＞ｍが有効であることを特徴とする請求項１の装置。
  3. 前記雑音整形装置（52）の前記ｎビットデータワード入力が、アップサンプリング・補間装置（54）を貸して前記アナログ／ディジタル変換装置の出力に作動上接続されていることを特徴とする請求項２の装置。
  4. 前記切り換え出力装置（43）が３つのレベル出力信号を発生し、前記レベルの２つが第３の信号レベルに対して対称的であることを特徴とする請求項１の装置。
  5. 前記切り換え出力装置（43）のための電源装置（48a）の出力電圧とは実質的に無関係の基準電圧（VBd）を発生する基準電圧源（79）と、その一方の入力が前記実質的に無関係な基準電圧源（79）の出力に作動上接続され、その第２の入力が前記電源（48a）の出力電圧に作動上接続されている商形成装置とをさらに備え、前記商形成装置（75）の出力が信号増幅装置（77）に作動上接続され、同信号増幅装置（77）の信号入力が前記入力変換器（40）の出力に作動上接続され、その出力が前記切り換え出力装置（43）のの切り換え制御入力に作動上接続されていることを特徴とする請求項１の装置。
  6. 前記商形成装置（75）の前記１つの入力の前記電源（48a）の出力への前記接続が使用可能装置を介して導かれ、前記電気機械的出力トランスデューサ（46）が、パルス幅変調サイクルの時間の間隔（TV）中に前記電源（48a）から切断され、前記使用可能装置が、前記時間の間隔（TV）中に前記接続を可能にするように制御されていることを特徴とする請求項５の装置。
  7. 前記信号増幅装置（77）が、制御される前記パルス幅をさらに調整する前記パルス幅調整装置（50）を備えていることを特徴とする請求項５の装置。
  8. ｎビットデータワードのための入力およびｍビットデータワードのための出力を有する雑音整形装置（52）を備え、ｎ＞ｍであり、前記雑音整形装置（52）の出力が、前記切り換え出力装置（43）の制御入力に作動上接続され、前記雑音整形装置（52）の入力が前記アナログ／ディジタル変換装置（42）の出力に作動上接続され、増幅装置（53〜55,84）が前記雑音整形装置（52）内部に備えられ、後者が前記商形成装置（52）の出力に作動上接続されていることを特徴とする請求項７の装置。
  9. 前記パルス幅変調器（50）が、出力パルス幅変調信号のパルス幅を制御する少なくとも２つの入力を有し、前記少なくとも２つの入力の中の一方が前記アナログ／ディジタル変換装置（42）の出力に作動上接続され、前記制御入力の中の第２の入力が、前記出力パルス幅変調出力信号（S'50 1,S'50 2）のパルス幅を調整することによって検出されたエラーの自動補償のためのエラー検出回路（98,100,108）に、さらに前記アナログ／ディジタル変換装置（42）の出力信号に左右されるその制御系に作動上接続されていることを特徴とする請求項１の装置。
  10. 基準パルス発生装置（70a）と、前記変調器装置が校正パルス（Vcref）を発生すること、前記基準パルスおよび前記校正パルスのパルス幅を比較する比較器装置（68a）とをさらに備え、前記比較器装置（68a）の出力が、前記パルス幅変調器装置のパルス幅変調を調整する調整装置（71,73,69a,69）に作動上接続されていることを特徴とする請求項１の装置。
  11. 前記パルス幅変調器装置が、前記アナログ／ディジタル変換装置（42）の出力に作動上接続されたアドレス指定入力を有するアドレス可能なメモリ装置（62）を備え、前記メモリ装置（62）の並列出力データセット（S62）が、レジスタ装置（63）の中に入力され、かつパルス幅変調出力信号（S50 1,S50 2）としてそこから直列に出力されることを特徴とする請求項１の装置。
  12. 前記パルス幅変調器装置が、その出力に１≦ｍ≦２を有するｍビットワードを発生する雑音整形装置によって形成されることを特徴とする請求項１の装置。
  13. 前記変調器装置（50）が、電圧ランプ発生装置（CN,69）を備え、それの出力が、比較装置（68,70）の一方の入力に接続され、それの第２の入力が、基準信号源（72）の出力に接続され、前記アナログ／ディジタル変換装置（42）の出力が、ランプ立ち上がり速度（69,CN）および前記基準信号源の少なくとも１つを調整することによって前記比較器装置（68,70）の出力のインパルスの長さを制御するデコーダ（66）の制御入力に作動上接続されていることを特徴とする請求項１の装置。
  14. 前記増幅装置が前記変調器装置によって形成されることを特徴とする請求項５および13の装置。
  15. 前記増幅装置（84）が、雑音整形装置（53,54,55）のフィードバックループに備えられ、前記雑音整形装置が、前記商形成装置（81）の出力に作動上接続された制御入力と、さらに前記アナログ／ディジタル変換装置に作動上接続された信号入力と、前記変調器装置のディジタル入力に作動上接続された信号出力とを備えていることを特徴とする請求項５の装置。
  16. 前記雑音整形装置が、一方、前記フィードバックループ内の乗算装置（134）の一方の入力（KM）に、かつ他方、前記雑音整形装置の量子化器装置の入力側の割算装置（132）に接続されている制御入力からなることを特徴とする請求項15の装置。
  17. 前記実質的に無関係の基準電圧（VBd）および前記電源の出力電圧に依存する前記電圧（VBa）がアナログ／ディジタル変換器（81）の信号入力および基準電圧入力にそれぞれ作動上接続され、上記変換器（83）の出力が前記増幅装置（83）に作動上接続されていることを特徴とする請求項５の装置。
  18. 前記入力変換器と前記出力トランスデューサとの間に作動上接続されている処理装置の少なくとも一部が高電力処理ライン（54,52,50,43）を形成し、かつさらに前記入力変換器の出力が、より低い電力レベルの前記高電力処理ラインによって処理する基準処理ライン（98）モデルに作動上接続され、前記基準処理ラインの出力が比較器装置（100）の一方の入力に作動上接続され、それの第２の入力が前記切り換え出力装置の出力（S43）に作動上接続され、前記比較器装置（100）の出力が、前記高電力処理ライン（54,52,50,43）の少なくとも１つの処理装置の少なくとも１つの制御入力（S102）に作動上接続されていることを特徴とする請求項１の装置。
  19. さらにパルス幅変調制御入力（S52）のパルス幅調整入力（S108）を有する前記パルス幅変調器装置が、前記少なくとも１つの処理装置の前記制御入力であることを特徴とする請求項18の装置。
  20. 信号レベル検出器装置（128）をさらに備え、それの出力が第１の処理装置（130）の信号処理の利得を制御し、前記第１の処理装置の入力が、前記入力変調器の出力に作動上接続され、かつ第２の処理装置（136）の利得を逆比例に制御し、第２の処理装置（136）の入力が前記第１の処理装置（130）の出力に作動上接続されていることを特徴とする請求項１の装置。
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