JPS5896347A - 全加算器 - Google Patents
全加算器Info
- Publication number
- JPS5896347A JPS5896347A JP56194768A JP19476881A JPS5896347A JP S5896347 A JPS5896347 A JP S5896347A JP 56194768 A JP56194768 A JP 56194768A JP 19476881 A JP19476881 A JP 19476881A JP S5896347 A JPS5896347 A JP S5896347A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- data
- selection
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は例えば演算回路等に適用される全加算器に関す
る。
る。
発明の技術的背景
第１図は従来の相補型ＭＯ８）ランジスタを用いて構成
した全加算器を示しておＪ）、Ｐ１〜Ｐ４等のＰヂャネ
ルＭＯ８）ランジスタと、Ｎ１〜Ｎ４等のＮチャネルＭ
Ｏ８）ランジスタよりなる０まえ、Ｘ ＠ ｅ Ｙ ６
＊ Ｚ ６はそれぞれ入力データで、Ｃ・は桁上げ出
力データ、Ｓ・は和出力データであシ、この桁上げ出力
データＣ・と和出力データＳｏは次のような論理式で示
される。
した全加算器を示しておＪ）、Ｐ１〜Ｐ４等のＰヂャネ
ルＭＯ８）ランジスタと、Ｎ１〜Ｎ４等のＮチャネルＭ
Ｏ８）ランジスタよりなる０まえ、Ｘ ＠ ｅ Ｙ ６
＊ Ｚ ６はそれぞれ入力データで、Ｃ・は桁上げ出
力データ、Ｓ・は和出力データであシ、この桁上げ出力
データＣ・と和出力データＳｏは次のような論理式で示
される。
Ｃ６＝＝）（、−７，＋ｙｏ−ｚｏ ＋Ｚ６−Ｘ＠但し
、■は排他的Ｗ／Ｉｉ理和、・・・・論理積、十・・・
論理和を表わす０ 背景技術の問題点 上記のような相補型１［）８ ）ランジスタを用いた全
加算器は回路構成が複雑で、トランジスタの総数が２８
個と多くなってしまい、高集積化が困難であった。
、■は排他的Ｗ／Ｉｉ理和、・・・・論理積、十・・・
論理和を表わす０ 背景技術の問題点 上記のような相補型１［）８ ）ランジスタを用いた全
加算器は回路構成が複雑で、トランジスタの総数が２８
個と多くなってしまい、高集積化が困難であった。
発明の目的
本発明は上記の事情に鑑みてなされたものて、相補型Ｍ
Ｏ８）ランジスタを用いて回路構成するに好適で、しか
も素子数の低減を図って高集積化を可能とした全島算器
を提供することを目的とする。
Ｏ８）ランジスタを用いて回路構成するに好適で、しか
も素子数の低減を図って高集積化を可能とした全島算器
を提供することを目的とする。
発明の概要
上記目的を達成するために本発明にあっては、少数の相
補１１ＭＤ８）ランジスタで構成された１１〜第３反転
回路と第１−第３選択回路とを設けており、これら第１
−＄３選択回路を対応する選択制御信号に応じて断電の
データを選択させる回路構成とすることによりて、３つ
の入力データを加算演算して桁上げ出力と和出力とを得
るようにしたものである。
補１１ＭＤ８）ランジスタで構成された１１〜第３反転
回路と第１−第３選択回路とを設けており、これら第１
−＄３選択回路を対応する選択制御信号に応じて断電の
データを選択させる回路構成とすることによりて、３つ
の入力データを加算演算して桁上げ出力と和出力とを得
るようにしたものである。
発明の実施例
第２図は本発明の一実施例に係る全加算器の１０ツク図
を示してお、６、ｘ 、ｙ 、ｚはそれぞれ入力データ
、ｓｌｄ演算結果の和出力データ、Ｃは演算結果の桁上
げ出力データであり、Ｈ９Ｊ、には回路内の各ノードを
表わす。また、１は上記入力データＹを反転する第１反
転回路、２は入力データ２によって１１１１Ｉａされ上
記入力−−タＹま九は第１反転回路１の出力のいずれか
を選択する第１ｉ！４択回路、３はこの草１選択回路２
からの出力データを反転する第２反転回路、４Ｆｉ入力
データＸによって制御され上記第１選択回路２の出力ま
たは第２反転回路１の出力のいずれかを選択する第２選
択回路、５は上記第２反転回路３の出力によって制御さ
れ上記第１反転回路１の出力または第２選択回路４の出
力のいずれかを選択する第３選択回路、６けこの第３選
択回路５の出力を反転する＠３反転回路である。
を示してお、６、ｘ 、ｙ 、ｚはそれぞれ入力データ
、ｓｌｄ演算結果の和出力データ、Ｃは演算結果の桁上
げ出力データであり、Ｈ９Ｊ、には回路内の各ノードを
表わす。また、１は上記入力データＹを反転する第１反
転回路、２は入力データ２によって１１１１Ｉａされ上
記入力−−タＹま九は第１反転回路１の出力のいずれか
を選択する第１ｉ！４択回路、３はこの草１選択回路２
からの出力データを反転する第２反転回路、４Ｆｉ入力
データＸによって制御され上記第１選択回路２の出力ま
たは第２反転回路１の出力のいずれかを選択する第２選
択回路、５は上記第２反転回路３の出力によって制御さ
れ上記第１反転回路１の出力または第２選択回路４の出
力のいずれかを選択する第３選択回路、６けこの第３選
択回路５の出力を反転する＠３反転回路である。
上記第１選択回路２は、その選択制御信号として入力デ
ータ２を用い、データ２が＠１”の時は入力データＹの
反転データ、即ち第１反転回路１の出力を選択し、デー
タ２が′０”の時は入力データＹを選択してノードＨに
出力する。
ータ２を用い、データ２が＠１”の時は入力データＹの
反転データ、即ち第１反転回路１の出力を選択し、デー
タ２が′０”の時は入力データＹを選択してノードＨに
出力する。
この場合、入力データＹ、Ｚの紹合せに対するノードＨ
の出力データは第１表の通シとなる。
の出力データは第１表の通シとなる。
第１！！
同様に第２選択回路４は、選択制御信号として入力デー
タＸを用い１データＸが＠ｌ＃の時はノードＨのデータ
の反転データ、即ち箱２反転回路３の出力を選択し、デ
ータＸが”０２の時はノードＨのデータ、即ち第１選択
回路２の出力を選択して和出力Ｓとする。この場合、ノ
ードＨのデータ及び入力データＸの組合せに対する和出
力データＳは第２！！の通シとなる〇第２表 第３選択回路５は、選択１！ＩＪｌｉＬｌ信号としてノ
ードＨのデータの反転データ、即ち第２反転回路３の出
力（これはノードＪの出力データなのでＪと表わす）を
用い、ノードＪが１１１のｗ＃ｊは入力データＹの反転
データ、即ち第１反転回路１の出力を選択し、ノードＪ
が＠０１０時に和出力Ｓを選択してノードＫに出力する
Ｏそして、このノードにのデータの反転データ、即チＩ
ＩＫ３反転回路６の出力を桁上げ出力データＣとするも
のである。この場合、ノードＪのデータ及び入力データ
Ｙの組合せに対するノードにの出力データ及び桁上げ出
力データＣは第３表の通シとなる０ 第３表 （百はＳの反転データを表わす、以下同様）上記ｓｇ１
表〜第３表をまとめた結果をＩｉ４表に示す。
タＸを用い１データＸが＠ｌ＃の時はノードＨのデータ
の反転データ、即ち箱２反転回路３の出力を選択し、デ
ータＸが”０２の時はノードＨのデータ、即ち第１選択
回路２の出力を選択して和出力Ｓとする。この場合、ノ
ードＨのデータ及び入力データＸの組合せに対する和出
力データＳは第２！！の通シとなる〇第２表 第３選択回路５は、選択１！ＩＪｌｉＬｌ信号としてノ
ードＨのデータの反転データ、即ち第２反転回路３の出
力（これはノードＪの出力データなのでＪと表わす）を
用い、ノードＪが１１１のｗ＃ｊは入力データＹの反転
データ、即ち第１反転回路１の出力を選択し、ノードＪ
が＠０１０時に和出力Ｓを選択してノードＫに出力する
Ｏそして、このノードにのデータの反転データ、即チＩ
ＩＫ３反転回路６の出力を桁上げ出力データＣとするも
のである。この場合、ノードＪのデータ及び入力データ
Ｙの組合せに対するノードにの出力データ及び桁上げ出
力データＣは第３表の通シとなる０ 第３表 （百はＳの反転データを表わす、以下同様）上記ｓｇ１
表〜第３表をまとめた結果をＩｉ４表に示す。
第４表
このようにして、３つの入力データｘ、ｙ、ｚに対して
出力データＳは演算結果の和、出力−−タＣは演算結果
の桁上げ出力となっていることがわかる０なお、データ
として２進化データを取扱い、正論理を用いて匹る。
出力データＳは演算結果の和、出力−−タＣは演算結果
の桁上げ出力となっていることがわかる０なお、データ
として２進化データを取扱い、正論理を用いて匹る。
上記第２図の全加算器を相補型ＭＯ８）ランジスタを用
いて構成した全加算器回路の一例を蒙３図に示す０図に
おいて、ｘｌ 、Ｙｌ 、ｚ、けそれぞれ入力デー！信
号、ＣＩは桁上げ出力データ信号、８１は和出力データ
信号を表わす。まず、ノードＨ１での信号は、入力デー
タ信号Ｙ１あるいはＹｌの反転信号をＰチャネルあるい
はＮチャネルＭＯ８）ランスファゲートに導き、遺叡制
御用ダート信号として入力データ信号ｚ１を用いること
によシ選択的に得られるＯ即ち、第２図に示された第１
選択回路２は、第３図のＰチャネルＭＯ８）ランスファ
？’ ）ＴＰｔとＮチャネルＭＯ８）ランス７アグー
）ＴＮｔによ多構成され、ノードＨ，のデータとしては
、入力信号ｚ１が１１”の時はＮチャネルＭＯ８）ラン
スファｒ−）ＴＮＩが導通して入力信号Ｙ！の反転信号
が選択され、入力信号ｚ１が＠０＃の時Ｆｉｐミルチャ
ネル８ ）ランスフアゲ−）’ｔ”ＰＩが導通して入力
信号Ｙ１が選択される。従って、トランスファ？ −）
ＴＮ、 、 ＴＰ、とそのダート制御信号として入力
信号ｚ１を用いたこの回路構成は、前述の第１選択回路
２と等価であることがわかる。
いて構成した全加算器回路の一例を蒙３図に示す０図に
おいて、ｘｌ 、Ｙｌ 、ｚ、けそれぞれ入力デー！信
号、ＣＩは桁上げ出力データ信号、８１は和出力データ
信号を表わす。まず、ノードＨ１での信号は、入力デー
タ信号Ｙ１あるいはＹｌの反転信号をＰチャネルあるい
はＮチャネルＭＯ８）ランスファゲートに導き、遺叡制
御用ダート信号として入力データ信号ｚ１を用いること
によシ選択的に得られるＯ即ち、第２図に示された第１
選択回路２は、第３図のＰチャネルＭＯ８）ランスファ
？’ ）ＴＰｔとＮチャネルＭＯ８）ランス７アグー
）ＴＮｔによ多構成され、ノードＨ，のデータとしては
、入力信号ｚ１が１１”の時はＮチャネルＭＯ８）ラン
スファｒ−）ＴＮＩが導通して入力信号Ｙ！の反転信号
が選択され、入力信号ｚ１が＠０＃の時Ｆｉｐミルチャ
ネル８ ）ランスフアゲ−）’ｔ”ＰＩが導通して入力
信号Ｙ１が選択される。従って、トランスファ？ −）
ＴＮ、 、 ＴＰ、とそのダート制御信号として入力
信号ｚ１を用いたこの回路構成は、前述の第１選択回路
２と等価であることがわかる。
同様に第２選択回路４は、ＰチャネルＭＯ８）ランスフ
ァｒ−）ＴＰ、とＮチャネルＭＯ８）ランスファゲート
ＴＮ、により構成される０ここでは）入力信号Ｘ１が１
０″の時はノードＨ１での信号が、Ｘ重が＠１＃の時は
ノードＨ１の反転信号ＣノードＪ１の信号）が選択され
て和出力８鳳となる０さらに、第３選択回路５は、Ｐチ
ャネルト２ンスファダート〒ＰｓとＮチャネルトランス
ファｒ−）ＴＮ、によ多構成される０ここでは、ノード
Ｊ１の信号が＠０１の時は和出力信号Ｓ！が、ノードＪ
１の信号が＠ｌ”の時は入力信号Ｙｌの反転信号が選択
される＠なお、ｔａ１〜第１〜反転回路１ 、 Ｊ ＃
６Ｆｉ ０ＭＯ８（：／バー１により構成されている
。従って、第３図の回路は、第２図の全加算器の機能を
実現するものであることがわかる・この第３図の回路例
の場合、１２個の相補型ＭＯＢ ）ランジスタによ）構
成され、素子数が従来に比べて格段に低減化さｆ１集積
度の向上が図れる。
ァｒ−）ＴＰ、とＮチャネルＭＯ８）ランスファゲート
ＴＮ、により構成される０ここでは）入力信号Ｘ１が１
０″の時はノードＨ１での信号が、Ｘ重が＠１＃の時は
ノードＨ１の反転信号ＣノードＪ１の信号）が選択され
て和出力８鳳となる０さらに、第３選択回路５は、Ｐチ
ャネルト２ンスファダート〒ＰｓとＮチャネルトランス
ファｒ−）ＴＮ、によ多構成される０ここでは、ノード
Ｊ１の信号が＠０１の時は和出力信号Ｓ！が、ノードＪ
１の信号が＠ｌ”の時は入力信号Ｙｌの反転信号が選択
される＠なお、ｔａ１〜第１〜反転回路１ 、 Ｊ ＃
６Ｆｉ ０ＭＯ８（：／バー１により構成されている
。従って、第３図の回路は、第２図の全加算器の機能を
実現するものであることがわかる・この第３図の回路例
の場合、１２個の相補型ＭＯＢ ）ランジスタによ）構
成され、素子数が従来に比べて格段に低減化さｆ１集積
度の向上が図れる。
第４図は第２図の１０ツク回路の他の実施例回路を示し
ている＠この回路は、前述した第３図の回路と比べて選
択回路２，４．１の極性が逆となって、その選択制御の
機能が反対となっている。つまり、第１選択回路２は、
ＰチャネルＭＯ８）ランスフアゲ−）ＴＰ４とＮチャネ
ルＭＯ８）ランス７１ダートＴＮ４にて構成され、その
選択制御信号Ｚｓ （入力データＺ、に相当）が＠０”
の時は入力データＹ３の反転データ、即ち第１反転回路
１の出力を選択し、信号ｚｌが″１＃の時は入力データ
ｙｔを選択してノードＨ３に出力する０つまり、第３図
の場合と拡選択制御信号の極性が反対の時に同じ選択制
御を行なう。この場合の入力データＹ濡ｅＺ鵞の組合せ
に対するノードＨ，の出力データは第５表の通シとなる
Ｏ 第５表 同様に選択回路４は、Ｐチャネル＜８ ）ランス７アグ
ー）ＴＰ、とＮチャネルＭＯ８） ランスフアゲ” −
） Ｔ Ｎｍにて構成され、その選択制御信号Ｘｓ （
入力データ信号に相当）が１０１の時はノードＨ３のデ
ータの反転データ、即ちｌＦ２反転回路回路出力を選択
し、信号Ｘ、が″１”の時はノードＨ，のデータ、即ち
選択回路２の出力を選択して和出力Ｂ、とするＯ前述同
様、この選択回路４も第３図の時と選択制御の極性が反
対となっている。この場合、ノードＨ，のデータ及び入
力データＸｓの組合せに射する和出力データＳ、は第６
表の通シとなるＯ ＩＩ！６表 第３選択回路５は、ＮチャネルＭｏｌ ）ランスフチグ
ー）ＴＮ＠とＰチャネル［０８）ランス７フ？−）ＴＰ
＠とで構成され、その選択制側留−１）Ｊ（ノードＨ，
のゲータの反転データに和尚）が＠０”の時は入力デー
タＹ！の反転データ、即ち第１反転回路１の出力を選択
し、信号Ｊ、が＠ｌ”の時は和出力８．を選択してノー
ドＫ。
ている＠この回路は、前述した第３図の回路と比べて選
択回路２，４．１の極性が逆となって、その選択制御の
機能が反対となっている。つまり、第１選択回路２は、
ＰチャネルＭＯ８）ランスフアゲ−）ＴＰ４とＮチャネ
ルＭＯ８）ランス７１ダートＴＮ４にて構成され、その
選択制御信号Ｚｓ （入力データＺ、に相当）が＠０”
の時は入力データＹ３の反転データ、即ち第１反転回路
１の出力を選択し、信号ｚｌが″１＃の時は入力データ
ｙｔを選択してノードＨ３に出力する０つまり、第３図
の場合と拡選択制御信号の極性が反対の時に同じ選択制
御を行なう。この場合の入力データＹ濡ｅＺ鵞の組合せ
に対するノードＨ，の出力データは第５表の通シとなる
Ｏ 第５表 同様に選択回路４は、Ｐチャネル＜８ ）ランス７アグ
ー）ＴＰ、とＮチャネルＭＯ８） ランスフアゲ” −
） Ｔ Ｎｍにて構成され、その選択制御信号Ｘｓ （
入力データ信号に相当）が１０１の時はノードＨ３のデ
ータの反転データ、即ちｌＦ２反転回路回路出力を選択
し、信号Ｘ、が″１”の時はノードＨ，のデータ、即ち
選択回路２の出力を選択して和出力Ｂ、とするＯ前述同
様、この選択回路４も第３図の時と選択制御の極性が反
対となっている。この場合、ノードＨ，のデータ及び入
力データＸｓの組合せに射する和出力データＳ、は第６
表の通シとなるＯ ＩＩ！６表 第３選択回路５は、ＮチャネルＭｏｌ ）ランスフチグ
ー）ＴＮ＠とＰチャネル［０８）ランス７フ？−）ＴＰ
＠とで構成され、その選択制側留−１）Ｊ（ノードＨ，
のゲータの反転データに和尚）が＠０”の時は入力デー
タＹ！の反転データ、即ち第１反転回路１の出力を選択
し、信号Ｊ、が＠ｌ”の時は和出力８．を選択してノー
ドＫ。
に出力する０そして、ノードに、のデータの反転データ
、即ち第３反転回路６の出力を桁上げ出力データＣ２と
する＠この回路６も第３図の時と選択制御の極性が反対
となっている◇この場合、ノードＪ、のデータ及び入力
データＹ３の組合せに対するノードに！の出力データ及
び桁上げ出力デー゛りＣ！は第７表の通シとなる。
、即ち第３反転回路６の出力を桁上げ出力データＣ２と
する＠この回路６も第３図の時と選択制御の極性が反対
となっている◇この場合、ノードＪ、のデータ及び入力
データＹ３の組合せに対するノードに！の出力データ及
び桁上げ出力デー゛りＣ！は第７表の通シとなる。
第７！！
上述した第５表から第７表をまとめた結果を篤８表に示
す。
す。
このようにして、第４図の回路も第３図の回路と同様、
３つの入力ｘ、 、ｙ、 、ｚｌに対して出力データ８
■は演算結果の和、出力ゲータＣ。
３つの入力ｘ、 、ｙ、 、ｚｌに対して出力データ８
■は演算結果の和、出力ゲータＣ。
は演算結果の桁上げ出力となっている。この第４図の回
路の場合にも前述１ｉｉ１１様［１２個の相補型ＭＯ８
）ランジスタにより構成され、素子数を低減して高集積
化を可能としている。
路の場合にも前述１ｉｉ１１様［１２個の相補型ＭＯ８
）ランジスタにより構成され、素子数を低減して高集積
化を可能としている。
第５図は第３図の回路の愛形例を示しており、第３図の
ノードＥｌに対応するノードＫｍＫ１１続されるトラン
スファｒ−ＦＴＰ、、τＮ、が第３図の場合とは異りて
いる。すなわち、第３図のＰチャネルトランスファダー
トＴＰｓＦＣはＮチャネルトランスファ？−）ＴＮ、が
、Ｎチャネルトランスファｆ−）’ｒＮ、にはＰチャネ
ルトランスファｒ−）’ｒｐｙが対応している。さらに
、第３図のトランスファｒ−） ’ｒｐ３．ＴＮ、のダ
ート制御信号としてノードＪ１のデータを用いているの
に対し、第５図のトランス７アダートＴＮ、 。
ノードＥｌに対応するノードＫｍＫ１１続されるトラン
スファｒ−ＦＴＰ、、τＮ、が第３図の場合とは異りて
いる。すなわち、第３図のＰチャネルトランスファダー
トＴＰｓＦＣはＮチャネルトランスファ？−）ＴＮ、が
、Ｎチャネルトランスファｆ−）’ｒＮ、にはＰチャネ
ルトランスファｒ−）’ｒｐｙが対応している。さらに
、第３図のトランスファｒ−） ’ｒｐ３．ＴＮ、のダ
ート制御信号としてノードＪ１のデータを用いているの
に対し、第５図のトランス７アダートＴＮ、 。
↑Ｐγのデート制御信号としてはノーＰＨｓのデータを
用いている・第５図の回路も極性やダート制御信号を考
慮すれば、第３図の実施例と論理的に同等である０ ま念、第６図に示す回路は前記第４図の愛形例であり、
第４図におけるノードＪ１とトランスファダート’ｒｐ
ａ 、 ＴＮ、との接続関係を７−ドＨ４とトランス７
アグー）ＴＮ、、ＴＰ・との接続関係に変更しているが
、ｗｃ４図の回路と１理的に同等である。
用いている・第５図の回路も極性やダート制御信号を考
慮すれば、第３図の実施例と論理的に同等である０ ま念、第６図に示す回路は前記第４図の愛形例であり、
第４図におけるノードＪ１とトランスファダート’ｒｐ
ａ 、 ＴＮ、との接続関係を７−ドＨ４とトランス７
アグー）ＴＮ、、ＴＰ・との接続関係に変更しているが
、ｗｃ４図の回路と１理的に同等である。
第７Ｗ！Ｊは本発明の他の実施例である全加算器の回路
図を示している０ここで、入力データけｘｓ 、ｙ、
ＩＺＩ ％和出力データは８１％桁上げ出力データはＣ
，である０選択回路２．４は１２図と同一であり、＄４
反転回路７＃ｉ：和出力グータ８ｓｔ−反転した反転デ
ータＭ、を出力する回路１第４選択回路８は選択制＠信
号Ｊ、が°ビの時は入力データＹｌを、信号Ｊ、が′″
ｏ２の時は和出力データＳＩの反転データＭ、を選択し
て桁上げ出力Ｃｓとする・これらノードＨ暴。
図を示している０ここで、入力データけｘｓ 、ｙ、
ＩＺＩ ％和出力データは８１％桁上げ出力データはＣ
，である０選択回路２．４は１２図と同一であり、＄４
反転回路７＃ｉ：和出力グータ８ｓｔ−反転した反転デ
ータＭ、を出力する回路１第４選択回路８は選択制＠信
号Ｊ、が°ビの時は入力データＹｌを、信号Ｊ、が′″
ｏ２の時は和出力データＳＩの反転データＭ、を選択し
て桁上げ出力Ｃｓとする・これらノードＨ暴。
ノードＪ蓼 、和出力８ｊ等の組合せの関係はそれぞれ
前述し九＃１１！、第２Ｉ！に表わされたノード■、ノ
ードＪ、和出力Ｓに対応し、出力データＳ、は演算結果
の和出力である。また、桁上げ出力Ｃ１ｔｉｌ！９表の
通〕である。
前述し九＃１１！、第２Ｉ！に表わされたノード■、ノ
ードＪ、和出力Ｓに対応し、出力データＳ、は演算結果
の和出力である。また、桁上げ出力Ｃ１ｔｉｌ！９表の
通〕である。
第９１！
この第９５１は前記第３景と同等であり、第７図の回路
が全加算器としで機能することがわかる。
が全加算器としで機能することがわかる。
ここで、前記Ｗ、７図の選択回路８の入力データとして
入力データＹ１の代シに入力デー！為を用いた場合も全
加算器となることを説明する。
入力データＹ１の代シに入力デー！為を用いた場合も全
加算器となることを説明する。
まず、蒙９表に相当する第１０表は以下の通りとなる。
第１０表
ノードＨｓ 、ノードＪ、 、、和出力ＳＩ＋は前述し
たように第１！！ 、１１．２表に対応しているので、
入力データＸ＠ ＃Ｙｌ ｅＺ＠が変化し九場合は下記
に示す躯１１表のようになる。（これは第１表。
たように第１！！ 、１１．２表に対応しているので、
入力データＸ＠ ＃Ｙｌ ｅＺ＠が変化し九場合は下記
に示す躯１１表のようになる。（これは第１表。
第２表に相当するものと第１θ表の組合せにより得られ
る） 上記第１１表かられかるように、選択回路Ｉの入力デー
タＹＩに代えてλカデータｚｓとしても全加算器として
動作する。
る） 上記第１１表かられかるように、選択回路Ｉの入力デー
タＹＩに代えてλカデータｚｓとしても全加算器として
動作する。
上述し九第７ＷＪの全加算器及びその変形例に対応した
相補型ＭＯ５）ランゾスタで構成しえ全加算器の具体的
回路例を第８図〜蒙１５図に示す。第８図は第７５！Ｉ
ＩＫ対応しておル、第９図は第８図に比べて第４選択回
路８に対する入力データＹ６の代）に入力データ２γを
用いている。
相補型ＭＯ５）ランゾスタで構成しえ全加算器の具体的
回路例を第８図〜蒙１５図に示す。第８図は第７５！Ｉ
ＩＫ対応しておル、第９図は第８図に比べて第４選択回
路８に対する入力データＹ６の代）に入力データ２γを
用いている。
第１０図の回路は蒙８図に比べて第４選択回路８のトラ
ンジスタ極性が異なるのと、そのｙ −ト制御信号とし
てノー１／Ｊ、のデータの代シにノードＨ・のデータを
用いている。さらに、第１１図は第９図に比べてｌ１ｉ
４選択回路８のトランジスタ極性が異なるのと、そのダ
ート制御信号としてノードＪγの代シにノードＨ９のデ
ータを用いている０第１２図は第８図に比べて第１、詔
２．第３選択＠絡２ｍ４＊８のトランジスタ極性が異な
りておシ、第１３図は第９図に比べて第１ 、［２、第
３選択回路１．４．１１のトランジスタ極性が異なって
いる。第１４図は第１０図に比べて第１．第２．第３選
択回路１．４．−８のトランジスタ極性が異なってシシ
、第１５図ｄｌｌｌ１図に比ヘテＩＥ１ 、ｌ１ｉ２
、第３選択回路２．４．１１のトランジスタ極性が異っ
ている・ 第１６図は本発明の全加算器を適用した並列加算回路を
示しているｏｎビットの並列加算回路において、各ピッ
トの２つの入力データをＡｊ、Ｂｊ（ここでｊはビット
に対応した数で０〜ｍ−１とする）、下位からの桁上げ
入力データをＣ１１和出力データを町、桁上げ出力デー
タをＣ７ｌと置く・つまυ、本発明の全加算器を並列に
配置し、下位の全加算器の桁上げ出力データを１つ上位
の全加算器の桁上げ入力データとして入力させる。それ
ぞれの全加算器は、ビット毎の２入力データを残ル０２
人カデータとして全加算動作を行なって桁上げ出力デー
タと和出力データを出力する・ここで、前記第３図〜第
６図および館８図〜第１５図に示された全加算器におい
て、入力信号Ｘ、 、Ｙ、 、Ｚ、 （１！ １〜４．
６〜１３）として、入力データムｊ、Ｂｊ、Ｃｊの割付
は方はビット毎に全く自由であるＯこのことは出力デー
タＳ、、Ｃ，は入力データＸ、Ｙ。
ンジスタ極性が異なるのと、そのｙ −ト制御信号とし
てノー１／Ｊ、のデータの代シにノードＨ・のデータを
用いている。さらに、第１１図は第９図に比べてｌ１ｉ
４選択回路８のトランジスタ極性が異なるのと、そのダ
ート制御信号としてノードＪγの代シにノードＨ９のデ
ータを用いている０第１２図は第８図に比べて第１、詔
２．第３選択＠絡２ｍ４＊８のトランジスタ極性が異な
りておシ、第１３図は第９図に比べて第１ 、［２、第
３選択回路１．４．１１のトランジスタ極性が異なって
いる。第１４図は第１０図に比べて第１．第２．第３選
択回路１．４．−８のトランジスタ極性が異なってシシ
、第１５図ｄｌｌｌ１図に比ヘテＩＥ１ 、ｌ１ｉ２
、第３選択回路２．４．１１のトランジスタ極性が異っ
ている・ 第１６図は本発明の全加算器を適用した並列加算回路を
示しているｏｎビットの並列加算回路において、各ピッ
トの２つの入力データをＡｊ、Ｂｊ（ここでｊはビット
に対応した数で０〜ｍ−１とする）、下位からの桁上げ
入力データをＣ１１和出力データを町、桁上げ出力デー
タをＣ７ｌと置く・つまυ、本発明の全加算器を並列に
配置し、下位の全加算器の桁上げ出力データを１つ上位
の全加算器の桁上げ入力データとして入力させる。それ
ぞれの全加算器は、ビット毎の２入力データを残ル０２
人カデータとして全加算動作を行なって桁上げ出力デー
タと和出力データを出力する・ここで、前記第３図〜第
６図および館８図〜第１５図に示された全加算器におい
て、入力信号Ｘ、 、Ｙ、 、Ｚ、 （１！ １〜４．
６〜１３）として、入力データムｊ、Ｂｊ、Ｃｊの割付
は方はビット毎に全く自由であるＯこのことは出力デー
タＳ、、Ｃ，は入力データＸ、Ｙ。
２に対して対称となっていることによる。従って、それ
ぞれの全加算器における入力信号Ｘ１（１＝１〜４，６
〜１３）に各ビ、）の桁上げ入力データ弓を割付けるこ
とによシ高速化が可能となる。何故なら、各ビットの２
つの入力データは並列データとして予じめ与えられ、下
位の全加算器よシ求まる結果による桁上げ入力データが
並列加算間の動作速度の重要な要因となるが、それぞれ
の全加算器における第２選択回路の制御用の入力信号Ｘ
ｌに桁上げ入力データを割付けることによ）高速化が図
れるためである。また、この全加算器を並列乗算器の細
胞として用いる場合は他の細胞からの和出力Ｓｌを入力
信号Ｙｉに割付けることが推奨されるＯしかし、これら
推奨例のデータ割付は以外に前述したように自由な割付
けが可能であるＯ発明の詳細 な説明したように本発明によれば、第１〜第３の反転回
路と第１〜ＩＩ３選択回路とを適当に組合せ、少数の相
補型ＭＯ８）ランジスタで構成するに好適な回路構成と
しているので、素子数の大幅な減少と高集積化が図れる
全加算器を提供できる＠
ぞれの全加算器における入力信号Ｘ１（１＝１〜４，６
〜１３）に各ビ、）の桁上げ入力データ弓を割付けるこ
とによシ高速化が可能となる。何故なら、各ビットの２
つの入力データは並列データとして予じめ与えられ、下
位の全加算器よシ求まる結果による桁上げ入力データが
並列加算間の動作速度の重要な要因となるが、それぞれ
の全加算器における第２選択回路の制御用の入力信号Ｘ
ｌに桁上げ入力データを割付けることによ）高速化が図
れるためである。また、この全加算器を並列乗算器の細
胞として用いる場合は他の細胞からの和出力Ｓｌを入力
信号Ｙｉに割付けることが推奨されるＯしかし、これら
推奨例のデータ割付は以外に前述したように自由な割付
けが可能であるＯ発明の詳細 な説明したように本発明によれば、第１〜第３の反転回
路と第１〜ＩＩ３選択回路とを適当に組合せ、少数の相
補型ＭＯ８）ランジスタで構成するに好適な回路構成と
しているので、素子数の大幅な減少と高集積化が図れる
全加算器を提供できる＠
第１図は従来の相補型トランジスタで構成し九全加算器
の構成図、第２図は本発明の一実施例に係る全加算器の
！ロック回路図、第３図乃至第６図はそれぞれ第２図の
プロ、り回路およびその贅形例に対応する具体的回路構
成図、第７図は本発明の他の実施例に係る全加算器の！
ロック回路図、＊８図乃至第１５図はそれぞれ第７図の
ブロック回路およびその変形例に対応する具体的回路構
成図、ｊｌ！１６ＷＪは本発明の応用例に係る並列加算
回路の構成図である０１・・・第１反転回路、２・・・
第１選択回路、３・・・第２反転回路、４・・・第２選
択回路、５・・・第３反転回路、Ｃ・・・第３選ｉｐ回
路、７・・・第４選択回路、８・・・第４反転回路、Ｔ
Ｎ１〜ＴＮ、・・・ＮチャネルＭＯ８）ランジスタ、Ｔ
ＰＩ〜ＴＰ−・・・ＰチャネルＭＯ８） ？ ／ゾスタ
、Ｘｓ 、Ｙｓ 、Ｚｌ（ｔｇ＝ｔ 〜４．６〜１３）
・・・入力、Ｓビ・・和出力、ＣＩ・・・桁上げ出力、
Ａｊ、Ｂｊ・・・ピット毎入カデームＣ５＋＋＋下位か
らの桁上げ入力デー！、Ｃ１・・・桁上げ出力データ、
ｓｆｆ・・・和出力データＯ 出願人代理人−弁理士 鈴 江 武 彦第１４図 第１５図 第１６図
の構成図、第２図は本発明の一実施例に係る全加算器の
！ロック回路図、第３図乃至第６図はそれぞれ第２図の
プロ、り回路およびその贅形例に対応する具体的回路構
成図、第７図は本発明の他の実施例に係る全加算器の！
ロック回路図、＊８図乃至第１５図はそれぞれ第７図の
ブロック回路およびその変形例に対応する具体的回路構
成図、ｊｌ！１６ＷＪは本発明の応用例に係る並列加算
回路の構成図である０１・・・第１反転回路、２・・・
第１選択回路、３・・・第２反転回路、４・・・第２選
択回路、５・・・第３反転回路、Ｃ・・・第３選ｉｐ回
路、７・・・第４選択回路、８・・・第４反転回路、Ｔ
Ｎ１〜ＴＮ、・・・ＮチャネルＭＯ８）ランジスタ、Ｔ
ＰＩ〜ＴＰ−・・・ＰチャネルＭＯ８） ？ ／ゾスタ
、Ｘｓ 、Ｙｓ 、Ｚｌ（ｔｇ＝ｔ 〜４．６〜１３）
・・・入力、Ｓビ・・和出力、ＣＩ・・・桁上げ出力、
Ａｊ、Ｂｊ・・・ピット毎入カデームＣ５＋＋＋下位か
らの桁上げ入力デー！、Ｃ１・・・桁上げ出力データ、
ｓｆｆ・・・和出力データＯ 出願人代理人−弁理士 鈴 江 武 彦第１４図 第１５図 第１６図
Claims (1)
- 【特許請求の範囲】 （１）第１〜第３の入力データを加算演算して桁上げ出
力と和出力とを得る全加算器において、前記第１の入力
データを反転する第１反転回路と、この＃１反転回路の
出力と上記！１の入力データとのいずれかを選択する第
１選択回路と−この第１選択回路の出力を反転する算２
反転回路と、このｗ２反転回路の出力と上記ツ１選択回
路の出力とのいずれかを？？して和出力を得るｖ２選択
回路と、この第２選択回路の出力と第１ｉ尺転回路の出
力とのいずれかを選択する卯３選択回路と、この菜３選
択回路の出力を反転するｗ３反転回路とを具備し、前記
第１選択回路の選択制御信号としてｖ２の入力データを
、印２選択回路の選択制御信号として第３の入力データ
を、卯３選択回路の選択制御信号として第２反転Ｎ路の
出力データあるいは蒙１選択回路の出力データをそれぞ
れ用い、上記ｖ−２選択回路の出力を和出力データとし
、上記ＩＩ３反転回路の出力を桁上げ出力データとする
ことを特徴とする全加算器０ （２）前記第１選択回路はその選択制御信号が１１ｍの
時は第１反転回路の出力データを〜＃Ｉ２反転回路の出
力データを、′″０”の時は卯１選択回路の出力を選択
し、前記第３選択回路はその選択制御信号がｗＬ２反転
回路の出力であってこの信号が″１”の時は蒙１反転回
路の出力データを、″０”の時ｉｊ第２選択回路の出力
を選択し、前記第３反転回路ｔｉか３基部回路の出力を
反転して桁上げ出。力を得ることを特徴とする特許請求
の範囲１１項記載の全加算器０（３）前記＄１選択回路
はその選択制御信号がｍＯ”の時は＃１反転回路の出力
データを、′″１２の時は第１人力データを選択し、前
配躯２選択回路はその選択制御信号が“０”の時は第２
反転回路の出力データを、＠１”の時は第１選択回路の
出力を選択し、前記第３選択回路はその選択制御信号が
第２反転回路の出力であってその信号が＠０”の時は第
１反転回路の出力データを、′ｌ”の時は第２選択回路
の出力を選択し、前記第３反転回路は第３選択回路の出
力を反転して桁上げ出力を得ることを特徴とする特許請
求の範囲第１項記載の全加算器＠（４）前記第１〜第３
反転回路はそれぞれ各１個のＰチャネルＭＯ８）ランジ
スタとＮチャネルＭＯ８）ランノスメとからなる相補型
ＭＯ８）ランジスタにて構成され、前記第１〜第３選択
回路はそれぞれ各１個のＰチャネルＭＤ８ ）ランスフ
アゲ−）とＮチャネルＭＯ８）ランス７アダートとから
なる相補型ｙＤＳトランジスタにて構成され、これら各
選択回路の２個のＭＯ８トランスファゲートの制御ダー
トに前記各選択制御信号を′Ｊ＃続し、ＰチャネルＭＯ
８）ランスファｆｆ−）の入力として制御信号が＠０”
の時に選択されるべきデータ線を接続し、ＮチャネルＭ
Ｏ８）ランス７アダートの入力として制御信号がｍ１＃
の時に選択されるべきデータ線を１＃続し、上記両トラ
ンスファ？−）の出力儒を結線して各選択回路の出力と
し、１２個の相補型ＭＯ８）ランジスタを用いて構成さ
れてなることを特徴とする特許請求の範囲第２項及び第
３項のいずれかに１軟の全加算器。 （６）前記第１〜第３の入力データのうち桁上げ入力が
第２選択回路の選択制御信号入力となシ、並列加算回路
に供されることを特徴とする特許請求の範囲第１項記載
の全加算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194768A JPS5896347A (ja) | 1981-12-03 | 1981-12-03 | 全加算器 |
| DE8282108974T DE3279313D1 (en) | 1981-12-03 | 1982-09-28 | Full adder and operation circuit including a plurality of full adders |
| EP82108974A EP0081052B1 (en) | 1981-12-03 | 1982-09-28 | Full adder and operation circuit including a plurality of full adders |
| US06/428,033 US4592007A (en) | 1981-12-03 | 1982-09-29 | Full adder using complementary MOSFETs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194768A JPS5896347A (ja) | 1981-12-03 | 1981-12-03 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896347A true JPS5896347A (ja) | 1983-06-08 |
| JPS6224815B2 JPS6224815B2 (ja) | 1987-05-30 |
Family
ID=16329911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194768A Granted JPS5896347A (ja) | 1981-12-03 | 1981-12-03 | 全加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4592007A (ja) |
| EP (1) | EP0081052B1 (ja) |
| JP (1) | JPS5896347A (ja) |
| DE (1) | DE3279313D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
| ATE85852T1 (de) * | 1985-09-30 | 1993-03-15 | Siemens Ag | Addierzelle fuer carry-ripple-addierer in cmostechnik. |
| EP0224656B1 (de) * | 1985-09-30 | 1992-12-30 | Siemens Aktiengesellschaft | Mehrstelliger Carry-Ripple-Addierer in CMOS-Technik mit zwei Typen von Addiererzellen |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| US5138959A (en) * | 1988-09-15 | 1992-08-18 | Prabhakar Kulkarni | Method for treatment of hazardous waste in absence of oxygen |
| FR2716759B1 (fr) * | 1994-02-28 | 1996-04-05 | Sgs Thomson Microelectronics | Etage de formatage d'opérandes optimisé. |
| US5875124A (en) * | 1995-02-22 | 1999-02-23 | Texas Instruments Japan Ltd. | Full adder circuit |
| US5719528A (en) * | 1996-04-23 | 1998-02-17 | Phonak Ag | Hearing aid device |
| US6356112B1 (en) | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| GB2396718B (en) * | 2002-12-23 | 2005-07-13 | Arithmatica Ltd | A logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| WO2004104820A2 (en) * | 2003-05-23 | 2004-12-02 | Arithmatica Limited | A sum bit generation circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3602705A (en) * | 1970-03-25 | 1971-08-31 | Westinghouse Electric Corp | Binary full adder circuit |
| US3767906A (en) * | 1972-01-21 | 1973-10-23 | Rca Corp | Multifunction full adder |
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| US4054788A (en) * | 1976-06-04 | 1977-10-18 | Hewlett-Packard Company | Modular binary half-adder |
| US4254471A (en) * | 1978-04-25 | 1981-03-03 | International Computers Limited | Binary adder circuit |
| US4463439A (en) * | 1982-05-17 | 1984-07-31 | International Business Machines Corporation | Sum and carry outputs with shared subfunctions |
-
1981
- 1981-12-03 JP JP56194768A patent/JPS5896347A/ja active Granted
-
1982
- 1982-09-28 DE DE8282108974T patent/DE3279313D1/de not_active Expired
- 1982-09-28 EP EP82108974A patent/EP0081052B1/en not_active Expired
- 1982-09-29 US US06/428,033 patent/US4592007A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3279313D1 (en) | 1989-02-02 |
| EP0081052B1 (en) | 1988-12-28 |
| EP0081052A3 (en) | 1986-02-05 |
| JPS6224815B2 (ja) | 1987-05-30 |
| US4592007A (en) | 1986-05-27 |
| EP0081052A2 (en) | 1983-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5896347A (ja) | 全加算器 | |
| US5808483A (en) | Logic circuit utilizing pass transistors and logic gate | |
| US6188240B1 (en) | Programmable function block | |
| JPS59139447A (ja) | 全加算器 | |
| US7298171B2 (en) | Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices | |
| JPS5841533B2 (ja) | ゼンカゲンサンカイロ | |
| TWI391946B (zh) | 內容可定址記憶體 | |
| US4866658A (en) | High speed full adder | |
| US20200065065A1 (en) | Full adder circuits with reduced delay | |
| US5732008A (en) | Low-power high performance adder | |
| CN115454378B (zh) | 一种查找表电路 | |
| JPH01166128A (ja) | キャリィルックアヘッド回路 | |
| JPH042008B2 (ja) | ||
| US4675838A (en) | Conditional-carry adder for multibit digital computer | |
| JPH01226028A (ja) | 和および桁上げ部分を有する加算器セル | |
| JPS61110236A (ja) | マルチビツト・デイジタル加算器 | |
| Mishra et al. | Study and Implementation of Low Power Decoder using DVL and TGL Logic | |
| Raut et al. | Design of Low power 2-4 mixed-logic line decoders with clock based technique | |
| JPS60167523A (ja) | 低電力ｃｍｏｓ集積回路 | |
| KR100278992B1 (ko) | 전가산기 | |
| JPH03252995A (ja) | Ｒｏｍ回路 | |
| Prasanna et al. | Design of Low-Power High-Performance 2-4 and 4-16 Mixed-Logic Line Decoders | |
| KR950009684B1 (ko) | 전가산기 | |
| JPS6275840A (ja) | 桁上げ選択加算器 | |
| JPH0738420A (ja) | 多値論理回路 |