JP2006507743A - パルス幅変調型ノイズシェーパ - Google Patents
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Abstract
電力段(260)からのフィードバックを使用する、パルス幅変調型ノイズシェーパ(410)が記載されている。前記パルス幅変調された信号の形成は、電力段(260)の出力からのフィードバックを使用するデジタルノイズシェーパ(410)を適用することによって、なされる。従って、電力段(260)によって作成されるいかなるエラーも、自動的に訂正される。
Description
本発明は、パルス幅変調型ノイズシェーパに関する。前記のようなノイズシェーパは、例えば、オーディオ装置のデジタルアンプにおいて、スピーカシステムを駆動するのに使用されることができる。
図1Aは、従来型の従来技術の装置を模式的に示しているブロック図である。このような従来型のデジタルオーディオアンプは、典型的には、z領域において動作するノイズシェーパ10を有し、該ノイズシェーパ10には、再生されるべき最高周波数よりも数倍高いPWM繰り返し率で一様に、サンプリングする種類のパルス幅変調(PMW)回路20が後続している。デジタル信号Sinは、加算器11の入力部において受け取られ、該加算器11の出力部は、量子化器12の入力部に結合されており、該量子化器12は、前記PWM信号のエッジが、所定時においてのみ発生することができるという事実により近似を表す。コンパレータ13は、量子化器12の入力信号と出力信号とを比較し、いかなる偏移又はエラーεも、有限インパルス応答(FIR)フィルタ14の入力部に結合され、該有限インパルス応答フィルタの出力部は、遅延素子15を介して加算器11に結合され、該遅延素子15は、加算器11が先行の計算サイクルに対応しているフィードバック信号SFBを受け取るように、フィードバック信号を十分に遅延させる。従って、量子化器12によって生じるいかなるエラーも、ノイズシェーパ10のフィードバック経路16によって、訂正される。量子化器12の出力信号Snsは、PWM回路20に供給され、該PWM回路20は、出力信号Soutを供給する。
この場合、ノイズシェーパ10の、全体的なノイズ伝達関数NTFは、式(1)によって表されることができる。
ここで、H(z)は、z領域におけるフィルタ14の伝達関数を表している。
この場合、ノイズシェーパ10の、全体的なノイズ伝達関数NTFは、式(1)によって表されることができる。
この従来技術の設計の問題は、前記PWM回路が非線形特性を有しており、この非線形特性は、良好な歪みの仕様及び良好なノイズの仕様を実現することが望まれている場合には、補償される必要があることにある。この従来技術の設計の更なる問題は、後続のD級電力段におけるエラーが、訂正されないことにある。
前記PWM回路の非線形性を補償する1つの従来技術の取り組み方が、図1Bに示されている。この場合、エラー補償回路17が、ノイズシェーパ10に前置される。エラー補償回路17は、PWM回路20によって生じる前記歪みのモデルを含んでおり、ノイズシェーピングの前に訂正手段を導入している。
この従来技術の設計の不利な点は、ノイズ復調が、前記PWM回路における相互変調の結果として生じることである。興味のある帯域より上の帯域(例えば、音声帯域より上の帯域)は、ノイズシェープされた量子化ノイズの連続帯域を含む。PWM繰り返し率fSW、並びに/又は前記ノイズの2つの周波数成分f1及びf2のいずれかが、結合して相互変調周波数fP=|n・f1+m・f2+p・fSW|を形成し得る。ここで、n、m、pは、正及び/又は負の整数であって、周波数fPは、前記興味のある帯域内に落ちる。このことは、適用されることができるノイズシェーピングの量を制限し、従って、実用上得られることができる信号対ノイズ比を制限する。
前記PWM回路の非線形性を補償する、他の従来技術の取り組み方が、図1C内に示されている。この場合、エラー補償回路18が、ノイズシェーパ10の内側において、量子化器12の出力部に配されている。エラー補償回路18は、PWM回路20によって生じる前記歪みの低周波数部分のモデルを含んでおり、前記ノイズシェーパの出力信号Snsを、コンパレータ13へフィードバックする前に、訂正手段を導入している。この配置によって、PWM回路20の、前記歪み及び前記相互変調の特性が、考慮に入れられることができ、高次のノイズシェーパの使用を可能にする。
この取り組み方の例は、例えば、米国特許第US−A−5,548,286号明細書に記載されている。
この従来技術の設計の不利な点は、前記モデルが高度に複雑であることである。
図1B及び1Cの前記従来技術の取り組み方に共通する不利な点は、これらは、ある程度まで、前記PWM処理の非線形性による予測可能なエラーの補償をすることができるのみである一方で、これらのエラーが、本質的に予測不可能である場合に、後続のD級電力段において生じるエラーを補償することができないことにある。
本発明の目的は、前記ノイズシェーパに結合されている後続段におけるエラーを減少することができるPWMノイズシェーパを提供することにある。
本発明は、添付した独立請求項によって規定される。添付した従属請求項は、有利な実施例を規定している。
前記パルス幅変調回路を、前記フィードバックループ内に組み込むことによって、この回路によって生じるエラーが補償される。実施例において、前記電力段も前記フィードバックループ内に含まれる。
従来技術のノイズシェーパの設計において、前記PWM回路の出力信号Soutを受け取る電力出力段が配されることができる。前記電力出力段は、本質的に予測不可能であるエラーを生じ得る。上述したように、従来技術のノイズシェーパは、このようなエラーを補償することができない。本発明による実施例によれば、前記ノイズシェーパのフィードバック経路は、この電力出力段の前記出力信号、又はここから得られる信号を、自身の入力信号とする。
米国特許第US−5,898,340号明細書には、一般論として、デジタル処理ユニットを有するD級アンプであって、該デジタル処理ユニットが、出力スイッチ用に訂正されたPWM駆動信号を供給するように、前記出力電圧から得られる信号を処理する、D級アンプが記載されている。しかしながら、この明細書には、前記デジタル処理ユニットがどのように動作するかは記載されていないことに留意されたい。
欧州特許第EP−1.104.094号明細書には、D級アンプ用の制御システムであって、スイッチング出力信号が、アナログからデジタルに変換され、前記制御システムの入力にフィードバックされる、制御システムが記載されていることに、更に留意されたい。しかしながら、A/D変換の前に、前記信号は、前記興味のある周波数帯域の帯域幅に、常にフィルタリングされる。前記のようなフィルタの動作は、遅延を発生し、このフィルタの通過帯域の高周波数部分における効率的なエラー訂正を妨害する。更に、このシステムは、制御ループのような別個のセクションを有しており、該制御ループは、ノイズシェープパルス変調器を駆動し、該ノイズシェープパルス変調器は、前記電力段を制御する。前記のような設計において、前記変調器からの前記量子化ノイズは、該変調器自体のループ利得と、「外部制御ループ」の利得とによって減少されるのに対し、電力段のエラーは、前記外部制御ループの前記利得によってのみ減少される。対照的に、本発明の実施例は、パルス変調に対するノイズシェーパの役割と、前記出力段のエラーに対する制御ループの役割とを果たす、ただ1つの単一ループを使用している。
本発明によるパルス幅変調型ノイズシェーパは、例えば、D級オーディオアンプのような、電子装置において利用されることができる。これは、費用効果的で低電力消費であるD級アンプの使用を可能にすると同時に、優れた性能を実現する。
本発明の、これら及び他の見地、フィーチャ及び利点は、以下の本発明によるPWMノイズシェーパの実施例の例の記載によって、添付図面を参照して、更に説明される。前記図面において、同一の符号は、同様又は類似の部分を示している。
本発明によるPWMノイズシェーパの設計が、図2−3を参照して説明される。図2Aは、ノイズシェーパ110を示している。このノイズシェーパ110は、加算器11と、量子化器12と、遅延素子15を含むフィードバック経路116とを有する。このノイズシェーパ110を、図1Aのノイズシェーパ10と比較すると、コンパレータ13及びフィルタ14が省かれており、前記フィードバック経路116は、ノイズシェープされた出力信号Snsから得られるフィードバック信号SFBを、遅延素子15を介して入力加算器11にフィードバックしていることが、直ちに明らかになるであろう。加算器11の入力において受け取られるデジタル信号Sinのサンプリング周波数は、アップサンプリングフィルタ又はサンプリングレートコンバータ(図示略)によって、PWM繰り返し率に等しくされる。
更に、ノイズシェーパ110は、加算器11の出力部と量子化器12の入力部との間に結合された無限インパルス応答(IIR)フィルタ130を有する。このフィルタ130は、以下の式(2)が満たされる場合に、ノイズシェーパ110のノイズ伝達関数が図1Aのノイズシェーパ10のノイズ伝達関数NTFに類似するように、設計されることができる。
ここで、K(z)は、IIRフィルタ130の伝達関数を表している。
入力信号Sinの出力信号Snsに対する伝達関数は、もはや、図1Aに示されているような従来技術のノイズシェーパと一致しないが、前記信号フィードバックループ内のフィルタ130によって影響を受けることに、留意されたい。当業者にとって明らかであるように、これを訂正するのに、訂正回路を、ノイズシェーパ110の入力部に前置することができる(簡潔さのために、図2内には示していない)。
IIRフィルタ130は、低域通過特性と長いインパルス応答とを有している。IIRフィルタ130を、PWM繰り返し率fswよりも高いサンプリングレートにおいて動作させることも可能である。
適応IIRフィルタであって、実質的に、上述のフィルタとほぼ同一の絶対周波数応答及びインパルス応答を有するが、PWM繰り返し率fswよりも高いサンプリング周波数において動作する、適応IIRフィルタを実現することが可能である。当業者にとって明らかであるように、これは、PWM繰り返し率fswよりもr倍高い周波数において動作するので、「整合z」変換と呼ばれ、前記適応IIRフィルタの極及び零点は、元のフィルタの極及び零点を、1/r乗に上昇させることによって発見される。当業者にとって明らかであるように、利得補正は、DC利得を同一に保持するように、設定されることができる。
ノイズシェーパにおいて、(図1Aの回路20のような)PWM回路は、ノイズシェーパ110の出力部に配されるであろう。前記PWM回路は、PWM出力サンプルを、PWM繰り返し率fswと呼ばれるレートにおいて発生することができる。
例えば、6ビットが、前記出力サンプルのパルス幅を符号化するのに使用されている場合、26=64個の異なるパルス幅が、前記PWM回路によって発生されることができる。これは、PWM繰り返し率fswの64倍のクロック周波数fckを使用することによって行われることができる。0〜64個のクロック期間のパルス幅を選択することによって、所望の数の、異なるパルス幅が、このPWM回路によって発生されることができる。前記のようなPWM回路は、図2Aの量子化器12の役割も果たし、この場合には、別個の量子化器は必要ではない。
IIRフィルタ130を、PWM繰り返し率fswよりも高いサンプリングレートにおいて動作させることが可能であるので、IIRフィルタ130の動作周波数を、前記PWM回路のクロック周波数fckに等しくなるように選択することができ、PWM回路220を、前記ノイズシェーパの前記フィードバックループ内に置くことによって、前記ノイズシェーパを有するPWM回路を含むことができる。重要な利点は、前記ノイズシェーパのフィードバック経路116は、従来技術における場合のようにエラー信号ではなく、PWM回路の出力信号Soutをフィードバックすることである。本発明のこの実施例は図2Bに示されており、これは、本発明のパルス幅変調型ノイズシェーパ(PWMNS)210の実施例を模式的に示している。この実施例において、加算器11にフィードバックされる出力信号Soutは、パルス幅変調された信号の形態のデジタル信号である。この信号は、加算器11における加算を実行するために、デジタル信号Sinと同一のデジタル形式に、容易に変換されることができる。従来技術のノイズシェーパの設計よりも、ほとんど複雑ではない設計を有すると共に、このPWMNS210は、今や、PWMを有さないノイズシェーパ内に理論的に得られる最大の信号対ノイズ比SNRを達成することができるので、特にSNRに関して、いかなる従来技術の設計よりも非常に優れた性能を有する。
PWM回路220の隣に、前記電力段、例えば、D級オーディオ電力段260も、図2Cに示されているようにPWMNS410のフィードバックループ内に含まれることができる。前記電力段は、例えば、LCフィルタである出力フィルタを含む。前記出力フィルタは、前記電力段内で増幅された前記パルス幅変調された信号を取り込み、アナログ出力信号Soutを前記PWMノイズシェーパの出力端子に生じる。
図1Aに示されているような従来技術の設計において、電力段260の出力からフィードバックを得ることは、サンプリングレートにおける前記フィードバック信号を、PWM繰り返し率fswに等しく変換する必要性を含み、これは、長い遅延時間を含む。更に詳細には、前記フィードバックループ内に何らかのアナログ/デジタルコンバータ(ADC)が、PWM繰り返し率fswにおいて動作するのに必要であろう。このADCのナイキスト帯域の外側のいかなる周波数成分も、A/D変換の前に、除去されなくてはならない。さもなければ、これらの成分の一部は、興味のある帯域内に折り返し(alias back)得る。代替的には、前記ADCが高いサンプリングレートにおいて動作する場合、この出力信号のPWM繰り返し率fswのサンプリングレートへの後続変換が、PWM繰り返し率fswによって許可されているナイキスト帯域の外側のあらゆる周波数成分の除去を、再び、要する。前記のような除去は、いくつかのサンプルの長い遅延を生じ、効率的で安定なループの合成を、不可能にする。上述のことを考慮に入れていない、いかなる従来技術の提案も、信頼性のある動作をする装置を得ることはできない。
本発明の実施例におけるPWMNS410の場合、この不利な点は、存在しない。前記フィードバック経路の前記サンプリングレートが、前記PWM回路のクロック周波数fckと同一である事実のおかげで、アナログ領域からデジタル領域への必要な変換は、図2Cに示されているように、アナログノイズシェーパと比較的簡潔なA/Dコンバータとによって得られることができ、該変換の分解能は3ビットよりも高い必要はない。特に、フィードバック経路266は、一般的なオーディオADCと同様に実施されることができ、特にこれらの全ては、今日、デルタシグマコンバータとして設計されている。
フィードバック経路266において、アナログ加算器240は、フィードバック経路266の入力を構成する非反転入力部241を有する。アナログフィルタ244は、加算器240からの出力信号を受け取る。アナログ/デジタルコンバータ(ADC)245は、フィルタ244からの出力信号を受け取る。ADC245は、図2CのPWMNS410内の入力加算器11への入力信号として使用されるべきフィードバック信号を、供給する。デジタル/アナログ(D/A)コンバータ246を介して、ADC245の出力信号は、加算器240の第2非反転入力部242にフィードバックされる。D/Aコンバータ246も、ADC245の分解能に等しい3ビットの分解能を有する必要があるのみである。
ADC245は、高い分解能を必要としない。しかしながら、基本的に、前記分解能は、2ビットしかなくても良いが、3ビットの分解能が好ましい。高い分解能(例えば、4ビット)は、可能であるが、必要ではない。興味のある前記帯域内のノイズ、即ち精度は、高次のループフィルタ244を選択することによって、改善されることができるのに対し、3ビットADCの(前記ループフィルタの分解能によって決定される)外側帯域のノイズは、PWMNS410の性能に影響を与えないように十分低いものであることがわかっていることに留意されたい。
ADC245の性能に対して、厳密な必要条件は、課されていない。オーディオ装置における利用の場合、音声帯域における性能のみが、興味の対象である。従って、フィードバック経路266のノイズレベルが、前記音声帯域において優れていれば、十分である。
フィードバック経路266は、好ましくは、PWM回路220のクロック周波数fckにおいてサンプリングするように動作される。低い周波数も可能であるが、ループフィルタ244に課される必要条件が、更に厳しくなる。更に、加算器240と、フィルタ244と、ADC245と、D/Aコンバータ246とによって構成されるデルタシグマ アナログ/デジタルコンバータは、2次のデルタシグマ アナログ/デジタルコンバータであるように設計される。当業者によって簡単に満たされることのできるこれらの必要条件は、音声帯域における120dBのダイナミックレンジの性能を得るのに十分である。高いダイナミックレンジが可能であるが、前記装置のアナログの構成要素は、通常、前記のようなダイナミックレンジに対処することができないので、ほとんど有用ではない
例として、図3は、アンプ300の部分の実施例を示しており、これは、図2CのPWMNS410を使用しており、前記PWM回路220は、第1電力段350及び第2電力段360と組み合されて、384kHzのPWM繰り返し率fswにおいて動作する3レベルPWMシステムとして実施されている。
PWM回路220は、2つのコンパレータ310及び320と、インバータ370とを有する。第1コンパレータ310は、メインフィルタ130からの出力信号を受け取る第1非反転入力部311を有する。第2コンパレータ320は、この場合、インバータ370を介して、メインフィルタ130からの出力信号の反転されたバージョンを受け取る第1非反転入力部321を有する。第1及び第2コンパレータ310及び320は、第2反転入力部312及び322をそれぞれ有し、これらは、基準信号発生器380からの三角形の基準信号SRを受け取る。第1コンパレータ310は、第1電力段350の入力部に接続されている出力部313を有する一方で、第2コンパレータ320は、第2電力段360の入力部に接続されている出力部323を有する。基準信号発生器380は、クロック信号発生器390から、クロック周波数fckを有するクロック信号Scを受け取る。
例として、三角形の基準信号SRは、384kHzの周波数を有することができ、クロック信号SCは、クロック周波数24.576MHzを有することができる。厳密に、クロック信号SCの26=64個のクロック期間は、384kHzのPWM繰り返し率の1期間内に収まる。三角形の基準信号SRは、32個の等間隔のステップからなる正の勾配と、32個の等間隔のステップからなる負の勾配とを有し、各ステップは、1つのクロック期間を有する。このようにして、コンパレータ310、320は、自身の出力において、384kHzの繰り返し率と、各入力部311、321における信号に依存して0〜64個のクロック期間内のパルス幅とを有するパルス幅変調された信号を持つ。
D級電力段350及び360は、出力端子352及び362をそれぞれ有し、これらは、負荷Lの入力端子L1及びL2にそれぞれ接続されている。出力端子352及び362は、それぞれ、加算器290の非反転入力部291及び反転入力部292にも接続されており、該加算器290の出力部293は、フィードバック経路266の加算器240の第1入力部241に結合されている。
図3によれば、わずか24.576MHzのクロック周波数に対して、92%の変調指数において、120dBのTHD+N(興味のある帯域内で測定される、所望の信号成分の非所望の信号成分に対する比)が可能である。
アンプ300は、信号処理回路を更に有することができ、該信号処理回路は、特に、前記アンプのコネクタにおいて存在する信号の、デジタル信号Sinへの変換を提供する。
従って、本発明は、前記電力段からのフィードバックを使用するPWMノイズシェーパの提供に成功している。PWM信号の形成は、デジタルノイズシェーパであって、前記フィードバックの出発点がアナログ領域内にあり、前記フィードバックループが短い遅延時間と広い帯域幅とを有するADCを含むデジタルノイズシェーパを使用することによって、なされる。従って、前記電力段によって作成されるいかなるエラーも、自動的に訂正される。重要な利点は、恐らくD級電力段350及び360を除いた、全ての構成要素が、1つのチップ上に集積されることができることにある。
本発明は、上述の実施例の例に限定されるものではなく、様々な変更及び変形が、添付請求項において規定されている本発明の保護範囲内において可能であることは、当業者にとって明らかであろう。
例えば、個々のADCフィードバックループが、D級電力段350及び360のそれぞれに対して設けられることが可能である。D級電力段350及び360の出力が、別個のADコンバータによって、個々にデジタル信号に変換されること、及び得られるデジタル信号が、デジタル方式で減算されることも可能である。
更に、図3に示されているフルブリッジの実施例の代わりに、本発明が、1つのD級電力段のみを有するハーフブリッジ設計によって実施されることも可能である。
更に、電力段350、360の出力端子352、366において存在する出力信号は、通常、適切なフィルタ(典型的にはLCフィルタ)によって、負荷L(典型的にはスピーカ)に供給される前に、それぞれフィルタリングされる。前記フィルタの周波数応答は、前記負荷に強く依存する。前記負荷から独立したこのLCフィルタの、好適でフラットな周波数応答を保証し、これらのいかなる非線形性も取り除くように、フィードバック経路266は、フィルタリングされた出力信号から付加的な入力信号を取得することができる。しかしながら、再び、これは、アナログ信号である。
図3に示されている実施例において、前記電力段は、フルブリッジとして示されている。このことは、当業者にとって明らかであるように、各サイクルの間、前記回路が、2回(BD級)ではなく4回スイッチングされるように、両半部が独立に制御される場合に、物理的スイッチング周波数に対して、実効サンプリングレートを2倍するという利点を可能にする。このことは、前記ループ利得を拡大し、前記信号対ノイズ比を改善する。しかしながら、本発明は、ハーフブリッジの実施(AD級)によって実施されることもできる。
上述の実施例は、本発明を限定するよりはむしろ説明するものであり、当業者が、添付請求項の範囲から逸脱することなしに、多くの代替的な実施例を設計することができることに留意されたい。前記請求項において、括弧内に置かれた如何なる符号も、請求項を限定するようにみなしてはならない。「有する」という語は、請求項に記載されていない構成要素又はステップの存在を排除するものではない。単数形の構成要素は、複数のこのような構成要素を排除するものではない。いくつかの手段を列挙している装置請求項において、これらの手段のいくつかは1つの同じハードウェアの項目によって、実施化することができる。特定の手段が、相互に異なる従属請求項において引用されているという単なる事実は、これらの手段の組み合わせが有利になるように使用されることができないと示すものではない。
Claims (9)
- ― 入力信号を受け取る第1入力部と、第2入力部と、出力端子とを有する、入力加算器、
― 前記入力加算器からの出力信号を受け取るように結合されている入力部を有するメインフィルタ、
― 前記メインフィルタの出力から得られる信号を受け取るように結合されている入力部と、パルス幅変調型ノイズシェーパの出力端子に結合されている出力部とを有し、クロック周波数において動作可能な、パルス幅変調回路、並びに
― 前記出力端子と前記第2入力部との間に結合されて、フィードバック信号を発生し、このフィードバック信号を前記第2入力部にフィードバックする、フィードバック経路、
を有し、前記フィードバック経路及び前記メインフィルタは、前記パルス幅変調回路の少なくとも前記クロック周波数のクロック周波数において動作可能である、パルス幅変調型ノイズシェーパ。 - 前記パルス幅変調回路の出力部と前記出力端子との間に結合された電力段を更に有し、前記フィードバック経路がアナログ/デジタル変換のための手段を有する、請求項1に記載のパルス幅変調型ノイズシェーパ。
- 前記アナログデジタル変換のための手段が、
― 前記出力端子に結合された第1入力部を有する第2加算器、
― 前記第2加算器からの出力信号を受け取るように結合された入力部を有するループフィルタ、
― 前記ループフィルタからの出力信号を受け取るように結合されている入力部と、前記入力加算器の前記第2入力部に結合された出力部とを有する、アナログ/デジタルコンバータ、及び
― 前記アナログ/デジタルコンバータからの出力信号を受け取るように結合された入力部と、前記第2加算器の第2入力部に結合された出力部とを有するデジタル/アナログコンバータ、
を有する、請求項2に記載のパルス幅変調型ノイズシェーパ。 - 前記アナログ/デジタルコンバータが5ビットよりも少ない分解能を有する、請求項3に記載のパルス幅変調型ノイズシェーパ。
- 前記パルス幅変調回路、及び前記電力段が、第1コンパレータと、前記第1コンパレータからの出力信号を受け取るように結合されている入力部を有する第1D級電力段とを有する第1分岐を有し、前記第1コンパレータは、前記メインフィルタの出力信号から得られる前記信号を受け取るように結合されている第1入力部を有し、前記パルス幅変調回路は、前記第1コンパレータの第2入力部に結合された出力部を有する基準信号発生器を更に有する、請求項2に記載のパルス幅変調型ノイズシェーパ。
- 前記パルス幅変調回路、及び前記電力段が、第2コンパレータと、前記第2コンパレータからの出力信号を受け取るように結合された入力部を有する第2D級電力段とを有する第2分岐を更に有し、前記第2コンパレータは、前記メインフィルタの前記出力信号から得られる前記信号に関して反転されている信号を受け取るように結合されている第1入力部を有し、前記基準信号発生器が、前記第2コンパレータの第2入力部に結合された出力部を有する、請求項5に記載のパルス幅変調型ノイズシェーパ。
- 前記フィードバック経路が、前記第1D級電力段の出力から得られるフィードバック信号と、前記第2D級電力段の出力から得られる信号とを減算する手段を有する、請求項6に記載のパルス幅変調型ノイズシェーパ。
- 請求項1に記載のパルス幅変調型ノイズシェーパを有する、デジタル/アナログコンバータ。
- 請求項1に記載のパルス幅変調型ノイズシェーパと、デジタル形式の入力信号を供給する信号処理回路とを有する、電子装置。
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