JP2001285070A - Δς型ａ／ｄ変換器 - Google Patents
Δς型ａ／ｄ変換器Info
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- JP2001285070A JP2001285070A JP2000090163A JP2000090163A JP2001285070A JP 2001285070 A JP2001285070 A JP 2001285070A JP 2000090163 A JP2000090163 A JP 2000090163A JP 2000090163 A JP2000090163 A JP 2000090163A JP 2001285070 A JP2001285070 A JP 2001285070A
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- Japan
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- signal
- converter
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Abstract
(57)【要約】
【課題】 入力信号におけるＤＣオフセットの影響を排
除する。 【解決手段】 入力信号には、帰還信号が２段に渡っ
て、減算された後、コンパレータ２０に供給される。こ
のコンパレータ２０の基準信号として、コンパレータ２
０に供給される信号を抵抗２２，コンデンサ２４で積分
して供給する。これによって、入力信号のＤＣ成分が基
準信号に上乗せされ、ＤＣオフセットの影響が排除され
る。
除する。 【解決手段】 入力信号には、帰還信号が２段に渡っ
て、減算された後、コンパレータ２０に供給される。こ
のコンパレータ２０の基準信号として、コンパレータ２
０に供給される信号を抵抗２２，コンデンサ２４で積分
して供給する。これによって、入力信号のＤＣ成分が基
準信号に上乗せされ、ＤＣオフセットの影響が排除され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログの入力信
号をビットストリームに変換するΔΣ型Ａ／Ｄ変換器、
特に無信号時の動作の改善に関する。
号をビットストリームに変換するΔΣ型Ａ／Ｄ変換器、
特に無信号時の動作の改善に関する。
【０００２】
【従来の技術】従来より、オーディオ信号の処理におい
て、ΔΣ型Ａ／Ｄ変換器が使用されている。例えば、複
数のスピーカから時間を異ならせて出力する場合や、エ
コーを重畳する場合などには、オーディオ信号をデジタ
ルデータに変換してメモリに記憶し、このメモリからの
読み出しタイミングを制御して任意の時間遅延した信号
を得る。そして、この際のＡ／Ｄ変換にΔΣ型Ａ／Ｄ変
換器が広く利用されている。
て、ΔΣ型Ａ／Ｄ変換器が使用されている。例えば、複
数のスピーカから時間を異ならせて出力する場合や、エ
コーを重畳する場合などには、オーディオ信号をデジタ
ルデータに変換してメモリに記憶し、このメモリからの
読み出しタイミングを制御して任意の時間遅延した信号
を得る。そして、この際のＡ／Ｄ変換にΔΣ型Ａ／Ｄ変
換器が広く利用されている。
【０００３】このΔΣ型Ａ／Ｄ変換器では、入力信号を
高速のクロックでサンプリングして、「１」「０」のビ
ットストリームに変換する。このために、まず入力信号
に変換結果のビットストリームの反転したものを加算す
る。次に、加算結果の信号を基準値と比較して「０」、
「１」の信号とし、これを高速のクロックでサンプリン
グしてビットストリームとする。このように、得られた
ビットストリームが帰還され、入力信号から減算される
ため、入力信号に変化がない場合には、「１」、「０」
を交互に繰り返すビットストリームが得られ、信号が変
化する場合に、「１」、「０」の比率が異なることにな
る。
高速のクロックでサンプリングして、「１」「０」のビ
ットストリームに変換する。このために、まず入力信号
に変換結果のビットストリームの反転したものを加算す
る。次に、加算結果の信号を基準値と比較して「０」、
「１」の信号とし、これを高速のクロックでサンプリン
グしてビットストリームとする。このように、得られた
ビットストリームが帰還され、入力信号から減算される
ため、入力信号に変化がない場合には、「１」、「０」
を交互に繰り返すビットストリームが得られ、信号が変
化する場合に、「１」、「０」の比率が異なることにな
る。
【０００４】
【発明が解決しようとする課題】このようなΔΣ型Ａ／
Ｄ変換器において、入力信号のＤＣオフセットがある
と、ΔΣ型Ａ／Ｄ変換器は、このＤＣオフセットをビッ
トストリームに変換するため、ブロッキング発振を起こ
す。このため、得られるビットストリームは無信号であ
っても、「１」、「０」が交互に得られなくなる。この
ような、ＤＣオフセットは、入力信号自体や、入力経路
にある増幅器などにおいて生じる。さらに、回路におけ
る立ち上がりと立ち下がりの特性の相違や、「１」、
「０」の電圧レベルの誤差等に応じても、ＤＣオフセッ
トによるブロッキング発振が生じる。
Ｄ変換器において、入力信号のＤＣオフセットがある
と、ΔΣ型Ａ／Ｄ変換器は、このＤＣオフセットをビッ
トストリームに変換するため、ブロッキング発振を起こ
す。このため、得られるビットストリームは無信号であ
っても、「１」、「０」が交互に得られなくなる。この
ような、ＤＣオフセットは、入力信号自体や、入力経路
にある増幅器などにおいて生じる。さらに、回路におけ
る立ち上がりと立ち下がりの特性の相違や、「１」、
「０」の電圧レベルの誤差等に応じても、ＤＣオフセッ
トによるブロッキング発振が生じる。
【０００５】そして、このようなブロッキング発振が生
じると、メモリの出力をＤ／Ａ変換して得たオーディオ
信号に無音時において発振周波数に応じた不要な音が発
生してしまうという問題点があった。
じると、メモリの出力をＤ／Ａ変換して得たオーディオ
信号に無音時において発振周波数に応じた不要な音が発
生してしまうという問題点があった。
【０００６】本発明は、上記課題に鑑みなされたもので
あり、ＤＣオフセットをキャンセルして無音時において
も適切なＡ／Ｄ変換が行えるΔΣ型Ａ／Ｄ変換器を提供
することを目的とする。
あり、ＤＣオフセットをキャンセルして無音時において
も適切なＡ／Ｄ変換が行えるΔΣ型Ａ／Ｄ変換器を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、アナログの入
力信号をビットストリームに変換するΔΣ型Ａ／Ｄ変換
器であって、入力信号と帰還信号を加算する加算手段
と、加算結果の信号を基準値と比較する比較手段と、比
較手段の出力をサンプリングしてビットストリームを得
るサンプリング手段と、サンプリング手段の出力を前記
帰還信号として加算手段に帰還する帰還手段と、前記加
算手段の出力を積分して前記基準値として比較手段に供
給する積分手段と、を有することを特徴とする。
力信号をビットストリームに変換するΔΣ型Ａ／Ｄ変換
器であって、入力信号と帰還信号を加算する加算手段
と、加算結果の信号を基準値と比較する比較手段と、比
較手段の出力をサンプリングしてビットストリームを得
るサンプリング手段と、サンプリング手段の出力を前記
帰還信号として加算手段に帰還する帰還手段と、前記加
算手段の出力を積分して前記基準値として比較手段に供
給する積分手段と、を有することを特徴とする。
【０００８】このように、本発明によれば、比較手段の
基準値を、加算手段の出力を積分したものとすることに
よって、入力信号のオフセットの影響を排除することが
できる。従って、入力信号のＤＣオフセットに伴うブロ
ック発振を効果的に防止することができる。
基準値を、加算手段の出力を積分したものとすることに
よって、入力信号のオフセットの影響を排除することが
できる。従って、入力信号のＤＣオフセットに伴うブロ
ック発振を効果的に防止することができる。
【０００９】また、前記積分手段は、抵抗とコンデンサ
からなる積分回路を有していることが好適である。この
ような構成により積分回路を容易に構成できる。
からなる積分回路を有していることが好適である。この
ような構成により積分回路を容易に構成できる。
【００１０】また、前記積分手段は、さらにコンパレー
タの基準値入力端と電源を接続する抵抗を有し、前記積
分回路の抵抗およびコンデンサの値および前記抵抗の値
の設定により、入力信号の大きくなるアタック時と、小
さくなるリカバリー時とで、出力の応答が異なることが
好適である。このように、基準値の生成に伴う充電特性
や放電特性を任意に設定することで、入力信号における
アタック時およびリカバリー時の応答を適切な値に設定
することができる。
タの基準値入力端と電源を接続する抵抗を有し、前記積
分回路の抵抗およびコンデンサの値および前記抵抗の値
の設定により、入力信号の大きくなるアタック時と、小
さくなるリカバリー時とで、出力の応答が異なることが
好適である。このように、基準値の生成に伴う充電特性
や放電特性を任意に設定することで、入力信号における
アタック時およびリカバリー時の応答を適切な値に設定
することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。
実施形態という）について、図面に基づいて説明する。
【００１２】図１は、実施形態の構成を示す図であり、
入力信号は、加算器１０に入力される。この加算器１０
には、フリップフロップ１２の反転出力である出力ビッ
トストリームの反転信号が供給されている。加算器１０
の出力は、アンプ１４を介し、加算器１６に供給され
る。この加算器１６には、フリップフロップ１２の前段
に設けられているフリップフロップ１８の反転出力が入
力されている。次に、加算器１６の出力は、コンパレー
タ２０に入力され、他端に入力される基準信号と比較さ
れる。
入力信号は、加算器１０に入力される。この加算器１０
には、フリップフロップ１２の反転出力である出力ビッ
トストリームの反転信号が供給されている。加算器１０
の出力は、アンプ１４を介し、加算器１６に供給され
る。この加算器１６には、フリップフロップ１２の前段
に設けられているフリップフロップ１８の反転出力が入
力されている。次に、加算器１６の出力は、コンパレー
タ２０に入力され、他端に入力される基準信号と比較さ
れる。
【００１３】このコンパレータ２０の出力は、フリップ
フロップ１８のデータ入力端Ｄに入力される。このフリ
ップフロップ１８のクロック入力端ＣＫには、サンプリ
ングクロックｃｌｋが入力されている。このサンプリン
グクロックは、デジタルオーディオのサンプリングクロ
ック４４．１ｋＨｚ（ｆｓ）に比べ十分速いものであ
り、例えば１２８ｆｓ程度に設定されている。このフリ
ップフロップ１８のＱ出力はフリップフロップ１２のデ
ータ入力端Ｄに入力される。このフリップフロップ１２
のクロック入力端にもフリップフロップ１８と同じサン
プリングクロック（１２８ｆｓ）が入力されている。
フロップ１８のデータ入力端Ｄに入力される。このフリ
ップフロップ１８のクロック入力端ＣＫには、サンプリ
ングクロックｃｌｋが入力されている。このサンプリン
グクロックは、デジタルオーディオのサンプリングクロ
ック４４．１ｋＨｚ（ｆｓ）に比べ十分速いものであ
り、例えば１２８ｆｓ程度に設定されている。このフリ
ップフロップ１８のＱ出力はフリップフロップ１２のデ
ータ入力端Ｄに入力される。このフリップフロップ１２
のクロック入力端にもフリップフロップ１８と同じサン
プリングクロック（１２８ｆｓ）が入力されている。
【００１４】そして、このフリップフロップ１２のＱ出
力端からビットストリームが出力される。また、フリッ
プフロップ１８の反転出力端＊Ｑからの出力が加算器１
６に帰還され、フリップフロップ１２の反転出力端＊Ｑ
からの出力が加算器１０に帰還されている。
力端からビットストリームが出力される。また、フリッ
プフロップ１８の反転出力端＊Ｑからの出力が加算器１
６に帰還され、フリップフロップ１２の反転出力端＊Ｑ
からの出力が加算器１０に帰還されている。
【００１５】このような回路により、コンパレータ２０
からは、「１」または「０」の信号が出力される。一
方、フリップフロップ１８，１２の出力は、コンパレー
タ２０の前段において、減算されている。従って、入力
信号の変化がなければ、コンパレータ２０の出力は
「１」、「０」を繰り返す。一方、入力信号が大きくな
ると、コンパレータ２０が「１」を多く出力し、入力信
号が小さくなるとコンパレータ２０は「０」を多く出力
することになる。
からは、「１」または「０」の信号が出力される。一
方、フリップフロップ１８，１２の出力は、コンパレー
タ２０の前段において、減算されている。従って、入力
信号の変化がなければ、コンパレータ２０の出力は
「１」、「０」を繰り返す。一方、入力信号が大きくな
ると、コンパレータ２０が「１」を多く出力し、入力信
号が小さくなるとコンパレータ２０は「０」を多く出力
することになる。
【００１６】そして、本実施形態においては、コンパレ
ータ２０の基準電圧として、コンパレータ２０の正入力
端子に入力される加算器１６の出力信号を積分したもの
を供給する。
ータ２０の基準電圧として、コンパレータ２０の正入力
端子に入力される加算器１６の出力信号を積分したもの
を供給する。
【００１７】すなわち、加算器１６の出力は、抵抗２２
を介し、コンパレータ２０の負入力端に接続されてい
る。そして、このコンパレータ２０の負入力端には、他
端がグランドに接続されたコンデンサ２４と、他端が電
源に接続された抵抗２６が接続されている。
を介し、コンパレータ２０の負入力端に接続されてい
る。そして、このコンパレータ２０の負入力端には、他
端がグランドに接続されたコンデンサ２４と、他端が電
源に接続された抵抗２６が接続されている。
【００１８】従って、加算器１６の出力は、抵抗２２お
よびコンデンサ２４で決定される時定数で積分される。
従って、この時定数が所定以上であれば、基準電圧は入
力信号の中心の電圧になる。すなわち、中心電圧が０Ｖ
であれば、積分後の電圧である基準電圧は０になり、Ｄ
Ｃオフセットがあれば基準電圧はＤＣオフセットの電圧
値になる。
よびコンデンサ２４で決定される時定数で積分される。
従って、この時定数が所定以上であれば、基準電圧は入
力信号の中心の電圧になる。すなわち、中心電圧が０Ｖ
であれば、積分後の電圧である基準電圧は０になり、Ｄ
Ｃオフセットがあれば基準電圧はＤＣオフセットの電圧
値になる。
【００１９】従って、ＤＣオフセットが生じた場合にお
いても、コンパレータ２０の基準電圧をＤＣオフセット
電圧にすることができ、この回路におけるブロック発振
の発生を防止することができる。
いても、コンパレータ２０の基準電圧をＤＣオフセット
電圧にすることができ、この回路におけるブロック発振
の発生を防止することができる。
【００２０】なお、加算器１６の出力信号は、フリップ
フロップ１２，１８の反転出力が加算されたものであ
り、基本的に「１」、「０」を繰り返すビットストリー
ムになっている。
フロップ１２，１８の反転出力が加算されたものであ
り、基本的に「１」、「０」を繰り返すビットストリー
ムになっている。
【００２１】さらに、本実施形態においては、抵抗２６
を有しており、この抵抗を介して流れる電流により、コ
ンデンサ２４の放電特性が制御される。すなわち、積分
特性は、抵抗２２およびコンデンサ２４の値により決定
され、放電特性はコンデンサ２４と抵抗２６により決定
される。そこで、これら素子の値を制御することによっ
て、入力信号のアタックおよびリカバリー特性を任意に
制御することができる。ここで、アタックは、入力信号
が大きくなるときをいい、リカバリーは入力信号が無信
号に近づくときをいう。
を有しており、この抵抗を介して流れる電流により、コ
ンデンサ２４の放電特性が制御される。すなわち、積分
特性は、抵抗２２およびコンデンサ２４の値により決定
され、放電特性はコンデンサ２４と抵抗２６により決定
される。そこで、これら素子の値を制御することによっ
て、入力信号のアタックおよびリカバリー特性を任意に
制御することができる。ここで、アタックは、入力信号
が大きくなるときをいい、リカバリーは入力信号が無信
号に近づくときをいう。
【００２２】このように、本実施形態によれば、コンパ
レータ２０の負入力端に供給される基準電圧を、正入力
端に供給される電圧を積分したものとすることによっ
て、入力信号のオフセットの影響を排除することができ
る。従って、入力信号のＤＣオフセットに伴うブロック
発振を効果的に防止することができる。また、基準電圧
の生成に伴う充電特性や放電特性を任意に設定すること
で、入力信号におけるアタック時およびリカバリー時の
応答を適切な値に設定することができる。
レータ２０の負入力端に供給される基準電圧を、正入力
端に供給される電圧を積分したものとすることによっ
て、入力信号のオフセットの影響を排除することができ
る。従って、入力信号のＤＣオフセットに伴うブロック
発振を効果的に防止することができる。また、基準電圧
の生成に伴う充電特性や放電特性を任意に設定すること
で、入力信号におけるアタック時およびリカバリー時の
応答を適切な値に設定することができる。
【００２３】なお、上記実施形態においては、コンパレ
ータ２０の出力を２つのフリップフロップ１８，１２に
より２重に帰還する２次の構成としたが、これに限らず
１次の構成であっても、３次以上の構成としてもよい。
ータ２０の出力を２つのフリップフロップ１８，１２に
より２重に帰還する２次の構成としたが、これに限らず
１次の構成であっても、３次以上の構成としてもよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
比較手段の基準値を、加算手段の出力を積分したものと
することによって、入力信号のオフセットの影響を排除
することができる。従って、入力信号のＤＣオフセット
に伴うブロック発振を効果的に防止することができる。
さらに、基準値の生成に伴う充電特性や放電特性を任意
に設定することで、入力信号におけるアタック時および
リカバリー時の応答を適切な値に設定することができ
る。
比較手段の基準値を、加算手段の出力を積分したものと
することによって、入力信号のオフセットの影響を排除
することができる。従って、入力信号のＤＣオフセット
に伴うブロック発振を効果的に防止することができる。
さらに、基準値の生成に伴う充電特性や放電特性を任意
に設定することで、入力信号におけるアタック時および
リカバリー時の応答を適切な値に設定することができ
る。
【図１】 実施形態の構成を示すブロック図である。
１０，１６ 加算器、１２，１８ フリップフロップ、
１４ アンプ、２０コンパレータ、２２，２６ 抵抗、
２４ コンデンサ。
１４ アンプ、２０コンパレータ、２２，２６ 抵抗、
２４ コンデンサ。
Claims (3)
- 【請求項１】 アナログの入力信号をビットストリーム
に変換するΔΣ型Ａ／Ｄ変換器であって、 入力信号と帰還信号を加算する加算手段と、 加算結果の信号を基準値と比較する比較手段と、 比較手段の出力をサンプリングしてビットストリームを
得るサンプリング手段と、 サンプリング手段の出力を前記帰還信号として加算手段
に帰還する帰還手段と、 前記加算手段の出力を積分して前記基準値として比較手
段に供給する積分手段と、 を有することを特徴とするΔΣ型Ａ／Ｄ変換器。 - 【請求項２】 請求項１に記載のΔΣ型Ａ／Ｄ変換器に
おいて、 前記積分手段は、抵抗とコンデンサからなる積分回路を
有していることを特徴とするΔΣ型Ａ／Ｄ変換器。 - 【請求項３】 請求項２に記載のΔΣ型Ａ／Ｄ変換器に
おいて、 前記積分手段は、さらにコンパレータの基準値入力端と
電源を接続する抵抗を有し、 前記積分回路の抵抗およびコンデンサの値および前記抵
抗の値の設定により、 入力信号の大きくなるアタック時と、小さくなるリカバ
リー時とで、出力の応答が異なることを特徴とするΔΣ
型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090163A JP2001285070A (ja) | 2000-03-29 | 2000-03-29 | Δς型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090163A JP2001285070A (ja) | 2000-03-29 | 2000-03-29 | Δς型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001285070A true JP2001285070A (ja) | 2001-10-12 |
Family
ID=18605806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000090163A Pending JP2001285070A (ja) | 2000-03-29 | 2000-03-29 | Δς型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001285070A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755614B1 (ko) | 2006-03-14 | 2007-09-06 | 삼성전기주식회사 | 직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기 |
| JP2009260605A (ja) * | 2008-04-16 | 2009-11-05 | Toyota Motor Corp | Δς変調器及びδς型ａｄ変換器 |
| WO2012073397A1 (ja) * | 2010-12-03 | 2012-06-07 | パナソニック株式会社 | Ｄｃオフセット補正機能を備えた無線通信システム |
-
2000
- 2000-03-29 JP JP2000090163A patent/JP2001285070A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755614B1 (ko) | 2006-03-14 | 2007-09-06 | 삼성전기주식회사 | 직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기 |
| JP2009260605A (ja) * | 2008-04-16 | 2009-11-05 | Toyota Motor Corp | Δς変調器及びδς型ａｄ変換器 |
| WO2012073397A1 (ja) * | 2010-12-03 | 2012-06-07 | パナソニック株式会社 | Ｄｃオフセット補正機能を備えた無線通信システム |
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