JP2005143090A - Ｐｃｍからｐｗｍに変換するための方法および装置 - Google Patents

Abstract

【課題】 入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換してパルス幅変調入力信号を必要とするスイッチング音声増幅器を駆動する回路を提供する。
【解決手段】 第１のサンプリング周波数が第２の周波数よりも低い場合、第２の周波数で入力直列ＰＣＭデジタル信号を第２の直列ＰＣＭデジタル信号に変換し、第３の周波数にアップサンプリングし並列デジタル信号に変換する。デジタルボリュームコマンド制御信号に従ってボリューム調整済み並列デジタル信号を生成し、これとデジタルランプ（ｒａｍｐ）信号との間のクロスポイントを計算しスイッチング音声増幅器の所望のパルス幅変調を表す並列デジタル信号を生成する。所望のパルス幅変調を表す並列デジタル信号を、スイッチング音声増幅器に印加されるパルス幅変調を表す量子化済み並列デジタル信号に量子化し、ＰＷＭ信号に変換する。
【選択図】 図１

Description

本発明は、１つのデジタル変調形式（パルス符号変調）からパルス幅変調に変換するためのデジタル変換回路に関する。詳細には、本発明はスイッチング回路、より詳細にはクラスＤ音声増幅器に関する。集積回路の機能は、デジタル式で符号化されたオーディオ信号（ＰＣＭ（パルス符号変調）フォーマットの）を受信すること、およびクラスＤ音声増幅器の制御に使用されるパルス幅変調（ＰＷＭ）信号を生成することである。

音声増幅器は、入力ＤＣを所望の出力ＡＤ信号に変換する電力変換器（ｐｏｗｅｒ ｃｏｎｖｅｒｔｅｒ）である。その後この出力ＡＣ信号はスピーカに印加され、次にこれが所望のサウンドを生成する。品質の良いサウンドを再生するために、音声増幅器は、出力領域全体にわたって出力ＡＣ信号の総合高調波ひずみ（ＴＨＤ）が低いことが必要である。

従来より、クラスＡ、Ｂ、およびＡＢの線形増幅器は音声増幅器として使用されてきた。現在では、より効率良く、より小型になるという利点があるため、従来のクラスＡおよびクラスＢ増幅器は徐々にクラスＤスイッチモード増幅器に置き換えられている。最近では、クラスＤ音声増幅器を駆動する様々なチップが、米国のＴｒｉｐａｔｈ Ｔｅｃｈｎｏｌｏｇｙ、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ、およびＣｉｒｒｕｓ Ｌｏｇｉｃ、ヨーロッパのＰｈｉｌｉｐｓおよびＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ（ＡｐｏｇｅｅＤＤＸとの提携）、ならびに日本のＭｉｔｓｕｂｉｓｈｉおよびＳａｎｙｏ（Ｂａｎｇ ＆ Ｏｌｕｆｓｅｎとの提携）などの企業によって新たに公表されている。その例には、Ｍｉｔｓｕｂｉｓｈｉ Ｍ６５８１７Ａ ＦＰ、Ｃｒｙｓｔａｌ ＣＳ４４２１０、およびＴｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ ＴＡＳ５０１０またはチップが含まれる。クラスＤスイッチモード増幅器には、半ブリッジおよび全ブリッジのスイッチモード変換器アーキテクチャが含まれる。

本発明の目的は、ＰＣＭからＰＷＭに変換するための方法および装置を提供することである。

一態様によれば、本発明は、パルス幅変調入力信号を必要とするスイッチング音声増幅器を駆動するために、入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換するための回路を含み、当該回路は、第１のサンプリング周波数で入力直列ＰＣＭデジタル信号を受信し、第１のサンプリング周波数が第２の周波数よりも低い場合は、第２の周波数で入力直列ＰＣＭデジタル信号を第２の直列ＰＣＭデジタル信号に変換する、サンプルレート変換器と、第２の直列ＰＣＭデジタル信号を第３の周波数にアップサンプリングするための、および第２の直列ＰＣＭデジタル信号を並列デジタル信号に変換するための、デジタルフィルタ段と、並列デジタル信号を受信し、デジタルボリュームコマンド制御信号に従ってボリューム調整済み並列デジタル信号を生成する、ボリューム制御段と、ボリューム調整済み並列デジタル信号とデジタルランプ（ｒａｍｐ）信号との間のクロスポイントを計算するための、およびスイッチング音声増幅器の所望のパルス幅変調を表す並列デジタル信号を生成するための、デジタルクロスポイント推定器段と、所望のパルス幅変調を表す並列デジタル信号を、スイッチング音声増幅器に印加されるパルス幅変調を表す量子化済み並列デジタル信号に量子化するための、量子化段と、スイッチング音声増幅器を駆動するために量子化済み並列デジタル信号をＰＷＭ信号に変換するためのＰＷＭ生成段と、を含むものである。

他の態様によれば、本発明は、パルス幅変調入力信号を必要とするスイッチング回路を駆動するために、入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換するための回路を含み、当該回路は、入力直列ＰＣＭデジタル信号をより高い周波数にアップサンプリングするための、および入力直列ＰＣＭデジタル信号を並列デジタル信号に変換するための、デジタルフィルタ段と、並列デジタル信号とデジタルランプ信号との間のクロスポイントを計算するための、およびスイッチング回路の所望のパルス幅変調を表す並列デジタル信号を生成するための、デジタルクロスポイント推定器段と、スイッチング回路を駆動するためにスイッチング回路の所望のパルス幅変調を表す並列デジタル信号をＰＷＭ信号に変換するためのＰＷＭ生成段と、を含むものである。

他の目的によれば、本発明は、パルス幅変調入力信号を必要とするスイッチング回路を駆動するために、入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換するための方法を含み、当該方法は、入力直列ＰＣＭデジタル信号をより高い周波数にアップサンプリングすること、および入力直列ＰＣＭデジタル信号を並列デジタル信号に変換すること、並列デジタル信号とデジタルランプ信号との間のクロスポイントを計算すること、およびスイッチング回路の所望のパルス幅変調を表す並列デジタル信号を生成すること、ならびにスイッチング回路を駆動するためにスイッチング回路の所望のパルス幅変調を表す並列デジタル信号をＰＷＭ信号に変換すること、を含むものである。

好ましくは本発明の回路は、ハードウェア内で全面的に実施される全デジタル信号処理を有し、全出力ＡＣ信号のフィードバック制御を特徴とするものである。本発明は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）として実施可能であり、たとえば９８．３０４ＭＨｚなどの超高周波数で動作し、１９６．６０８ＭＨｚに近いＰＷＭ信号の分解能（ｒｅｓｏｌｕｔｉｎ）を有する。本発明は、ＰＷＭ信号の１．１６×１０^−５の総合高調波ひずみＴＨＤ＋Ｎ、およびＰＷＭ信号の９８ｄＢのダイナミックレンジ（出力は、全ブリッジ電力増幅器を駆動するのに好適な３レベルＰＷＭ信号である）が可能である。

本発明の他の特徴および利点は、添付の図面を参照しながら本発明の以下の説明を読めば明らかになろう。

次に、本発明について、図面を参照しながら以下の詳細な記述でより詳細に説明する。

次に図を参照すると、本発明のブロック図が図１に示されている。チップへの入力は、４８ｋＨｚ、９６ｋＨｚ、１９２ｋＨｚ、４４．１ｋＨｚ、８８．２ｋＨｚ、および１７６．４ｋＨｚのうちのいずれかのサンプリング周波数ｆ_ｉｎの信号である。入力データは、１６ビットまたは２４ビットの入力データとすることができる。データのフォーマットは最上位ビット優先（ＭＳＢ ｆｉｒｓｔ）または最下位ビット優先（ＬＳＢ ｆｉｒｓｔ）、左詰または右詰のいずれかが可能である。ＩＩＳフォーマットのデータも受け入れられる。出力信号は、入力のサンプリング周波数に応じて、周波数７６８ｋＨｚまたは７０５．６ｋＨｚのいずれかのＰＷＭ信号である。入力のサンプリング周波数は、チップ外部の回路によってチップのクロック周波数と同相でロックされると想定される。

本発明の基本ブロックは、ａ）サンプルレート変換器１０、ｂ）フィルタ２０、ｃ）ボリューム制御ブロック３０、ｄ）クロスポイント推定器４０、ｅ）デルタシグマ量子化器５０、ｆ）ＰＷＭ生成ブロック６０、ｇ）不感時間（ｄｅａｄ ｔｉｍｅ）制御ブロック７０、およびｈ）フィードバック制御ブロック８０である。好ましくは、データは２の補数表現で表され、処理される。

サンプルレート変換器１０およびフィルタ２０は、超高周波数（９８．３０４ＭＨｚ／９０．３１６８ＭＨｚ）にアップサンプリングされた入力信号を再生成する。このアップサンプリング済み信号は、ボリューム制御ブロック３０によってさらにスケーリングされる。スケーリング済み信号は、次に仮想鋸歯状「ランプ」と比較されるが、このランプの周波数は電力段のスイッチング周波数である。比較はクロスポイント推定器ブロック４０によって実行され、その結果は、出力ＰＷＭ信号の所望のパルス幅を表す２４ビットワードである。クロスポイント推定器ブロック４０は、入力信号に対して１次（線形）近似を使用して入力信号と「ランプ」のクロスポイントを推定する。入力信号に対して線形近似を（高次近似の代わりに）使用しても、入力信号が超高周波数（９８．３０４ＭＨｚ／９０．３１６８ＭＨｚ）にアップサンプリングされるため、優れた結果を得ることができる。この方式は、ＰＣＭ−ＰＷＭ機能のハードウェアベースの実施に好適である。

下記に示すように、フィードバック制御が実施された後の出力ＰＷＭ信号の所望のパルス幅を表すこの２４ビットワードが、デルタシグマ量子化器５０への入力である。全２４ビット分解能でＰＷＭ信号を生成するには、およそ１ｅ＋０１２Ｈｚの到達不可能なクロック周波数が必要になる。これは、デルタシグマ量子化器ブロック５０が必要なためであり、このブロックには、有限デジタルクロックを使用して達成可能な出力ＰＷＭパルスの分解能を向上させる役割がある。デルタシグマ量子化器５０の出力は、出力ＰＷＭ信号のパルス幅を表す１０ビットワードである。この１０ビットワードがＰＷＭ生成ブロックに送られ、これが１９６．６０８ＭＨｚ／１８０．６３３６ＭＨｚの高分解能のＰＷＭ信号を生成する。

不感時間制御ブロック７０は、外部で指定された不感時間（不感時間は分離ステップで設定される）を受け入れ、１０ビットワードをＰＷＭ生成ブロック６０に出力する。この１０ビットワードは、電力変換器の一工程（ｌｅｇ）における、上位スイッチ用のＰＷＭパルスと下位スイッチ用のＰＷＭパルスとの間の不感時間（ブランキングパルス）の長さである。

フィードバック制御ブロック８０は、電力段および要求された不感時間からのフィードバックに基づいた電力変換器の出力制御を実行する。

サンプルレート変換器１０は、入力データストリームを１９２ｋＨｚ（４８ｋＨｚ、９６ｋＨｚ、１９２ｋＨｚの入力サンプリング周波数の場合）または１７６．４ｋＨｚ（４４．１ｋＨｚ、８８．２ｋＨｚ、および１７６．４ｋＨｚの入力サンプリング周波数の場合）のデータストリームに変換する。入力データは、１６ビット、２０ビット、または２４ビットの入力データが可能である。

フィルタブロック２０の一例が、図２に詳細に示されている。全フィルタブロック２０には、低域フィルタ２０Ａ、補間フィルタ１（２０Ｂ）、および補間フィルタ２（２０Ｃ）が含まれる。全フィルタ２０は、その入力データを、周波数１９２／１７６．４ｋＨｚから周波数９８．３０４ＭＨｚ／９０．３１６８ＭＨｚにアップサンプリングする。フィルタは、単一の係数セットですべての入力サンプリング周波数をサポートするように設計される。ＩＩＲフィルタ構造とは対照的に、ＦＩＲフィルタ構造はサイクル発振を制限する傾向にないことから、すべてのフィルタは有限インパルス応答（ＦＩＲ）フィルタとなるように選択される。補間フィルタ１および補間フィルタ２はどちらも、最定数の係数で最大の減衰を可能にするために、低域フィルタではなく複数の拒絶帯（ｓｔｏｐ−ｂａｎｄ）フィルタとして設計される。

フィルタは３段階で実施され、これによって全フィルタのアップサンプリングオペレーションに必要な計算の数が減少する。第１の段階は、１７６．４／１９２ｋＨｚのデータストリームを受け入れる低域フィルタ２０Ａである。これは、入力内の最も低い別名周波数である２２．０５ｋＨｚを十分に減衰するように設計される。第２のフィルタ２０Ｂ（補間フィルタ１）は、中間信号の補間を実施する。第３のフィルタ２０Ｃ（補間フィルタ２）は、信号の最終補間を実施し、周波数９８．３０４ＭＨｚ／９０．３１６８ＭＨｚの信号を生成する。

ボリューム制御３０は、実際のボリュームが制限された変化率（絶対値）で所望のボリュームに近づく、「漸次」制御として実施される。所望のボリューム値は外部で設定される。

クロスポイント推定器４０は、入力信号と電力段のスイッチング周波数の仮想「ランプ」との間のクロスポイントを計算する。計算は、サンプル間の入力信号の線形補間に基づいて実行される。当該ブロックは基本的に、２４ビット精度で２本の線の間のクロスポイントについて解明する。

デルタシグマ量子化器５０は、図３に詳細に示される。これは、２次補間Ｄ／Ａ変換器構造に基づいた４次量子化器である。量子化器への入力は２４ビットワードである。量子化器の出力は１０ビットワードである。

デルタシグマ量子化器５０には、有限デジタルクロックを使用して達成可能な出力ＰＷＭパルスの分解能を向上させる役割がある。この向上は、隣接する出力信号レベル間に追加のスイッチングイベントを導入することによって達成され、その結果、平均化された出力信号レベルと入力とがより近くなる。

ＰＷＭ生成ブロック６０は、デルタシグマ量子化器の１０ビット出力とアップカウントカウンタ（ｕｐｃｏｕｎｔｉｎｇ ｃｏｕｎｔｅｒ）の値とを常に比較することによって、ＰＷＭパルスを生成する。カウンタは各ＰＷＭ周期の最初にセットされ、カウンタ値がデルタシグマ量子化器の１０ビット出力を超えるとリセットされる。

不感時間は外部からセットされ、ＰＷＭパルスは、不感時間制御ブロック７０によってセットされた所望の不感時間を反映するように、ＰＷＭ生成ブロック６０によって調整される。

フィードバック制御８０は、内部制御ループ８０Ａおよび外部制御ループ８０Ｂからなる。図４を参照されたい。

内部制御ループ８０Ａは、負荷（スピーカ）を横切るろ波されていない（スイッチングされた）電圧の平均値の制御を実行する。内部ループ８０Ａは、電力段内のトランジスタの不感時間および有限オン／オフ時間を補償する。

外部ループ８０Ｂは、スピーカ電圧の制御を実行する。外部ループ８０Ｂは、フィルタ内の損失と出力回路内の損失を補償する。

本発明の実施についてのより詳細なブロック図が、図５に示されている。本項に示されるようなチップアーキテクチャは、ＦＰＧＡの実施に好適である。しかし、このアーキテクチャは一例として示されたものに過ぎず、ＡＳＩＣの実施には同じ機能を達成する修正されたアーキテクチャが好適な可能性があることを理解されたい。たとえばこの設計でのＡＳＩＣの実施では、シリコン領域を節約するために、より少ない算術回路によって同じ数の乗算および加算を実行できるようにすることによって、より高いクロック周波数が達成可能である。実施に関連する所見は、適用可能な構築ブロックの説明に追加される。

図６には、サンプルレート変換器１０がより詳細に示されている。これは、ここでは左および右と呼ばれる２つのオーディオチャネルに対するＰＣＭ符号化オーディオ入力を表す、データストリームを受け入れるものである。実際に実施されるチャネル数は任意である。図６に示されるサンプルレート変換器は、直並列変換器（ｄｅｓｅｒｉａｌｉｚｅｒ）２０１および並直列変換器（ｓｅｒｉａｌｉｚｅｒ）２０３からなる。直並列変換器は直列入力を連続して受け入れ、これを各チャネルに１セットずつ、２セットの２４ビット出力に変換する、シフトレジスタである。左および右のチャネルデータの値は、直並列変換器出力で有効であり、直並列変換器出力は制御論理２０２によってサンプリングされ、入力クロックｂｉｔ＿ｃｌｋ＿ｉｎ２０４を使用して並直列変換器２０３の２つの回転レジスタ（ＲＲ）に書き込まれる。ｂｉｔ＿ｃｌｋ＿ｉｎの周波数は、このチップを駆動する機器に応じて、４８（４４．１）、９６（８８．２）、または１９２（１７６．４）ｋＨｚとすることができる。ＲＲコンテンツは、ローカルの１９２（１７６．４）ｋＨｚクロックを使用する各レジスタを通じて回転されている。各ＲＲの最上位ビットが出力として指定される。制御論理２０２は、これら２つの出力をサンプルレート変換器の１つの出力ビットストリームに多重化する。この出力の周波数は１９２ｋＨｚ／１７６．４ｋＨｚである。この方法では、入力データは、入力データを単にｎ回繰り返すことによってｎ倍高い出力周波数にアップサンプリングされる。入力のサンプリング周波数を指定するための入力ピンは不要であり、これによって入力ピンの総数が減少する。

図５に示された低域フィルタ２０Ａ、補間フィルタ１ ２０Ｂ、および補間フィルタ２ ２０Ｃは、好ましくは直接形式構造（タップ付き遅延線構造または横断フィルタ構造とも呼ばれる）として実施される。

図２の２０８に示されるように、データストリームは８回アップサンプリングされた後、補間フィルタ１によってろ波され、その後２６４で６４回アップサンプリングされた後、補間フィルタ２によってろ波される。これらどちらの場合でも、因数ｎによるアップサンプリングは、単に既存のサンプルの間に（ｎ−１）ゼロを挿入することによって実行される。補間フィルタ１および２の実施に関連する計算の回数をほぼ最小限にするためには、非ゼロのサンプルがフィルタの係数と実際に掛け合わされ、出力を生成するように合計されるだけである。

図７には、低域フィルタ２０Ａのブロック図が示されている。入力ブロックは、前述の２０１と等価の直並列変換器３０１である。直並列変換器３０１は、サンプルレート変換器１０から受信された左および右のチャネルデータを分離し、これらを２４ビットで表された並列で出力する。直並列変換器出力が有効であれば、データＲＡＭ３０４に書き込まれる。フィルタ２０Ａの対称性を活用して、同じ係数で乗算されることになるデータサンプルのペアが第１に追加され、それによって乗算の回数が半分に減少する。これは、１つずつペアを作ってデータサンプルを読み取ること、およびこれらをＲＡＭ出力とレジスタ３０５に格納された前のクロックサイクルのＲＡＭ出力とを加算する加算器３０６の入力に送達することによって達成される。取得された合計は、乗算器３０７によって、フィルタ係数ＲＯＭ３０３から読み取られた対応するフィルタ係数で乗算される。どちらのチャネルに関する乗算も、クロック周波数９８．３０４ＭＨｚのクロックサイクルごとに１回の乗算が処理できる乗算器３０７によって実行される。異なるチャネルに関連付けられた乗算の結果はデマルチプレクサ３０８によって分離され、２つの乗算器−累算器（左：３０９、３１１、右：３１０、３１２）によって別々に処理される。累算器出力はフィルタ出力に提示され、切捨て器（ｔｒｕｎｃａｔｏｒ）３１３および３１４によって２４ビット分解能に切り捨てられる。累算器３１１、３１２は、各フィルタ周期の最初にリセットされる。メモリ３０３、３０４のアクセス、デマルチプレクサ３０８、およびリセットされた累算器を制御する信号は、制御ブロック３０２によって駆動される。

クロック周波数９８．３０４ＭＨｚでのオペレーションには、３つの加算器（３０６、３０９、３１０）を使用する必要があり、そのうちの１つ（３０６）は５０％の時間しか動作していないが、残りの２つは１００％の時間動作している。乗算器３０６、３０９、および３１０が周波数１５０ＭＨｚで動作可能な実施技術の場合、加算器３０６と他の２つの加算器のうちの１つとを、１５０ＭＨｚで動作するものと置き換えることが可能である。さらに乗算器が２５０ＭＨｚで動作可能な実施技術の場合、３つの乗算器すべてをこの周波数で動作するものと置き換えることができる。しかしながら、乗算器を共有することによって、マルチプレクサおよび制御論理内に無視できないほどのオーバヘッドが生じることに留意されたい。

図８には、補間フィルタ１（２０Ｂ）のブロック図が示されている。

低域フィルタ２０Ａによって駆動される各チャネルのデータ入力は、２つの別々のデータＲＡＭブロック４０３および４０４に書き込まれる。フィルタ係数は、ＲＯＭまたはＲＡＭとして実施可能なルックアップテーブル４０１に格納される。両方のチャネルに関するデータ係数の乗算は、乗算器４０６によって実行される。制御論理４０２は、メモリブロック４０１、４０３、４０４へのすべてのアクセスと、データマルチプレクサ４０５の制御を開始する。乗算器の出力は、左および右のチャネル用の２つの別々のデータパスに多重分離される。これらのパスは乗算器−累算器を備えており、低域フィルタ２０Ａ内のものと構造上等価であるため詳細には説明しない。補間により、補間フィルタ１（２０Ｂ）の出力側のデータレートは、その入力側のデータレートよりも高いことに留意されたい。

乗算器４０６は、９８．３０４ＭＨｚクロックによって駆動される場合、２５％の時間しか動作しない。したがって乗算器３０７および４０６は、こうした乗算器１台のみに置き換えることが可能であり、これは９８．３０４ＭＨｚクロックによって駆動されると７５％の時間が活動状態となる。加算器４０８および４０９は、クロック周波数９８．３０４ＭＨｚの場合に、それぞれ５０％の時間しか活動状態でなく、同じ周波数で動作する１台のこうした加算器に置き換えることが可能である。

図９には、補間フィルタ２（２０Ｃ）のブロック図が示されている。

２つのデータ係数積のみの合計に関係するというこのフィルタ特有のアーキテクチャにより、データ入力を格納するためのＲＡＭは不要である。チャネルあたり２つのデータ入力のみがいずれかの所与の時間に格納されるため、４つのレジスタ５０４、５０５、５０６、および５０７が使用される。しかしながら、フィルタは簡略であるにもかかわらず、補間フィルタ２の計算速度は非常に速く、このフィルタのアップサンプリング係数は６４であるため、９８．３０４ＭＨｚクロックサイクルごとにペアのデータ出力（左および右）が生成される。これは、クロックサイクルごとに４つの乗算を実行する必要があることを示唆するものであり、４つの別々の乗算器５０８、５０９、５１０、および５１１を並列に実施する必要がある。制御ブロック５０３は、ルックアップテーブル５０１および５０２からフィルタ係数を読み取る責務を負うものである。これら２つのルックアップテーブルは、同じ係数を順序のみ異なって格納する。２つのテーブルの使用が必要なのは、必要なスループットを保証するためである。各データパスの２つの積は、加算器５１２および５１３によって合計される。フィルタ出力は加算器出力であり、切捨て器５１４および５１５によってそれぞれ２４ビットに切り捨てられる。

このフィルタのクロック周波数を２００ＭＨｚまで上げることのできる技術で実施すると、乗算器、加算器、およびルックアップテーブルの数を半分に減らすことができるので有利であろう。

図１０には、ソフトボリューム制御ブロックのアーキテクチャが示されている。各チャネルに１つずつ、２つの同一のソフトボリューム制御ブロックがある。

ユーザ指定の所望のボリュームレベルを表す信号ｖｏｌｕｍｅ＿ｉｎが、変更レートリミッタフィルタ６０１を介して送り込まれる。フィルタ６０１は、レジスタ内に格納されたボリューム制御値をｖｏｌｕｍｅ＿ｉｎの値に向かって（ｍクロックサイクルごとに１回の限定されたペースで）増分または減分する、単純なカウンタとして実施される。ボリューム制御レジスタ値はフィルタ６０１の出力である。この値は、乗算器６０２内で補間フィルタ２（２０Ｃ）によって駆動される入力データと乗算される。乗算器出力は６０３で２４ビットまで切り捨てられ、ボリューム制御ブロックの出力を表す。

図１１には、クロスポイント推定器のアーキテクチャが示されている。２つのチャネル（左および右）それぞれには、１つのクロスポイント推定器ブロックが含まれる。オペレーションは左チャネルについてのみ記載されている。

この図に記載されたオペレーションは、正のランプを横切る正の入力データ信号を想定している。負の入力データに関するオペレーションは、アナログ様式で発生する。図１１に示されたランプ生成器７０１は、ランプ７００を２４ビットのデジタルランプ信号として生成する。ランプ生成器７０１の絶対値は、実際には、（電力段の）各スイッチング周期の最初にリセットされ、各クロックサイクルで２^１４ずつ増分される、アップカウンタである。ランプ７００は、減算器７０２によって入力データ信号から減じられる。減算器７０２の出力はｄｉｆｆと示されている。前のサイクルからの減算結果はレジスタ７０５に格納される。レジスタ７０５の出力はｄｉｆｆ＿ｏｌｄと示されている。最初に減算結果ｄｉｆｆが負である場合、精密なクロスポイントソルバ（ｓｏｌｖｅｒ）７０４が活動化される。このブロックは、２４ビット入力データと２４ビットランプ７００の間の精密なクロスポイントについて、現在（負）および前（正）の減算器出力値を使用して解決する。ソリューションは既存の入力データ間の入力信号の線形近似に基づくものであり、２４ビットのクロスポイントｔ_ＣＰは、以下のように算出される。

上式で、ｒａｍｐ７００_{ｄｉｆｆ＜０}は、ｄｉｆｆが負になるちょうどそのクロックサイクルでのｒａｍｐ７００の値を示す。クロスポイントｔ_ＣＰを解決するために、アルゴリズム的な除算器が実施される。クロスポイントｔ_ＣＰは、実際には、スイッチング周期の増分１（２^２３−１）で与えられる出力ＰＷＭ信号の所望のパルス幅を表す。公称入力ＤＣ＿ｂｕｓ電圧の場合（プロトタイプでは、＋／−５０Ｖに等しい）、ブロック出力ＰＷ＿ｌｅｆｔはｔ_ＣＰに等しく、そうでない場合、ＰＷ＿ｌｅｆｔは、以下の方法で算出される正のデータ入力用である。

（３Ｄ．１）では、Ｖ_{ＤＣＢＵＳ＋}は正のＤＣ＿ｂｕｓ電圧の最新のサンプルに対応する１０ビットワードであり、すべてのゼロは０ボルトに対応し、７３１は５０Ｖに対応する。負のデータ入力の場合、ＰＷ＿ｌｅｆｔは、（３Ｄ．１）のＶ_{ＤＣＢＵＳ＋}を負のＤＣ＿ｂｕｓ電圧の絶対値で置き換えることによって、アナログ方式で算出される。アルゴリズム的な除算器は（３Ｄ．１）の実施に使用され、電力段のスイッチング周期で１回だけこの目的に使用される。クロスポイント推定器ブロックは、周波数が電力段のスイッチング周波数に等しい周期的なｓｌｏｗ＿ｃｌｋと命名された１ビット信号も出力する。ｓｌｏｗ＿ｃｌｋの立ち上がり端は、ＰＷ＿ｌｅｆｔが有効であるとの信号を送る。フィードバック制御ブロック（開ループ制御）がない場合、このブロックの出力はデルタシグマ量子化器５０の入力に進み、システム内で使用されるフィードバック制御がある場合、このブロックの出力はフィードバック制御ブロック８０に進む。

領域用に最適化するために、ｒａｍｐ７００の値は符号なしの８ビット数としてハードウェア内に格納されるが、これが可能であるのは、２４ビットの外ではｒａｍｐ７００の符号は別々に処理され、下位の１５ビットは常に０であるためである。

信号ｄｉｆｆ（およびｄｉｆｆ＿ｏｌｄ）は２の１６乗未満の最大値を有するため、１５ビット数としてハードウェア内に格納される。

デルタシグマ量子化器５０のアーキテクチャは、図３に示されている。それぞれのチャネル（左および右）が、デルタシグマ量子化器ブロックのうちの１つを有する。このブロックの実施は、左チャネルについてのみ記載されている。

このブロックへの入力は、出力ＰＷＭ信号の所望のパルス幅を表す２４ビットワードＰＷ＿ｌｅｆｔである。フィードバック制御ブロック８０がある場合、デルタシグマ量子化器５０への２４ビット入力はクロスポイント推定器ブロック４０から直接来るのではなく、フィードバック制御ブロック８０から来ることになる。この入力は量子化器５０によって量子化され、１０ビット出力ＰＷｓｈｏｒｔ＿ｌｅｆｔを生成し、これが出力ＰＷＭ信号の実際に実施されるパルス幅となる。量子化雑音の４次雑音形成は、入力２４ビット信号を１０ビットに直接切り捨てる場合と比べて、当該帯域内での最終ＰＷＭ信号のＴＨＤを大幅に減少させるために、この量子化器によって実行される。デジタル式で符号化された信号の雑音形成は、原則として入力の最下位ビットを最上位ビットにオーバフローするまで累積し、出力に寄与できるようにすることによって実行される。

加算器８０４、８０５、８０６、および８０７の出力の１４の最下位ビットは、それぞれＬＳＢ１、ＬＳＢ２、ＬＳＢ３、およびＬＳＢ４と示される。加算器８０４、８０５、８０６、および８０７の１０の最上位ビットは、それぞれＭＳＢ１、ＭＳＢ２、ＭＳＢ３、およびＭＳＢ４と示される。すべての加算器および減算器は、２４ビットの加算器および乗算器であってよい。アーキテクチャ全体を、以下で説明するような最低のビット数に最適化することができる。

加算器８０５、８０６、および８０７は、実際に２つの１４ビット数の加算を実行する。ＭＳＢ１、ＭＳＢ３、およびＭＳＢ４が、それぞれ加算器８０５、８０６、および８０７の繰上げ（ｃａｒｒｙ）ビットである。したがってアーキテクチャが必要な最低ビット数に最適化される場合、好ましくは算術演算ユニットは、ａ）加算器８０５、８０６、および８０７が１４ビット加算器である、ｂ）減算器８１１、８１２、および８１４が１ビット減算器である、ｃ）減算器８１３および８１５が２ビット減算器である、ｄ）減算器８１６が３ビット減算器である、さらにｅ）加算器８０８、８０９、および８１０が１１ビット加算器である（最終出力ＰＷｓｈｏｒｔ＿ｌｅｆｔは１０ビットに限定される）、という方法で実施される。

実際にブロック５０は、出力電力段のスイッチング周波数（３８４ｋＨｚまたは７６８ｋＨｚのいずれか）のペースで動作し、したがって図３の遅延ブロックｚ^−１は、１／３８４ｋＨｚまたは１／７６８ｋＨｚのいずれかの遅延を表す。デルタシグマ量子化器５０の作動周波数は非常に遅いため、すべての加算／減算は、周波数９８．３０４ＭＨｚで動作する１つの２４ビット加算器で実施することができる。

ＰＷＭ生成ブロック６０のアーキテクチャは、図１２に示されている。２つのチャネル（左および右）は、それぞれ１つのＰＷＭ生成ブロックを有する。

図１２に示されるようなブロックアーキテクチャは、ゲート制御される４つのトランジスタを備えた全ブリッジ電力段であるが、アーキテクチャからブロック９０４のみが省略された場合には、同じ方式が半ブリッジ電力段をカバーするように拡張可能であると想定される。このアーキテクチャは、特に高分解能の１９６．６０８ＭＨｚ／１８０．６３３６ＭＨｚの出力ＰＷＭ信号を達成するように編成されるが、大部分の論理はより低いクロック周波数９０．３１６８ＭＨｚで動作可能である。この方式は、使用可能なＦＰＧＡ技術の動作周波数の上限を事実上延長するものである。

ＰＷＭ生成は、２つのブロック９０１および９０２に分割され、どちらも９０．３１６８ＭＨｚで動作する。これらのブロックはそれぞれ、１０ビット入力ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔをランプ生成器の１０ビット出力と比較する。ランプ生成器は、実際には各スイッチング周期の最初にリセットされるアップカウンタである。ブロック９０１はクロックの正の端部で動作し、ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔをｒａｍｐ１と比較する（ｒａｍｐ１は、あらゆるスイッチング周期の最初に１にリセットされ、各クロックサイクルで２ずつ増分される）。同じ様に、ブロック９０２はクロックの負の端部で動作し、ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔをｒａｍｐ２と比較する（ｒａｍｐ２は、あらゆるスイッチング周期の最初に０にリセットされ、各クロックサイクルで２ずつ増分される）。Ｏｕｔ＿ｐｏｓと命名されたブロック９０１からの出力は、ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔが正の場合およびＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔがｒａｍｐ１より大きい場合は１にセットされ、そうでない場合、Ｏｕｔ＿ｐｏｓは０にリセットされる。Ｏｕｔ＿ｎｅｇと命名されたブロック９０１からの出力は、ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔが負の場合およびＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔの絶対値がｒａｍｐ１より大きい場合は１にセットされ、そうでない場合、Ｏｕｔ＿ｎｅｇは０にリセットされる。Ｏｕｔ＿ｐｏｓ＿ｓｈｉｆｔと命名されたブロック９０２からの出力は、ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔが正の場合およびＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔがｒａｍｐ２より大きい場合は１にセットされ、そうでない場合、Ｏｕｔ＿ｐｏｓ＿ｓｈｉｆｔは０にリセットされる。Ｏｕｔ＿ｎｅｇ＿ｓｈｉｆｔと命名されたブロック９０２からの出力は、ＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔが負の場合およびＰＷ＿ｓｈｏｒｔ＿ｌｅｆｔの絶対値がｒａｍｐ２より大きい場合は１にセットされ、そうでない場合、Ｏｕｔ＿ｎｅｇ＿ｓｈｉｆｔは０にリセットされる。

ブロック９０３および９０４は、不感時間の持続期間中は０にリセットされ、そうでない場合は１である、信号９１０、９１１、９１２、および９１３を生成することによって不感時間制御を実施する。ブロック９０３への入力は、信号Ｏｕｔ＿ｐｏｓ、Ｏｕｔ＿ｎｅｇ、および所望の不感時間（不感時間の分解能は１／９０．３１６８ＭＨｚである）である。ブロック９０３の出力は信号９１０および９１１であり、これらはＯｕｔ＿ｐｏｓおよびＯｕｔ＿ｎｅｇそれぞれでの変更直後に０にリセットされる。信号９１０および９１１は、所望の不感時間に等しい時間については０に維持され、その後で１にセットされる。同様に、ブロック９０４への入力は、信号Ｏｕｔ＿ｐｏｓ＿ｓｈｉｆｔ、Ｏｕｔ＿ｎｅｇ＿ｓｈｉｆｔ、および所望の不感時間である。ブロック９０４の出力は信号９１２および９１３であり、Ｏｕｔ＿ｐｏｓ＿ｓｈｉｆｔおよびＯｕｔ＿ｎｅｇ＿ｓｈｉｆｔそれぞれでの変更直後に０にリセットされる。その後で信号９１２および９１３は、所望の不感時間に等しい時間については０に維持され、その後１にセットされる。ブロック９０３は９０．３１６８ＭＨｚクロックの正の端部で動作し、ブロック９０４は９０．３１６８ＭＨｚクロックの負の端部で動作する。

ブロック９０３および９０４の出力は、高周波数（２．９０．３６１８ＭＨｚ）で動作可能なブロック９０５（このブロックは、１ビット数のみを比較する）で、共に処理される。ブロック９０５は、４つのＰＷＭ出力、Ｐ＿ｌｅｇ１、Ｎ＿ｌｅｇ１、Ｐ＿ｌｅｇ２、Ｎ＿ｌｅｇ２を生成する。これら４つのＰＷＭ出力は、音声増幅器の全ブリッジ電力段の４つのトランジスタのゲート制御（ｇａｔｉｎｇ）信号として使用され、分解能１／（２．９０．３６１８ＭＨｚ）で生成される。出力Ｐ＿ｌｅｇ１は、信号９１２が１の場合およびＯｕｔ＿ｐｏｓ＿ｓｈｉｆｔが１の場合に、１にセットされる。出力Ｐ＿ｌｅｇ１は、ａ）信号９１２が０、ｂ）Ｏｕｔ＿ｐｏｓ＿ｓｈｉｆｔが０、ｃ）信号９１０が０、またはｄ）Ｏｕｔ＿ｐｏｓが０の、４つの条件のうちのいずれかが発生した場合に、０にリセットされる。出力Ｎ＿ｌｅｇ１は、ａ）信号９１０が１でありＯｕｔ＿ｐｏｓの補数が１である、またはｂ）信号９１２が１でありＯｕｔ＿ｐｏｓ＿ｓｈｉｆｔの補数が１であるという、２つの条件のうちのいずれかが発生した場合に、１にセットされる。出力Ｎ＿ｌｅｇ１は、Ｏｕｔ＿ｐｏｓ＿ｓｈｉｆｔが１になったときに０にリセットされる。出力Ｐ＿ｌｅｇ２は、信号９１３が１であり、Ｏｕｔ＿ｎｅｇ＿ｓｈｉｆｔが１である場合に、１にセットされる。出力Ｐ＿ｌｅｇ２は、ａ）信号９１３が０、ｂ）Ｏｕｔ＿ｎｅｇ＿ｓｈｉｆｔが０、ｃ）信号９１１が０、またはｄ）Ｏｕｔ＿ｎｅｇが０の、４つの条件のうちのいずれかが発生した場合に、０にリセットされる。出力Ｎ＿ｌｅｇ２は、ａ）信号９１１が１でありＯｕｔ＿ｎｅｇの補数が１である、またはｂ）信号９１３が１でありＯｕｔ＿ｎｅｇ＿ｓｈｉｆｔの補数が１であるという、２つの条件のうちのいずれかが発生した場合に、１にセットされる。出力Ｎ＿ｌｅｇ２は、Ｏｕｔ＿ｎｅｇ＿ｓｈｉｆｔが１の場合に０にリセットされる。

不感時間入力は、１／９０．３６１８ＭＨｚの増分で与えられることが想定される。

乗算器のアーキテクチャは、図１３に示されている。ここに示されたような乗算器は、速度に関してＦＰＧＡ用に最適化される（Ｘｉｌｉｎｘ Ｓｐａｒｔａｎ ＩＩＥ−４００ ＦＰＧＡ、速度グレード７では、周波数９０．３６１８ＭＨｚで動作可能である）。乗算器は、符号付き２４ビット数と符合付き１６ビット数の乗算を実行する。乗算器は、クロックサイクルごとに新しいエントリを受け入れることが可能（すなわち、並列乗算器）であり、乗算は６クロックサイクルにパイプライン化される。２４ビット入力ａ_ｉｎは、最初にレジスタ１００１に格納される。１６ビット入力ｂ_ｉｎは、最初にレジスタ１００２に格納される。次にｂ_ｉｎとａ_ｉｎの連続するビットペアとの部分的な積が形成され、図１３に示されるようにレジスタ１００３から１０１３に格納される。これらの部分的な積は、ｂ_ｉｎと１だけシフトされたｂ_ｉｎとの合計によって形成される（ｂ_ｉｎとシフトされたｂ_ｉｎとは、０による乗算の場合にすべてゼロで置き換えることができる）。ｂ_ｉｎとａ_ｉｎの最上位ビットとの乗算は、正しい結果を得るためにこの部分的な合計が取り消され、すべての他の部分的な積に加えられる必要があることから、別に実行される。この部分的な合計はレジスタ１０１５に格納される。

レジスタ１００３および１００４の出力は、ビットの位置を考慮に入れながら次のステップで加算される（すなわち、レジスタ１００４の出力は２ビットだけ左にシフトされた後、符号拡張されたレジスタ１００３の出力に加えられる）。レジスタ１００３および１００４の出力の合計は、レジスタ１０１６に格納される。レジスタ１００５および１００６の出力の合計は、レジスタ１００７および１００８、１００９および１０１０、１０１１および１０１２の出力の合計と同じ方法で形成され、当該合計は、それぞれレジスタ１０１７、１０１８、１０１９、および１０２０に格納される。レジスタ１０１３、１０１４、および１０１５の出力の合計はレジスタ１０２１に格納される。レジスタ１０１６および１０１７からの出力の合計は次のステップで実行されるが、レジスタ１０１７の出力は４ビットだけ左にシフトされた後、符号拡張されたレジスタ１０１６の出力に加えられる。この加算の結果はレジスタ１０２２に格納される。レジスタ１０１８および１０１９の出力は、レジスタ１０２０および１０２１の出力と同じ方法で合計され、それぞれレジスタ１０２２、１０２３、および１０２４に格納される。レジスタ１０２２および１０２３の出力は次のステップで合計されるが、レジスタ１０２３の出力は８ビットだけ左にシフトされた後、符号拡張されたレジスタ１０２２の出力に加えられる。この合計はレジスタ１０２６に格納される。レジスタ１０２４の出力は、そのコンテンツにレジスタ１０２５を通過させることによって１クロックサイクルだけ遅延されるが、これは、次のサイクルでのレジスタ１０２５の出力時に正しい信号を有するように実行される。最終的に、レジスタ１０２６の出力はレジスタ１０２５の出力に加えられるが、レジスタ１０２５の出力は１６ビットだけ左にシフトされた後、符号拡張されたレジスタ１０２６の出力に加えられる。レジスタ１０２５および１０２６の出力のこの最後の加算の結果が最終結果であり、レジスタ１０２７に格納される。

前述のような乗算器アーキテクチャは必ずしもＡＳＩＣ実施のための最良のアーキテクチャではない可能性もあり、各実施プラットフォーム／技術について、領域および速度の観点から他のアーキテクチャに照らして個別に慎重に評価する必要がある。

フィードバック制御の一実施形態のブロック図が、図４に示されている。提案された制御の記述は、全ブリッジスイッチモード変換器１００を有する１つの音声チャネルの場合に関するものであるが、記述された制御ストラテジは、半ブリッジスイッチモード変換器にも同様に容易に適用される。

電力変換器は、固定されたスイッチング周波数で動作する。制御は内部ループ８０Ａおよび外部ループ８０Ｂからなる。内部ループ８０Ａは、負荷を横切るろ波されていない（スイッチングされた）電圧である、制御ｖ_１−ｖ_２を実行する。外部ループ８０Ｂは、負荷電圧ｖ_ｌｏａｄを制御する。

内部ループ８０Ａは、スピーカを横切るろ波されていない電圧であるｖ_１−ｖ_２の平均値を、その参照値と等しくさせるものである。ｖ_１およびｖ_２は、図４のブロック図にマーク付けされている。ｖ_１−ｖ_２の平均値の参照は（ＰＷ＿ｓｈｏｒｔＶ_{ＤＣＢＵＳ}）に等しく作成され、この式でＰＷ＿ｓｈｏｒｔは出力ＰＷＭパルスのコマンド持続期間（デルタシグマ量子化器によって算出される）であり、Ｖ_{ＤＣＢＵＳ}は対応するＤＣ＿ｂｕｓの最新サンプルの値である（正の入力データの場合は正のＤＣ＿ｂｕｓ電圧であり、負の入力データの場合は負のＤＣ＿ｂｕｓ電圧である）。ＰＷ＿ｓｈｏｒｔは、左チャネルの場合はＰｗｓｈｏｒｔ＿ｌｅｆｔに等しく、右チャネルの場合はＰｗｓｈｏｒｔ＿ｒｉｇｈｔに等しい。Ｐｗｓｈｏｒｔ＿ｌｅｆｔおよびＰｗｓｈｏｒｔ＿ｒｉｇｈｔは、図５のデルタシグマ量子化器ブロックによって算出される。

具体的に言えば、誤差（ｖ_１−ｖ_２の平均値とＰＷ＿ｓｈｏｒｔＶ_{ＤＣＢＵＳ}の差）の積分値が、スイッチング周期の整数値に等しい時間間隔にわたって測定される。この誤差の積分値はＶ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}として示される。

ｎ番目のスイッチング周期における出力ＰＷＭ信号の所望のパルス幅（全２４ビット精度で算出）である、ＰＷ＿ｌｅｆｔ＿ｏｕｔは、別々に設定された２４ビットコマンド値ＰＷ＿ｌｅｆｔ＿ｃｍｄに加えて、Ｖ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}のｋ＋１最新値の１次関数として算出される。

上式で、Ａ（ｉ）はＶ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}の前の各値に対する重み係数である。これらの係数は、出力波形の低ＴＨＤを達成するために最適化される。（４．１）のＶ_{ＤＣＢＵＳ}は、対応するＤＣ＿ｂｕｓ電圧の最新サンプルの値である。

Ｖ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}は、動作可能な増幅器９０とコマンドで放電可能なコンデンサ９２とを使用して測定される。実際には、すべての周期をカバーするためには、こうした動作可能な増幅器−コンデンサのセットを２つ有することが必要であり、セットはその後Ｖ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}の測定時に交替し、その結果、一方のコンデンサ値が読み取られる／リセットされる間に、他方のセットは測定を継続する。Ｖ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}の測定は、アナログ領域測定の方がより高い精度が達成できるため、デジタル領域ではなくアナログ領域で実行される。

外部ループ８０Ｂは、内部ループ用の入力である値ＰＷ＿ｌｅｆｔ＿ｃｍｄを算出する。

単なる出力電圧の調整の場合には、ｎ番目のスイッチング周期におけるＰＷ＿ｌｅｆｔ＿ｃｍｄは、以下のようになる。

（４．２）では、Ｖ_ｌｏａｄ（ｉ）はｉ番目のスイッチング周期における負荷電圧の平均値であり、ｉ番目のスイッチング周期で取得されたすべてのＶ_ｌｏａｄのサンプルの移動平均として算出される。

入力ＤＣ＿ｂｕｓ電圧の値であるＶＤＣ＿ｂｕｓ正およびＶＤＣ＿ｂｕｓ負は、Ａ／Ｄ変換器９４によってアナログからデジタル領域に変換された後、それぞれワードＶ_{ＤＣｂｕｓ＋}およびＶ_{ＤＣｂｕｓ−}で表される。Ｖ_{ＤＣｂｕｓ＋}およびＶ_{ＤＣｂｕｓ−}は、入力ＤＣ＿ｂｕｓ電圧内の変化に照らして調整するように、最終的にその出力値ＰＷ＿ｌｅｆｔ（および２チャネルの場合はＰＷ＿ｒｉｇｈｔ）を調節する、クロスポイント推定器ブロックに送られる。この動作の詳細な記述は、上記に示されている。

不感時間／立上り時間／立下り時間を補償するための代替方法には、誤差電圧Ｖ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}の測定値および対応するｉ_ｉｎ（ｉ_ｉｎは、図４にマーク付けされたフィルタへの入力電流）の値の（チップメモリへの）格納が含まれる。Ｖ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}は、電力段内の有限立下り／立ち上がり時間および不感時間が原因で発生するものであるため、取得されるＶ_{ｓｗｉｔｃｈｅｄ＿ｅｒｒｏｒ}値のセットは、ＰＷＭ信号のパルス幅を前もって調節し、誤差電圧の発生を防ぐために使用することができる。

４つ（またはそれ以上）の所望の出力電圧対出力電流特徴のセットをメモリに格納し、実際に検出された出力電圧／出力電流比（すなわち、通常は２、４、８、または１６オームのうちのいずれかの値を取ることが可能な、検出されたスピーカのインピーダンス）に応じて自動的に選択することができる。

以上、本発明について特定の実施形態に関係して説明してきたが、当業者であれば、多くの他の変形形態および修正形態ならびにその他の使用が明らかとなろう。したがって本発明は、本明細書に示された特定の開示によってではなく、添付の特許請求の範囲によってのみ限定されるものとする。

本発明に従ってＰＣＭをＰＷＭに変換するための回路を示す全体のブロック図である。 図１のフィルタブロックを示すブロック図である。 １チャネル用の図１のデルタシグマ量子化器を示すブロック図である。 フィードバック制御を示す図１の回路の制御流れを示すブロック図である。 フィードバック制御を省略したより詳細なＰＣＭからＰＷＭへの変換を示すブロック図である。 図１のサンプルレート変換器を示すブロック図である。 図５の低域フィルタを示すブロック図である。 図５の補間フィルタ１を示すブロック図である。 図５の補間フィルタ２を示すブロック図である。 図５の１チャネル用のボリューム制御を示すブロック図である。 図５の１チャネル用のクロスポイント推定器を示すブロック図である。 図１および図５に示された１チャネル用のＰＷＭ生成ブロックを示すブロック図である。 本発明で使用される乗算器を示すブロック図である。

Claims (54)

1. 入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換してパルス幅変調入力信号を必要とするスイッチング音声増幅器を駆動する回路であって、
   第１のサンプリング周波数で入力直列ＰＣＭデジタル信号を受信し、第１のサンプリング周波数が第２の周波数よりも低い場合は、第２の周波数で入力直列ＰＣＭデジタル信号を第２の直列ＰＣＭデジタル信号に変換するサンプルレート変換器と、
   第２の直列ＰＣＭデジタル信号を第３の周波数にアップサンプリングし、第２の直列ＰＣＭデジタル信号を並列デジタル信号に変換するデジタルフィルタ段と、
   並列デジタル信号を受信し、デジタルボリュームコマンド制御信号に従ってボリューム調整済み並列デジタル信号を生成するボリューム制御段と、
   ボリューム調整済み並列デジタル信号とデジタルランプ信号との間のクロスポイントを計算し、スイッチング音声増幅器の所望のパルス幅変調を表す並列デジタル信号を生成するデジタルクロスポイント推定器段と、
   所望のパルス幅変調を表す並列デジタル信号を、スイッチング音声増幅器に印加されるパルス幅変調を表す量子化済み並列デジタル信号に量子化する量子化段と、
   量子化済み並列デジタル信号をＰＷＭ信号に変換してスイッチング音声増幅器を駆動するＰＷＭ生成段とを含むことを特徴とする回路。
2. スイッチング音声増幅器の出力を入力として受信するフィードバック制御段をさらに含み、前記フィードバック制御段は、前記クロスポイント推定器段から前記並列デジタル信号を受信し、前記スイッチング音声増幅器の出力が所望のレベルであるように、前記クロスポイント推定器段からの前記並列デジタル信号をフィードバック制御済みの並列デジタル信号に調整することを特徴とする請求項１に記載の回路。
3. 前記サンプルレート変換器は、前記入力直列ＰＣＭデジタル信号を直並列変換済み並列デジタル信号に変換するための直並列変換器（ｄｅｓｅｒｉａｌｉｚｅｒ）段と、前記入力直列ＰＣＭデジタル信号が第２の周波数未満である場合は、前記直並列済み並列デジタル信号を第２の高周波数の直列デジタルＰＣＭ信号に再変換し、または前記入力直列ＰＣＭデジタル信号が第２の周波数と同じである場合は前記周波数を維持する並直列変換器段とを含むことを特徴とする請求項１に記載の回路。
4. 前記デジタルフィルタ段は、
   前記第２の直列ＰＣＭデジタル信号から低域ろ波済み並列デジタル信号を生成する第１のデジタル低域フィルタと、
   前記低域ろ波済み並列デジタル信号のサンプリング周波数を上げ、アップサンプリングされたろ波済み並列デジタル信号を提供するアップサンプリング段と、
   補間されアップサンプリングされたろ波済み並列デジタル信号を提供するデジタル補間フィルタとを含むことを特徴とする請求項１に記載の回路。
5. 前記アップサンプリング段は第１および第２のアップサンプリング段を含み、前記補間フィルタは第１および第２の補間フィルタを含み、前記第１のアップサンプリング段は前記第１の補間フィルタに送り込み、前記第２のアップサンプリング段は前記第１の補間フィルタに続いて前記第２の補間フィルタに送り込むことを特徴とする請求項４に記載の回路。
6. 前記ボリューム制御段は、前記並列デジタル信号を前記デジタルフィルタ段から受信するデジタル乗算器と、前記ボリューム調整済み並列デジタル信号を生成するデジタルボリュームコマンドとを含むことを特徴とする請求項１に記載の回路。
7. ボリュームの段階的制御を実施する前記ボリュームコマンド制御を受信して前記ボリューム調整済み並列デジタル信号を提供するデジタル変更レートリミッタフィルタをさらに含むことを特徴とする請求項６に記載の回路。
8. 前記ボリューム調整済み並列デジタル信号を事前に選択されたデジタルビット数まで切り捨てる、前記デジタル乗算器の出力に結合された切捨て段をさらに含むことを特徴とする請求項７に記載の回路。
9. 前記デジタルクロスポイント推定器段は、
   並列デジタルランプ信号を生成するデジタルランプ生成器と、
   前記並列デジタルランプ信号および前記ボリューム調整済み並列デジタル信号を受信して、前記並列デジタルランプ信号と前記ボリューム調整済み並列デジタル信号との差に対応するデジタル出力差信号を提供するデジタル減算段と、
   前記デジタル出力差信号を格納済みの差信号として格納するメモリと、
   現在のクロック周期に対するデジタル出力差信号および以前のクロック周期に対する格納済み差信号を入力として受信するクロスポイントソルバであって、格納済みと現在との差信号の差がいつ符号を変更したか判定し、それによってランプ信号とボリューム調整済み信号との間のクロスポイントを決定するクロスポイントソルバとを含むことを特徴とする請求項１に記載の回路。
10. 前記クロスポイントソルバは、格納済みと現在との差信号の間で線形近似を使用して、前記デジタルランプ信号とボリューム調整済み並列デジタル信号との間のクロスポイントを決定することを特徴とする請求項９に記載の回路。
11. 前記量子化段は、前記所望のパルス幅変調を表す前記並列デジタル信号を受信し、前記パルス幅変調を表す削減されたビット量子化済みデジタル信号に変換してスイッチング音声増幅器に適用することを特徴とする請求項１に記載の回路。
12. 前記ＰＷＭ生成段は、それぞれがクロック信号の正および負の端部でトリガされる第１および第２のＰＷＭブロックを含み、前記第１および第２のＰＷＭブロックはそれぞれ、前記デジタルランプ信号と前記量子化済み並列デジタル信号とを比較し、２つのパルス幅変調信号を生成して、半ブリッジのスイッチング音声増幅器の２つのスイッチを駆動するデジタルランプ生成器およびデジタル比較器を含むことを特徴とする請求項１に記載の回路。
13. 前記ＰＷＭ生成段は、前記２つのパルス幅変調信号間の不感時間を保証して半ブリッジのスイッチング音声増幅器の２つのスイッチを駆動する不感時間生成器段をさらに含むことを特徴とする請求項１２に記載の回路。
14. 前記スイッチング音声増幅器を負荷に結合する出力フィルタをさらに含み、前記フィードバック制御段は、
    内部制御ループおよび外部制御ループであって、前記内部制御ループは、前記出力フィルタによるろ波の前に前記スイッチング音声増幅器の出力電圧の平均値を制御し、前記外部制御ループは、前記出力フィルタによるろ波の後に前記スイッチング音声増幅器の出力電圧を制御する内部制御ループおよび外部制御ループを含むことを特徴とする請求項２に記載の回路。
15. 前記内部制御ループは、不感時間の補償および前記スイッチング音声増幅器のスイッチの有限オフ時間をさらに提供することを特徴とする請求項１４に記載の回路。
16. 前記外部制御ループは、前記出力フィルタおよびスイッチング音声増幅器内の損失に対する補償をさらに提供することを特徴とする請求項１４に記載の回路。
17. 入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換してパルス幅変調入力信号を必要とするスイッチング回路を駆動する回路であって、
    前記入力直列ＰＣＭデジタル信号をより高い周波数にアップサンプリングし、前記入力直列ＰＣＭデジタル信号を並列デジタル信号に変換するデジタルフィルタ段と、
    前記並列デジタル信号とデジタルランプ信号との間のクロスポイントを計算し、前記スイッチング回路の所望のパルス幅変調を表す並列デジタル信号を生成するデジタルクロスポイント推定器段と、
    前記スイッチング回路の所望のパルス幅変調を表す前記並列デジタル信号をＰＷＭ信号に変換して前記スイッチング回路を駆動するＰＷＭ生成段とを含むことを特徴とする回路。
18. 前記入力直列ＰＣＭデジタル信号を第１のサンプリング周波数で受信し、前記第１のサンプリング周波数が第２の周波数よりも低い場合は、前記入力直列ＰＣＭデジタル信号を第２の周波数の第２の直列ＰＣＭデジタル信号に変換し、前記第２の周波数の前記第２の直列ＰＣＭデジタル信号をデジタルフィルタ段に提供する、サンプルレート変換器をさらに含むことを特徴とする請求項１７に記載の回路。
19. 前記デジタルフィルタ段から前記並列デジタル信号を受信し、デジタル利得コマンド制御信号に従って利得調整済み並列デジタル信号を生成する、利得制御段をさらに含むことを特徴とする請求項１７に記載の回路。
20. 前記所望のパルス幅変調を表す前記並列デジタル信号を、前記スイッチング回路に適用される前記パルス幅変調を表す量子化済み並列デジタル信号に量子化する量子化段をさらに含むことを特徴とする請求項１７に記載の回路。
21. スイッチング回路の出力を入力として受信するフィードバック制御段をさらに含み、前記フィードバック制御段は、前記クロスポイント推定器段から前記並列デジタル信号を受信し、前記スイッチング回路の出力が所望のレベルであるように、前記クロスポイント推定器段からの前記並列デジタル信号をフィードバック制御済みの並列デジタル信号に調整することを特徴とする請求項１７に記載の回路。
22. 前記サンプルレート変換器は、前記入力直列ＰＣＭデジタル信号を直並列変換済み並列デジタル信号に変換する直並列変換器段と、前記入力直列ＰＣＭデジタル信号が第２の周波数未満である場合は、前記直並列済み並列デジタル信号を第２の高周波数の直列デジタルＰＣＭ信号に再変換し、または前記入力直列ＰＣＭデジタル信号が第２の周波数と同じである場合は前記周波数を維持する並直列変換器段とを含むことを特徴とする請求項１８に記載の回路。
23. 前記デジタルフィルタ段は、
    前記第２の直列ＰＣＭデジタル信号から低域ろ波済み並列デジタル信号を生成する第１のデジタル低域フィルタと、
    前記低域ろ波済み並列デジタル信号のサンプリング周波数を上げ、アップサンプリングされたろ波済み並列デジタル信号を提供するアップサンプリング段と、
    補間されアップサンプリングされたろ波済み並列デジタル信号を提供するデジタル補間フィルタとを含むことを特徴とする請求項１７に記載の回路。
24. 前記アップサンプリング段は第１および第２のアップサンプリング段を含み、前記補間フィルタは第１および第２の補間フィルタを含み、前記第１のアップサンプリング段は前記第１の補間フィルタに送り込み、前記第２のアップサンプリング段は前記第１の補間フィルタに続いて前記第２の補間フィルタに送り込むことを特徴とする請求項２３に記載の回路。
25. 前記利得制御段は、前記並列デジタル信号を前記デジタルフィルタ段から受信するデジタル乗算器と、前記利得調整済み並列デジタル信号を生成するためのデジタル利得コマンドとを含むことを特徴とする請求項１９に記載の回路。
26. 利得の段階的制御を実施する前記利得コマンド制御を受信して前記利得調整済み並列デジタル信号を提供するデジタル変更レートリミッタフィルタをさらに含むことを特徴とする請求項２５に記載の回路。
27. 前記デジタル乗算器の出力に結合された、前記利得調整済み並列デジタル信号を事前に選択されたデジタルビット数まで切り捨てる切捨て段をさらに含むことを特徴とする請求項２６に記載の回路。
28. 前記デジタルクロスポイント推定器段は、
    並列デジタルランプ信号を生成するデジタルランプ生成器と、
    前記並列デジタルランプ信号および前記利得調整済み並列デジタル信号とを受信して、前記並列デジタルランプ信号と前記利得調整済み並列デジタル信号との差に対応するデジタル出力差信号を提供するデジタル減算段と、
    前記デジタル出力差信号を格納済みの差信号として格納するためのメモリと、
    現在のクロック周期に対するデジタル出力差信号および以前のクロック周期に対する格納済み差信号を入力として受信するクロスポイントソルバであって、格納済みと現在との差信号の差がいつ符号を変更したか判定し、それによってランプ信号と利得調整済み信号との間のクロスポイントを決定するクロスポイントソルバとを含むことを特徴とする請求項１９に記載の回路。
29. 前記クロスポイントソルバは、格納済みと現在との差信号の間で線形近似を使用して、前記デジタルランプ信号と利得調整済み並列デジタル信号との間のクロスポイントを決定することを特徴とする請求項２８に記載の回路。
30. 前記量子化段は、前記所望のパルス幅変調を表す前記並列デジタル信号を受信し、前記パルス幅変調を表す削減されたビット量子化済みデジタル信号に変換してスイッチング回路に適用することを特徴とする請求項２０に記載の回路。
31. 前記ＰＷＭ生成段は、それぞれがクロック信号の正および負の端部でトリガされる第１および第２のＰＷＭブロックを含み、前記第１および第２のＰＷＭブロックはそれぞれ、前記デジタルランプ信号と、前記スイッチング回路の所望のパルス幅変調を表す前記並列デジタル信号とを比較し、半ブリッジのスイッチング回路の２つのスイッチを駆動するために２つのパルス幅変調信号を生成するデジタルランプ生成器およびデジタル比較器を含むことを特徴とする請求項１７に記載の回路。
32. 前記ＰＷＭ生成段は、半ブリッジのスイッチング回路の２つのスイッチを駆動するために前記２つのパルス幅変調信号間の不感時間を保証するための、不感時間生成器段をさらに含むことを特徴とする請求項３１に記載の回路。
33. 前記スイッチング回路を負荷に結合する出力フィルタをさらに含み、前記フィードバック制御段は、
    内部制御ループおよび外部制御ループであって、前記内部制御ループは、前記出力フィルタによるろ波の前に前記スイッチング回路の出力電圧の平均値を制御し、前記外部制御ループは、前記出力フィルタによるろ波の後に前記スイッチング回路の出力電圧を制御する内部制御ループおよび外部制御ループを含むことを特徴とする請求項２１に記載の回路。
34. 前記内部制御ループは、不感時間の補償および前記スイッチング回路のスイッチの有限オフ時間をさらに提供することを特徴とする請求項３３に記載の回路。
35. 前記外部制御ループは、前記出力フィルタおよびスイッチング回路内の損失に対する補償をさらに提供することを特徴とする請求項３３に記載の回路。
36. 入力直列パルス符号変調（ＰＣＭ）デジタル信号から出力パルス幅変調（ＰＷＭ）デジタル信号に変換してパルス幅変調入力信号を必要とするスイッチング回路を駆動する方法であって、
    前記入力直列ＰＣＭデジタル信号をより高い周波数にアップサンプリングし、前記入力直列ＰＣＭデジタル信号を並列デジタル信号に変換するステップと、
    前記並列デジタル信号とデジタルランプ信号との間のクロスポイントを計算し、前記スイッチング回路の所望のパルス幅変調を表す並列デジタル信号を生成するステップと、
    前記スイッチング回路の所望のパルス幅変調を表す前記並列デジタル信号をＰＷＭ信号に変換して前記スイッチング回路を駆動するステップとを含むことを特徴とする方法。
37. 第１のサンプリング周波数で入力直列ＰＣＭデジタル信号を受信するステップ、および第１のサンプリング周波数が第２の周波数よりも低い場合は、第２の周波数で入力直列ＰＣＭデジタル信号を第２の直列ＰＣＭデジタル信号に変換するステップ、および前記第２の周波数の前記第２の直列ＰＣＭデジタル信号をアップサンプリング用に提供するステップをさらに含むことを特徴とする請求項３６に記載の方法。
38. 前記並列デジタル信号を受信するステップ、およびデジタル利得コマンド制御信号に従って利得調整済み並列デジタル信号を生成するステップをさらに含むことを特徴とする請求項３６に記載の方法。
39. 前記所望のパルス幅変調を表す前記並列デジタル信号を、前記スイッチング回路に適用される前記パルス幅変調を表す量子化済み並列デジタル信号に量子化するステップをさらに含むことを特徴とする請求項３６に記載の方法。
40. スイッチング回路の出力をフィードバック入力として受信するステップ、および前記スイッチング回路の出力が所望のレベルであるように、前記並列デジタル信号をフィードバック制御済みの並列デジタル信号に調整するステップをさらに含むことを特徴とする請求項３６に記載の方法。
41. 前記入力直列ＰＣＭデジタル信号を直並列変換済み並列デジタル信号に変換するステップ、および、その後で前記入力直列ＰＣＭデジタル信号が第２の周波数未満である場合は、前記直並列済み並列デジタル信号を第２の高周波数の直列デジタルＰＣＭ信号に再変換するステップ、または前記入力直列ＰＣＭデジタル信号が第２の周波数と同じである場合は前記周波数を維持するステップをさらに含むことを特徴とする請求項３７に記載の方法。
42. 前記第２の直列ＰＣＭデジタル信号から低域ろ波済み並列デジタル信号を生成するステップと、
    前記低域ろ波済み並列デジタル信号をアップサンプリングし、アップサンプリングされたろ波済み並列デジタル信号を提供するステップと、
    補間されアップサンプリングされたろ波済み並列デジタル信号を提供するステップとをさらに含むことを特徴とする請求項３７に記載の方法。
43. 前記アップサンプリングするステップは、第１回の前記低域ろ波済み並列デジタル信号のアップサンプリングをするステップ、および次に前記アップサンプリングされた低域ろ波済み並列デジタル信号を補間するステップ、および次に第２回のアップサンプリングをするステップ、および次に第２回の補間をするステップを含むことを特徴とする請求項４２に記載の方法。
44. 利得調整済み並列デジタル信号を生成するステップは、前記並列デジタル信号を受信するステップ、およびデジタル利得コマンド信号によって乗算して前記利得調整済み並列デジタル信号を生成するステップを含むことを特徴とする請求項３８に記載の方法。
45. 前記利得コマンド制御信号を受信するステップ、および、デジタル変更レートリミッタを使用して前記利得調整済み並列デジタル信号を提供する前記利得の段階的制御を実施するステップをさらに含むことを特徴とする請求項４４に記載の方法。
46. 前記利得調整済み並列デジタル信号を事前に選択されたデジタルビット数まで切り捨てるステップをさらに含むことを特徴とする請求項４５に記載の方法。
47. 前記クロスポイントを計算するためのステップは、
    並列デジタルランプ信号を生成するステップと、
    前記並列デジタルランプ信号および前記利得調整済み並列デジタル信号を受信し、前記並列デジタルランプ信号と前記利得調整済み並列デジタル信号との差に対応するデジタル出力差信号を提供するステップと、
    前記デジタル出力差信号を格納済みの差信号として格納するステップと、
    現在のクロック周期に対するデジタル出力差信号および以前のクロック周期に対する格納済み差信号を入力として受信し、格納済みと現在との差信号の差がいつ符号を変更したか判定し、それによってランプ信号と利得調整済み信号との間のクロスポイントを決定するステップとを含むことを特徴とする請求項３８に記載の方法。
48. 前記クロスポイントを決定するステップは、格納済みと現在との差信号の間で線形近似を使用して前記デジタルランプ信号と利得調整済み並列デジタル信号との間のクロスポイントを決定するステップを含むことを特徴とする請求項４７に記載の方法。
49. 前記量子化するステップは、前記所望のパルス幅変調を表す前記並列デジタル信号を受信し、前記パルス幅変調を表す削減されたビット量子化済みデジタル信号に変換してスイッチング回路に適用するステップを含むことを特徴とする請求項３９に記載の方法。
50. 前記ＰＷＭ信号に変換するステップは、デジタルランプ信号を提供するステップと、前記デジタルランプ信号と、前記スイッチング回路の所望のパルス幅変調を表す前記並列デジタル信号とを比較するステップと、半ブリッジのスイッチング回路の２つのスイッチを駆動するために２つのパルス幅変調信号を生成するステップとを含むことを特徴とする請求項３６に記載の方法。
51. 前記２つのパルス幅変調信号間の不感時間を保証して半ブリッジのスイッチング回路の２つのスイッチを駆動するステップをさらに含むことを特徴とする請求項５０に記載の方法。
52. 負荷に提供された前記スイッチング回路からの出力信号をろ波するステップをさらに含み、
    内部および外部のフィードバック制御ループを提供するステップと、
    前記内部フィードバック制御ループを使用して、前記出力信号のろ波の前に前記スイッチング回路の出力電圧の平均値を制御するステップと、前記外部フィードバック制御ループを使用して、前記出力信号のろ波の後に前記スイッチング回路の出力電圧を制御するステップとをさらに含むことを特徴とする請求項４０に記載の方法。
53. 前記内部フィードバック制御ループに、不感時間の補償と、前記スイッチング回路のスイッチの有限オフ時間とを提供するステップをさらに含むことを特徴とする請求項５２に記載の方法。
54. 前記外部フィードバック制御ループに、前記出力フィルタおよびスイッチング回路内の損失の補償を提供するステップをさらに含むことを特徴とする請求項５２に記載の方法。

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