JPH09500250A

JPH09500250A - 利得制御回路を校正する方法および装置

Info

Publication number: JPH09500250A
Application number: JP7504580A
Authority: JP
Inventors: ムエック，マイケル; ファーガソン，ポール・エフ，ジュニアー
Original assignee: アナログ・ディバイセス・インコーポレーテッド
Priority date: 1993-07-12
Filing date: 1994-06-29
Publication date: 1997-01-07
Also published as: EP0739549B1; WO1995002923A1; CA2167060A1; DE69421546T2; DE69421546D1; US5381148A; EP0739549A1

Abstract

(57)【要約】システムがディジタル／アナログ・コンバータ回路と校正回路とを含む。ディジタル／アナログ・コンバータ回路は、音量調整を行う利得制御回路を含む。システムは、校正モードと通常の動作モードとを含む。校正の間、利得制御回路と関連する補正値は校正回路により測定されて記憶される。通常動作の間、中間スケール・コードの予め定めた入力に対して、利得制御回路の音量設定における変化にも拘わらず所要のシステム出力は一定のままであるように、記憶された補正値がＤＡＣ回路に対する提供前に入力と組合わされる。

Description

【発明の詳細な説明】利得制御回路を校正する方法および装置発明の分野本発明は、利得制御回路に関し、特に利得制御回路と関連するオフセット電圧に対して補正する校正回路（ｃａｌｉｂｕｒａｔｉｏｎｃｉｒｃｕｉｔｒｙ）に関する。発明の背景オーディオ・エレクトロニックス（ａｕｄｉｏｅｌｅｃｔｒｏｎｉｃｓ））の分野においては、コンパクト・ディスク・プレーヤなどの如きオーディオ・コンポーネントにおけるユーザ制御された音量特徴を提供することがしばしば望ましい。従って、このようなコンポーネントに対しては、このような音量制御を提供するための利得または減衰制御回路を含めることが一般的である。ディジタル信号処理技術における最近の進歩により、今日見出される大部分のオーディオ・コンポーネントもまた、これら電気回路の多くが関連するＤＣオフセット・エラー電圧を有する如く、ディジタル／アナログ・コンバータ（以下本文では、「ＤＡＣ」）およびアナログ／ディジタル・コンバータ（以下本文では、「ＡＤＣ」）の如き信号変換要素を備えるディジタル回路をも含む。これらのオフセット・エラー電圧は、出力信号に望ましくない影響を生じ得る。このため、多くのシステムは、オフセット・エラー電圧の望ましくない影響を最小化する上で使用される校正回路を含んでいる。特に、ＤＡＣおよびＡＤＣは、一般に、著しいオフセット・エラー電圧が有効に無効化されて所要の出力信号が既知の入力信号から結果として生じるように校正される。このような校正方式の一例は、 Sｏｏｃｈ等の米国特許第５，０８７，９１４号に教示されている。Ｓｏｏｃｈの米国特許第５，０８７，９１４号においては、ＤＡＣのオフセット・エラー電圧に対するディジタル補正値が、校正ルーチンの間に決定され、正常な動作中にＤＡＣに対する各ディジタル入力から差引かれる。このため、例えば、中間スケール・コードの予め定めた入力に対しては、例えばゼロ・ボルトの既知の出力信号が結果として生じる。他の類似の校正方式は、この同じ結果を達成する。あるディジタル・オーディオ用途においては、このような校正方式がオフセット電圧の悪影響を最小化する上で有効である。しかし、これらの校正方式が望ましくない結果を生じるディジタル・オーディオ用途も存在する。特に、減衰設定の如何に拘わらず、一定の平均ＤＣ出力電圧が既知の入力信号に対して要求される用途においては、このような校正方式はうまくいかない。このような用途の一例は、ディジタル変換回路（即ち、ＤＡＣ）、ならびに（利得および減衰の制御を行う）利得制御回路を含むオーディオ・コンポーネントを含み、ＤＡＣの出力は増幅器および（または）スピーカ・システムの如き外部の以降の構成要素に対してユーザによりＡＣ接続される。このような回路構成では、中間スケール・コードの既知の入力に対しては、一定の平均ＤＣ出力信号（如何なる値でも）が利得制御回路により生じる減衰レベルの如何に拘わらず要求される。これは、減衰レベルにおける離散的変化（即ち、ディジタル音量制御の調整）から生じる出力信号の平均ＤＣ値がスピーカ・システムにＡＣ接続されユーザに「カチャ（ｃｌｉｃｋ）」とか「ポン（ｐｏｐ）」とかに聞こえる故にそうなる。先に述べた従来技術の校正方式はこんな望ましくない結果を生じる。発明の概要従来技術方式の先に述べた欠点は、既知の入力信号に対して信号のＤＣ出力レベルが利得制御回路により生じる減衰レベルにおけるどんな変化にも拘わらず、実質的に一定のままであるように校正される本発明の方法および装置によって克服される。特に、本発明によれば、システムは、入力端子と出力端子とを有する利得制御回路を含む。利得制御回路は、入力端子において入力信号を受取って出力端子において出力信号を与える。利得制御回路に接続された校正回路は、出力信号を受取り、補正値を測定して記憶する。入力端子、校正回路および利得制御回路間に接続された加算ブロックは、予め定めた入力信号に対して出力信号が利得制御回路によって与えられる利得または減衰の量における変化の如何に拘わらず、実質的に一定なままであるように、記憶された補正値を入力信号に加算する。本発明の望ましい実施例によれば、利得制御回路は、利得制御回路により与えられる利得または減衰の量を制御するようにそのフィードバック経路に接続された可変抵抗をもつ演算増幅器を含んでいる。加えて、本発明の望ましい実施例によれば、システムは更に、加算ブロックに接続された入力端子と、利得制御回路に接続された入力端子とを有するＤＡＣを含んでいる。本発明の他の利点、新規な特徴および目的については、添付図面に関して本発明の以降の詳細な記述を考察すれば明らかになるであろう。図面の簡単な説明図１は、本発明によるシステムの全体ブロック図、図２は、本発明の第１の実施例によるシステムの更に詳細なブロック図、および図３は、本発明の別の実施例によるシステムの更に詳細なブロック図である。詳細な記述図１において、入力端子１０と、加算ブロック（ｓｕｍｍｉｎｇｂｌｏｃｋ）１２と、利得制御回路１４と、出力端子１６と、校正回路１８とを含むシステムが示される。このシステムは、校正モードまたは通常の動作モードのいずれかで動作可能である。通常動作の間、入力信号が入力端子１０で受取られ、加算ブロック１２を介して利得制御回路１４へ送られる。利得制御回路１４は、出力端子１６に出力信号を与える。校正回路１８の出力は、線１９に沿って送られ、加算ブロック１２により入力信号から差引かれる。本文において用いられる用語「加算ブロック（ｓｕｍｍｉｎｇｂｌｏｃｋ）」とは、少なくとも１対の入力において数学演算を行って出力を生じる回路要素を示す。この数学演算は、加算または減算を含む。入力は、ディジタル・コード、電流、電圧、あるいは電荷の形態であり得る。利得制御回路１４は、ユーザに対して音量制御機能を提供し、本例においてはポテンショメータ２２が演算増幅器（ＯＰアンプ）２０の出力端子Ｂと反転入力端子Ａ間のフィードバック経路中に接続された反転利得段として構成されたＯＰアンプ２０を含む。ポテンショメータ２２は、ノード（結合点：ｎｏｄｅ）Ｅ（加算ブロック１２の出力）における利得制御回路１４に対する信号入力の減衰／利得に影響を及ぼすように調整することができる。本文で用いられる用語「利得制御回路（ｇａｉｎｃｏｎｔｒｏｌｃｉｒｃｕｉｔ））」は、入力信号に対して利得および（または）減衰を与えるように調整可能な回路を示すものと理解すべきである。このような回路は、手動、電気的あるいは他の方法で制御することができ、可変インピーダンス回路を含むことができる。この回路は、ＯＰアンプを含むことが望ましい。図１ではＯＰアンプが反転利得段として構成されて示されるが、利得制御回路が非反転利得段として構成されたＯＰアンプを含むこともできることが判る。また、図１にはシステム共通部２１とＯＰアンプ２０の非反転入力端子間に接続された電圧ソースとして示されるのは、他の理想的ＯＰアンプ２０と関連するオフセット・エラー電圧と呼ばれる入力であるオフセット・エラー電圧Ｖ_o2である。校正回路１８は、出力端子１６に現れる出力電圧が利得制御回路１４の減衰レベル（ポテンショメータ２２の設定）の如何に拘わらず既知の一定入力レベルに対して一定（ＤＣ）のままであることを保証するよう動作する。特に、校正ルーチンの間、校正回路１８は、フィードバック経路１７を介する出力信号から、ノードＡ、ＢおよびＥにおける電圧が利得制御回路１４の減衰レベルの如何に拘わらず予め定めた入力信号に対してＶ_o2で一定のままであるように、加算ブロック１２によって各入力信号から差引かれる補正値を生じて記憶する。先に述べたように、このような結果は、例えば、ユーザが外部コンデンサ（図示せず）を出力端子１６と直列に置き、このコンデンサが、ＤＣ信号を遮断しながら、増幅器およびスピーカ・システムの如き以降の構成要素に対してＡＣ信号を送る高域通過フィルタとして実質的に働くオーディオＡＣ結合用途において要求される。図２は、更に詳細に、本発明の一実施例によるシステムを示している。このシステムは、ＤＡＣ回路２４と校正回路２６とを含んでいる。本発明の校正方式については、図２に関して以下に記述することにする。図示の如く、ＤＡＣ回路２４は、ディジタル入力端子バス２８と、ディジタル加算ブロック３０と、オフセット・レジスタ３２と、ＤＡＣ３４と、利得制御回路３６と、出力端子３８とを含む。Ｖ_o2（システム共通部４７とＯＰアンプ４６の非反転入力端子間に接続された）は、ＯＰアンプ４６のオフセット・エラー電圧と呼ばれる入力を表わす。全てのブロックは、他の方法で理想的であると仮定される。通常の動作中、ディジタル入力信号は入力端子バス２８で受取られる。オフセット・レジスタ３２に記憶された補正値は、加算ブロック３０によってディジタル入力信号へ加算される。この和は、これをアナログ信号へ変換してこれを利得制御回路３６へ与えるＤＡＣ３４へ与えられる。利得制御回路３６は、ポテンショメータ４８の設定に応じて減衰あるいは利得を生じ、アナログ出力端子３８に出力信号が与えられる。校正回路２６は、校正ＡＤＣ４０と、加算ブロック４２と、保持レジスタ４４とを含む。校正中に、補正値が決定されてオフセット・レジスタ３２に記憶される。校正ルーチンは、以下に述べる２つのステップを含む。校正ルーチンの最初のステップでは、ＤＡＣ回路のオフセット・エラー電圧が減衰された（利得制御回路により完全に減衰された）状態でＤＡＣ出力により測定され、第２のステップでは、ＤＡＣ回路のオフセット・エラー電圧がＤＡＣ出力が減衰されずかつ利得制御回路が予め定めた利得に調整された状態で測定される。第１のステップでは、利得制御回路３６のポテンショメータ４８が、非反転入力端子ＡがＯＰアンプ４６の出力端子Ｂに直接接続（短絡）されるまで調整される。この設定は、ディジタル入力端子バス２８で受取られた入力信号における変化がノードＢのアナログ出力を変化させないように、ＤＡＣの出力を減衰（減音：ｍｕｔｅ）する。ノードＡおよびＢにおける電圧は同じとなり、またＶ_o2に等しくなる。従って、出力端子３８における出力電圧はＶ_{out mute}＝Ｖ_o2に等しくなる。出力電圧Ｖ_{out mute}は、フィードバック線３９に沿って、出力電圧をディジタル値に変換する校正ＡＤＣ４０へ送られる。このディジタル値は、保持レジスタ４４に記憶される。従って、保持レジスタ４４は、第１の校正ステップの意図された終了結果であるＶ_{out mute}のディジタル表示を含む。第２の校正ステップでは、中間スケール・コード（ｍｉｄｓｃａｌｅｃｏｄｅ）の既知のディジタル入力がディジタル入力端子バス２８に与えられ、本例においてはノードＥからノードＢに対する利得制御回路３６の利得が−１に等しくなるように、ポテンショメータ４８が設定される。しかし、この利得はゼロでないどんな値にも設定できることが理解されよう。この設定により、出力端子３８における電圧はＶ_{out uncal}＝２×Ｖ_o2に等しく、これはＤＡＣ出力端子Ｅの電圧がシステム共通部にあり、非反転ＯＰアンプ入力端子Ａにおける電圧がＶ_o2に等しくなる故である。この出力電圧Ｖ_{out uncal}は、同様にフィードバック線３９に沿って校正ＡＤＣ４０へ送られて、このＡＤＣによりディジタル値へ変換される。Ｖ_{out uncal}のこのディジタル表示は、線４１に沿って加算ブロック４２へ与えられる。加算ブロック４２は、Ｖ_{out uncal}のディジタル表示から保持レジスタにおける値（Ｖ_{out mute}のディジタル表示）を差引き、その結果（Ｖ_o2のディジタル表示）を線４３に沿ってオフセット・レジスタ３２へ与える。オフセット・レジスタ３２は、利得制御回路３６と関連するオフセット・エラー電圧のディジタル表示に等しいこのディジタル結果値（Ｖ_o2のディジタル表示）を記憶する。これで、校正ルーチンを完了する。先に述べたように、通常動作の間、校正ルーチンが完了した後、オフセット・レジスタ３２に記憶された値が加算ブロック３０によりディジタル入力端子２８で受取られたディジタル入力信号へ加算され、ノードＨに現れる和がＤＡＣ３４へ与えられる。このディジタル値の和は、ＤＡＣ３４によってアナログ信号へ変換され、このアナログ信号がノードＥで利得制御回路３６に与えられる。例えば、ディジタル入力信号が中間スケール・コードに等しいものと仮定すると、ノードＨに現れるディジタル和はＶ_o2のディジタル表示と等しく、ノードＥに現れるアナログ信号はＶ_o2に等しい。ノードＡに現れる電圧もまたＶ_o2に等しい。従って、ノードＢにおける電圧は、中間スケール・コードのディジタル入力信号に対してはポテンショメータの位置の如何に拘わらずＶ_o2のままである。換言すれば、中間スケール・コードのディジタル入力信号に対しては、出力端子３８に現れる出力電圧は、音量制御設定とは独立的にＶ_o2に常に等しい。このことは重要かつ好ましい結果であり、それはＡＣ結合用途において、中間スケール・コード入力に対して、ユーザが音量を離散的ステップで調整する故であり、出力電圧は一定のままであり、ユーザにはカチャという音あるいはポンという音が聞こえない故である。図３は、ＤＡＣ回路５０と校正回路５２とがシグマ−デルタ・アーキテクチャ（ｓｉｇｍａ−ｄｅｌｔａａｒｃｈｉｔｅｃｔｕｒｅ）を含む本発明の別の実施例によるシステムを示している。更に、この校正回路は、ＡＤＣシステムとしてＤＡＣ回路５０とは独立的に使用することができる。図示の如く、ＤＡＣ回路５０は、ディジタル入力端子５４と、加算ブロック５６と、ＤＡＣオフセット・レジスタ５８と、内挿フィルタ６０と、シグマ−デルタ変調器６２と、ＤＡＣ６４と、本例では１の公称帯域通過利得を持つアナログ・フィルタ６６と、利得制御回路６８と、補助入力回路７２と、出力加算回路７０と、アナログ出力端子７６とを含んでいる。通常の動作中、ディジタル入力信号がディジタル入力端子５４で受取られ、オフセット・レジスタ５８に記憶されたディジタル補正値が加算ブロック５６によってディジタル入力信号から差引かれる。その結果は、サンプリング周波数を増加させる内挿フィルタ６０へ与えられる。この内挿フィルタは、サンプリング周波数を約６４倍だけ増加することが望ましい。過剰サンプルされたディジタル信号は、従来通り信号についてノイズ整形を行ってディジタル・データ・ストリームをＤＡＣ６４に対して出力するシグマ−デルタ変調器６２へ与えられる。ＤＡＣ６４は、このディジタル・データ・ストリームをアナログ信号へ変換し、このアナログ信号は次にアナログ・フィルタ６６によって濾波されて信号の通過帯域外に現れる量子化ノイズのレベルを低減する。濾波されたアナログ信号は、次に利得制御回路６８を介して出力加算回路７０へ送られる。出力加算回路７０は、補助入力回路７２により与えられる信号を前記アナログ信号へ加算する。補助入力回路７２がＡＣ接続されるアナログ入力端子７４を含むことに注目されたい。このアナログ和は、出力端子７６に出力として与えられる。アナログ・フィルタ６６がオフセット・エラー電圧Ｖ_o1と呼ばれる関連する入力を持ち、利得制御回路６８におけるＯＰアンプ６７がオフセット・エラー電圧Ｖ_o2と呼ばれる関連する入力を持ち、出力加算回路７０におけるＯＰアンプ７１がオフセット・エラー電圧Ｖ_o3と呼ばれる関連する入力を持ち、補助入力回路におけるＯＰアンプ７３がオフセット・エラー電圧Ｖ_o4と呼ばれる関連する入力を持つことに注目されたい。図３における全てのブロックは、他の方法で理想的であるものと仮定される。校正回路５２は、アナログ入力端子７８と、このアナログ入力端子７８とフィードバック線７７間を選択するセレクタ８０と、シグマ−デルタＡＤＣ８２と、デシメータ（ｄｅｃｉｍａｔｏｒ）８４と、加算ブロック８６と、オフセット保持レジスタ８８と、ディジタル出力端子９０とを含む。校正回路５２は、アナログ入力信号がアナログ入力端子７８において受取られ、ディジタル出力信号がディジタル出力端子９０において与えられるＡＤＣシステムとして独立的に働くことができる。ＡＤＣシステムとして動作する時、セレクタ８０がアナログ入力端子７８を選択することになる。校正回路５２はまた、校正モードにおいてＤＡＣシステム５０を校正するようにも働く。校正回路５２は、図２に関して先に述べた校正回路２６と同様に動作する。従って、この校正方式については本文では再び記述しない。しかし、図３の実施例においては、Ｖ_{out mute}＝３×Ｖ_o3−Ｖ_o2 −Ｖ_o4であり、かつＶ_{out nucal}＝３×Ｖ_o3−２×Ｖ_o2＋Ｖ_o1−Ｖ_o4であることに注目されたい。通常の動作中、図２の実施例におけるように、中間スケール・コードのディジタル入力信号に対しては、ノードＥ、ＡおよびＢにおける電圧が、利得制御回路６８の減衰レベルの如何に拘わらず、Ｖ_o2に等しくなる。ノードＣにおける平均ＤＣレベルは、入力がＡＣ接続される時に入力端子７４における平均ＤＣレベルとも、また補助入力回路７２の減衰設定とも独立的にＶ_o4に等しくなる。このように、本発明は、利得制御回路を含むシステムに用いられる校正回路および方式を提供する。本発明により提供される利点は、音量がユーザによって離散的に調整される時にカチャという音およびポンという音が聞こえないことを含む。本文に述べた校正回路はオフセット・エラー電圧が直接的に測定され、ＡＤＣにより変換されてレジスタに記憶される開ループ構成を含むが、予期される出力が得られるまで補正値を変化させる連続的近似法あるいは他の技術を用いて閉ループ構成も使用できるものと考えられる。当該システムについては本文では電圧に関して記述し示したが、このシステムが電流または電荷によっても同様に働くであろうことを理解すべきである。本文では本発明について特定の実施例に関して記述したが、上記技術に照らして種々の変更および修正が可能である。従って、本文の実施例は例示としてのみ提示されること、および請求の範囲とその相等技術内で本発明が特に記述されたもの以外の方法で実施可能であることを理解すべきである。

【手続補正書】特許法第１８４条の８【提出日】１９９４年１２月２９日【補正内容】１９９４年１２月２９日付３４条補正請求の範囲１．入力端子（Ｅ）と出力端子（Ｂ）とを有し、入力端子において入力信号を受取り、出力端子において出力信号を与える利得制御回路（１４）と、利得制御回路に接続され、校正サイクルの間に出力信号を受取って利得制御回路に対する補正値を生じて記憶する校正回路（１８）と、前記校正回路（１８）と前記利得制御回路（１４）とに接続され、予め定めた入力信号に対して、利得制御回路の減衰または利得の量における変化にも拘わらず出力信号が実質的に一定のままであるように、記憶された補正値を入力信号と組合わせる加算ブロック（１２）と、を備えるシステム。２．前記利得制御回路が、入力端子と出力端子とを持つ演算増幅器を含み、更に該演算増幅器の入力端子に接続された可変抵抗を含む請求の範囲第１項記載のシステム。３．前記加算ブロックに接続された入力端子と、前記利得制御回路に接続された出力端子とを持つディジタル／アナログ・コンバータを更に備える請求の範囲第２項記載のシステム。４．前記ディジタル／アナログ・コンバータが、シグマ−デルタ・ディジタル／アナログ・コンバータを含む請求の範囲第３項記載のシステム。５．前記校正回路が、前記利得制御回路に接続された入力端子と前記加算ブロックに接続された出力端子とを有するアナログ／ディジタル・コンバータを含む請求の範囲第３項記載のシステム。６．前記校正回路が更に、アナログ／ディジタル・コンバータと加算ブロックとに接続されて補正値を記憶するオフセット・レジスタを含む請求の範囲第５項記載のシステム。７．前記校正回路が更に、アナログ／ディジタル・コンバータとオフセット・レジスタとに接続されて、校正サイクルの間に中間値を記憶する保持レジスタを含む請求の範囲第６項記載のシステム。８．入力端子（Ｅ）において入力信号を受取るステップと、出力端子（Ｂ）に出力信号を生じるように、利得制御回路（１４）により入力信号の利得または減衰を制御するステップと、校正サイクルの間に補正値を決定するステップと、該補正値を記憶するステップと、予め定めた入力信号に対して、前記利得制御回路の減衰量における変化にも拘わらず、出力信号が実質的に一定のままであるように、補正値を入力信号と組合わせるステップと、を含むシステムの校正方法。９．前記補正値決定ステップが、入力端子に予め定めた入力信号を提供するステップと、前記利得制御回路の利得または減衰を予め定めた量に設定するステップと、出力信号を測定するステップと、を含む請求の範囲第８項記載のシステムを校正する方法。１０．入力端子において入力信号を受取る前記ステップが、ディジタル入力端子においてディジタル入力信号を受取るステップを含む請求の範囲第９項記載のシステムを校正する方法。１１．ディジタル入力端子においてディジタル入力信号を受取る前記ステップの後に、前記ディジタル入力信号と前記補正値との組合わせをアナログ信号へ変換して、該アナログ信号を利得制御回路へ提供するステップを更に含む請求の範囲第１０項記載のシステムを校正する方法。１２．補正値を決定する前記ステップが更に、出力信号をディジタル信号へ変換するステップを含む請求の範囲第１１項記載の方法。

Claims

【特許請求の範囲】１．入力端子と出力端子とを有し、入力端子において入力信号を受取り、出力端子において出力信号を与える利得制御回路と、利得制御回路に接続され、校正サイクルの間に出力信号を受取り、利得制御回路に対する補正値を生じて記憶する校正回路と、前記校正回路と前記利得制御回路とに接続され、利得制御回路の減衰量または利得量における変化にも拘わらず予め定めた入力信号に対して、出力信号が実質的に一定のままであるように、記憶された補正値を入力信号と組合わせる加算ブロックと、を備えるシステム。２．前記利得制御回路が、入力端子と出力端子とを持つ演算増幅器を含み、更に該演算増幅器の入力端子に接続された可変抵抗を含む請求の範囲第１項記載のシステム。３．前記加算ブロックに接続された入力端子と、前記利得制御回路に接続された出力端子とを持つディジタル／アナログ・コンバータを更に備える請求の範囲第２項記載のシステム。４．前記ディジタル／アナログ・コンバータが、シグマ−デルタ・ディジタル／アナログ・コンバータを含む請求の範囲第３項記載のシステム。５．前記校正回路が、前記利得制御回路に接続された入力端子と前記加算ブロックに接続された出力端子とを有するアナログ／ディジタル・コンバータを含む請求の範囲第３項記載のシステム。６．前記校正回路が更に、アナログ／ディジタル・コンバータと加算ブロックとに接続されて補正値を記憶するオフセット・レジスタを含む請求の範囲第５項記載のシステム。７．前記校正回路が更に、アナログ／ディジタル・コンバータとオフセット・レジスタとに接続されて、校正サイクルの間に中間値を記憶する保持レジスタを含む請求の範囲第６項記載のシステム。８．入力端子と出力端子とを持ち、該入力端子において受取った入力信号の利得または減衰を調整して出力端子に出力信号を生じる利得制御手段と、前記利得制御手段に接続されて、校正サイクルの間に該利得制御装置に対する補正値を測定して記憶する校正手段と、前記校正手段と前記利得制御手段とに接続されて、予め定めた入力信号に対して、前記利得制御手段の減衰量における変化にも拘わらず出力信号が実質的に一定のままであるように、記憶された補正値を入力信号と組合わせる加算手段とを備えるシステム。９．前記利得制御手段が、入力端子と出力端子とを持つ演算増幅器を含み、更に該演算増幅器の入力端子に接続された可変レジスタを含む請求の範囲第８項記載のシステム。１０．前記加算手段に接続された入力端子と前記利得制御手段に接続された出力端子とを持つディジタル／アナログ・コンバータを更に備える請求の範囲第９項記載のシステム。１１．前記ディジタル／アナログ・コンバータがシグマ−デルタ・ディジタル／アナログ・コンバータを含む請求の範囲第１０項記載のシステム。１２．前記校正手段が、利得制御手段に接続された入力端子と前記加算手段に接続された出力端子とを持つアナログ／ディジタル・コンバータを含む請求の範囲第１０項記載のシステム。１３．前記校正手段が更に、前記アナログ／ディジタル・コンバータと前記加算手段とに接続されて補正値を記憶する第１の記憶手段を含む請求の範囲第１２項記載のシステム。１４．前記校正手段が更に、前記アナログ／ディジタル・コンバータと前記第１の記憶手段とに接続されて、校正サイクルの間に中間値を記憶する第２の記憶手段を含む請求の範囲第１３項記載のシステム。１５．入力端子において入力信号を受取るステップと、出力端子に出力信号を生じるように、利得制御回路により入力信号の利得または減衰を制御するステップと、校正サイクルの間に補正値を決定するステップと、該補正値を記憶するステップと、予め定めた入力信号に対して、前記利得制御回路の減衰量における変化にも拘わらず、出力信号が実質的に一定のままであるように、補正値を入力信号と組合わせるステップとを含むシステムの校正方法。１６．前記補正値決定ステップが、入力端子に予め定めた入力信号を提供するステップと、前記利得制御回路の利得または減衰を予め定めた量に設定するステップと、出力信号を測定するステップと、を含む請求の範囲第１５項記載のシステムを校正する方法。１７．入力端子において入力信号を受取る前記ステップが、ディジタル出力端子においてディジタル信号を受取るステップを含む請求の範囲第１６項記載のシステムを校正する方法。１８．ディジタル入力端子においてディジタル入力信号を受取る前記ステップの後に、前記ディジタル入力信号と前記補正値との組合わせをアナログ信号へ変換して、該アナログ信号を利得制御回路へ提供するステップを更に含む請求の範囲第１７項記載のシステムを校正する方法。１９．補正値を決定する前記ステップが更に、出力信号をディジタル信号へ変換するステップを含む請求の範囲第１８項記載の方法。