JP7239373B2 - 高電圧クロック生成回路 - Google Patents
高電圧クロック生成回路 Download PDFInfo
- Publication number
- JP7239373B2 JP7239373B2 JP2019064132A JP2019064132A JP7239373B2 JP 7239373 B2 JP7239373 B2 JP 7239373B2 JP 2019064132 A JP2019064132 A JP 2019064132A JP 2019064132 A JP2019064132 A JP 2019064132A JP 7239373 B2 JP7239373 B2 JP 7239373B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- voltage
- signal
- low
- voltage clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
低電圧クロック信号H3CKの立ち上がりが高電圧クロック信号H3CK_HVの立ち上がりよりも早い場合、まず、低電圧クロック信号H3CKの立ち上がりに応じて、DLL回路12の第1DフリップフロップDFF1の出力信号UPが立ち上がる。インバータINV1は、第1DフリップフロップDFF1の出力信号UPを反転させた反転信号を出力する。
高電圧クロック信号H3CK_HVの立ち上がりが低電圧クロック信号H3CKの立ち上がりよりも早い場合、まず、高電圧クロック信号H3CK_HVの立ち上がりに応じて、第2DフリップフロップDFF2の出力信号DOWNが立ち上がる。
11 クロック生成部
12 DLL回路
13 レベルシフタ
21 位相比較ブロック
22 チャージポンプブロック
23 DLブロック
Claims (6)
- 基本クロック信号に基づいて、前記基本クロック信号のクロックタイミングに応じて信号レベルが変化する第1クロック信号を生成するとともに、前記基本クロック信号を異なる時間だけ遅延させて2つの遅延クロック信号を得てかつ前記2つの遅延クロック信号の論理積をとることにより前記基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、
前記第1クロック信号と位相が異なる第2クロック信号を生成するDLL回路と、
前記第2クロック信号をレベルシフトして高電圧クロック信号を生成し、当該高電圧クロック信号を出力するとともに前記DLL回路に供給するレベルシフタと、
を有し、
前記DLL回路は、前記第1クロック信号、前記低電圧クロック信号、及び前記高電圧クロック信号の供給を受け、前記低電圧クロック信号と前記高電圧クロック信号との位相差に応じて前記第1クロック信号を遅延させ、当該遅延後の前記第1クロック信号を前記第2クロック信号として生成することを特徴とする高電圧クロック生成回路。 - 前記低電圧クロック信号は、第1の低電圧クロック信号及び第2の低電圧クロック信号からなる一対のクロック信号であり、
前記クロック生成部は、前記第1の低電圧クロック信号を前記DLL回路に供給し、
前記高電圧クロック信号は、前記第1の低電圧クロック信号に対応するクロックタイミングを有する第1の高電圧クロック信号と、前記第2の低電圧クロック信号に対応するクロックタイミングを有する第2の高電圧クロック信号と、からなる一対のクロック信号であり、
前記レベルシフタは、前記第2クロック信号に基づいて、前記第1の高電圧クロック信号及び前記第2の高電圧クロック信号を生成し、前記第1の高電圧クロック信号を前記DLL回路に供給する、
ことを特徴とする請求項1に記載の高電圧クロック生成回路。 - 前記DLL回路は、前記第1の低電圧クロック信号と前記第1の高電圧クロック信号との位相差に応じて、所定のノードに接続された容量を充電又は放電し、当該所定のノードの電位に基づく遅延時間で前記第1クロック信号を遅延させることにより、前記第2クロック信号を生成することを特徴とする請求項2に記載の高電圧クロック生成回路。
- コンデンサの充放電を切り替えることによりADを行うサンプルホールド回路に接続され、
前記第1の低電圧クロック信号、前記第2の低電圧クロック信号、前記第1の高電圧クロック信号及び前記第2の高電圧クロック信号を、前記コンデンサの充放電の切り替えを制御する制御信号として、前記サンプルホールド回路に供給することを特徴とする請求項2又は3に記載の高電圧クロック生成回路。 - 前記クロック生成部は、前記基本クロック信号を所定の遅延間隔で順次遅延させ、第1の遅延クロック信号、第2の遅延クロック信号、及び第3の遅延クロック信号を生成し、
前記第2の遅延クロック信号及び前記第3の遅延クロック信号の各々の論理レベルが共に2値の一方を示すとき立ち上がる信号波形を有する前記第1の低電圧クロック信号を生成し、前記第2の遅延クロック信号及び前記第3の遅延クロック信号の各々の論理レベルが共に2値の他方を示すとき立ち上がる信号波形を有する前記第2の低電圧クロック信号を生成することを特徴とする請求項2乃至4のいずかれ1に記載の高電圧クロック生成回路。 - 前記DLL回路は、前記低電圧クロック信号と前記高電圧クロック信号との位相差が大なるほど前記第1クロック信号を大きく遅延させることを特徴とする請求項1に記載の高電圧クロック生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019064132A JP7239373B2 (ja) | 2019-03-28 | 2019-03-28 | 高電圧クロック生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019064132A JP7239373B2 (ja) | 2019-03-28 | 2019-03-28 | 高電圧クロック生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020167462A JP2020167462A (ja) | 2020-10-08 |
JP7239373B2 true JP7239373B2 (ja) | 2023-03-14 |
Family
ID=72716385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019064132A Active JP7239373B2 (ja) | 2019-03-28 | 2019-03-28 | 高電圧クロック生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7239373B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001007287A (ja) | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | 半導体装置 |
JP2001084763A (ja) | 1999-09-08 | 2001-03-30 | Mitsubishi Electric Corp | クロック発生回路およびそれを具備した半導体記憶装置 |
WO2005008777A1 (ja) | 2003-07-22 | 2005-01-27 | Nec Corporation | 多電源半導体装置 |
JP2006115003A (ja) | 2004-10-12 | 2006-04-27 | Sony Corp | サンプルホールド回路およびそれを用いたパイプラインad変換器 |
JP2009253522A (ja) | 2008-04-03 | 2009-10-29 | Nec Corp | 半導体集積回路 |
JP2015050536A (ja) | 2013-08-30 | 2015-03-16 | 凸版印刷株式会社 | Dll回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3789629B2 (ja) * | 1998-01-27 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
-
2019
- 2019-03-28 JP JP2019064132A patent/JP7239373B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001007287A (ja) | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | 半導体装置 |
JP2001084763A (ja) | 1999-09-08 | 2001-03-30 | Mitsubishi Electric Corp | クロック発生回路およびそれを具備した半導体記憶装置 |
WO2005008777A1 (ja) | 2003-07-22 | 2005-01-27 | Nec Corporation | 多電源半導体装置 |
JP2006115003A (ja) | 2004-10-12 | 2006-04-27 | Sony Corp | サンプルホールド回路およびそれを用いたパイプラインad変換器 |
JP2009253522A (ja) | 2008-04-03 | 2009-10-29 | Nec Corp | 半導体集積回路 |
JP2015050536A (ja) | 2013-08-30 | 2015-03-16 | 凸版印刷株式会社 | Dll回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2020167462A (ja) | 2020-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6426662B1 (en) | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays | |
US7173478B2 (en) | Voltage booster circuit | |
US7863992B2 (en) | Oscillator having comparator circuits having adjustable driving capabilities and method for operating the same | |
US7449936B2 (en) | Open-loop slew-rate controlled output driver | |
US10547297B2 (en) | Digital clock duty cycle correction | |
KR100352328B1 (ko) | 주파수제어루프를구비한링발진기 | |
US7180340B2 (en) | Frequency multiplier capable of adjusting duty cycle of a clock and method used therein | |
US7138831B2 (en) | Level conversion circuit and serial/parallel conversion circuit with level conversion function | |
JP5796944B2 (ja) | 表示パネル駆動装置 | |
US9000813B2 (en) | Waveform generation circuit | |
US8237480B2 (en) | Clock generation circuit and integrated circuit | |
WO2020241048A1 (ja) | 回路システム | |
US20150326211A1 (en) | Variable delay circuit | |
JP3761858B2 (ja) | クロック信号発生回路 | |
JP2006197585A (ja) | 半導体装置の遅延調節回路、及び遅延調節方法 | |
JP3729600B2 (ja) | 遅延制御回路 | |
CN109906556B (zh) | 具有校准电路的占空比控制器 | |
US10879882B1 (en) | Low-power fast-setting delay circuit | |
JP7239373B2 (ja) | 高電圧クロック生成回路 | |
US7834794B2 (en) | A/D converter | |
US10263604B2 (en) | Triangular wave generator | |
US9362819B1 (en) | Single capacitor, controlled output, inverter based positive/negative charge pump | |
KR101408810B1 (ko) | 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기 | |
WO2012156952A1 (en) | Digitally controlled delay | |
JPH04910A (ja) | 遅延回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221018 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230131 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230302 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7239373 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |