KR20210034219A - 신호 생성 회로 및 이를 이용하는 반도체 장치 - Google Patents

신호 생성 회로 및 이를 이용하는 반도체 장치 Download PDF

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KR20210034219A
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박규태
정진일
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Abstract

신호 생성 회로는 동기화 회로, 펄스 폭 제어 회로 및 출력 회로를 포함할 수 있다. 상기 동기화 회로는 입력 신호를 클럭 신호에 동기시켜 동기 신호를 생성할 수 있다. 상기 펄스 폭 제어 회로는 상기 동기 신호로부터 시작 신호를 생성하고, 상기 동기 신호를 상기 클럭 신호에 동기하여 오프 제어 신호에 대응하는 시간만큼 지연시켜 종료 신호를 생성할 수 있다. 상기 출력 회로는 상기 시작 신호 및 상기 종료 신호에 기초하여 출력 신호를 생성할 수 있다.

Description

신호 생성 회로 및 이를 이용하는 반도체 장치 {SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SIGNAL GENERATION CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 클럭 신호에 동기되어 동작할 수 있는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 반도체 장치들은 외부 장치로부터 전송된 신호에 기초하여 내부적으로 다양한 신호들을 생성할 수 있다. 상기 다양한 신호들은 상기 반도체 장치들의 내부 회로에 의해 지연되어 생성될 수 있다. 상기 지연은 동기화된 지연 (synchronous delay) 과 비동기화된 지연 (asynchronous delay)을 포함할 수 있다. 예를 들어, DRAM (Dynamic Random Access Memory)과 같은 메모리 장치는 데이터 및 상기 데이터와 관련된 클럭 신호들에 대해서는 동기화된 지연을 사용하여 내부 신호를 생성하고, 커맨드 신호 및 어드레스 신호 등과 같은 데이터 이외의 제어 신호들에 대해서는 비동기화된 지연을 사용하여 내부 신호를 생성할 수 있다. 하지만, 데이터를 수신하거나 데이터를 출력할 때, 상기 반도체 장치들은 비동기화된 지연을 사용하여 생성된 내부 신호를 다시 클럭 신호에 동기시키는 동작을 수행할 필요가 있다. 위와 같은 동작은 도메인 크로싱 (domain crossing)으로 언급될 수 있다. 상기 도메인 크로싱 동작이 수행될 때 일정한 지연량 및 펄스 폭을 갖는 신호를 생성할 수 있는 회로가 필요하다. 또한, 허용 가능한 범위 안에서 인에이블되거나 디스에이블될 수 있는 신호를 생성할 수 있는 회로가 필요하다.
본 발명의 실시예는 고속 동작에서 정확한 타이밍에 인에이블 및 디스에이블되어 목표 구간 동안 펄스 폭을 유지할 수 있는 출력 신호를 생성하는 신호 생성 회로 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 입력 신호를 클럭 신호에 동기시켜 동기 신호를 생성하는 동기화 회로; 상기 동기 신호를 지연시켜 시작 신호를 생성하고, 상기 동기 신호를 상기 클럭 신호에 동기하여 오프 제어 신호에 대응하는 시간만큼 지연시켜 종료 신호를 생성하는 펄스 폭 제어 회로; 및 상기 시작 신호에 기초하여 출력 신호를 인에이블시키고, 상기 종료 신호에 기초하여 상기 출력 신호를 디스에이블시키는 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 입력 신호가 입력될 때마다 상기 입력 신호를 클럭 신호에 동기시켜 동기 신호를 생성하는 동기화 회로; 상기 동기 신호를 지연시켜 시작 신호를 생성하고, 상기 동기 신호를 상기 클럭 신호에 동기하여 오프 제어 신호에 대응하는 시간만큼 지연시켜 종료 신호를 생성하는 펄스 폭 제어 회로; 및 상기 종료 신호와 중첩되지 않는 상기 시작 신호에 기초하여 출력 신호를 인에이블시키고, 상기 시작 신호와 중첩되지 않는 상기 종료 신호에 기초하여 상기 출력 신호를 디스에이블시키는 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기준 클럭 신호를 지연시켜 지연 고정 클럭 신호를 생성하는 클럭 지연 회로; 커맨드 신호에 기초하여 온 다이 터미네이션 커맨드 신호를 생성하는 커맨드 디코더; 상기 온 다이 터미네이션 커맨드 신호가 입력될 때마다 상기 지연 고정 클럭 신호에 동기하여 시작 신호 및 종료 신호를 생성하고, 상기 종료 신호와 중첩되지 않는 시작 신호에 기초하여 온 다이 터미네이션 신호를 인에이블시키고, 상기 시작 신호와 중첩되지 않는 종료 신호에 기초하여 상기 온 다이 터미네이션 신호를 디스에이블시키는 온 다이 터미네이션 신호 생성 회로; 및 상기 온 다이 터미네이션 신호 및 내부 데이터에 기초하여 출력 데이터를 출력하는 데이터 출력 회로를 포함할 수 있다.
본 발명의 실시예는 정확한 펄스 폭을 갖는 신호를 생성할 수 있도록 하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 신호 생성 회로의 또 다른 동작을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 블록도이다.
도 5는 도 4에 도시된 시작 펄스 생성 회로의 구성을 보여주는 도면이다.
도 6은 도 4에 도시된 종료 펄스 생성 회로의 구성을 보여주는 도면이다.
도 7은 도 4에 도시된 출력 신호 생성 회로의 구성을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 9는 본 발명의 실시예에 따른 신호 생성 회로의 또 다른 동작을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 신호 생성 회로(100)는 입력 신호(IN) 및 클럭 신호(CLK)를 수신하여 출력 신호(OUT)를 생성할 수 있다. 상기 신호 생성 회로(100)는 상기 입력 신호(IN)를 상기 클럭 신호(CLK)에 동기시킬 수 있고, 상기 클럭 신호(CLK)에 동기되는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 신호 생성 회로(100)는 상기 입력 신호(IN)를 지연시켜 원하는 타이밍에 인에이블되는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 신호 생성 회로(100)는 상기 출력 신호(OUT)의 펄스 폭을 조절할 수 있다.
상기 신호 생성 회로(100)는 동기화 회로(110), 펄스 폭 제어 회로(120) 및 출력 회로(130)를 포함할 수 있다. 상기 동기화 회로(110)는 상기 입력 신호(IN) 및 상기 클럭 신호(CLK)를 수신하여 동기 신호(INS)를 생성할 수 있다. 상기 동기화 회로(110)는 상기 입력 신호(IN)를 상기 클럭 신호(CLK)에 동기시켜 상기 동기 신호(INS)를 생성할 수 있다. 상기 동기화 회로(110)는 상기 클럭 신호(CLK)의 에지에 동기되어 상기 클럭 신호(CLK)의 1주기에 대응하는 펄스 폭을 갖는 상기 동기 신호(INS)를 생성할 수 있다. 예를 들어, 상기 동기화 회로(110)는 상기 클럭 신호(CLK)의 반전 신호를 수신할 수 있고, 상기 입력 신호(IN)를 상기 클럭 신호(CLK)의 폴링 에지로 샘플링할 수 있다. 상기 동기화 회로(110)는 상기 클럭 신호(CLK)의 상기 폴링 에지로부터 다음 폴링 에지까지 인에이블되는 펄스 폭을 갖는 상기 동기 신호(INS)를 생성할 수 있다. 상기 동기화 회로(110)는 온 제어 신호(CON1)를 더 수신할 수 있다. 상기 동기화 회로(110)는 상기 입력 신호(IN)를 상기 클럭 신호(CLK)에 동기시키고, 상기 클럭 신호(CLK)에 동기된 신호를 상기 온 제어 신호(CON1)에 대응하는 시간만큼 지연시켜 상기 동기 신호(INS)를 출력할 수 있다. 상기 온 제어 신호(CON1)는 복수 비트를 가질 수 있고, 상기 온 제어 신호(CON1)에 대응하는 시간은 상기 클럭 신호(CLK)의 주기의 배수일 수 있다. 일 실시예에서, 상기 동기화 회로(110)는 클럭 신호의 반전 신호 대신 상기 클럭 신호(CLK)를 수신할 수도 있다. 상기 동기화 회로(110)는 상기 클럭 신호(CLK)의 라이징 에지에 동기하여 동작할 수 있도록 수정될 수 있다.
상기 펄스 폭 제어 회로(120)는 상기 동기 신호(INS), 상기 클럭 신호(CLK) 및 오프 제어 신호(CON2)를 수신하여 시작 신호(START) 및 종료 신호(END)를 생성할 수 있다. 상기 펄스 폭 제어 회로(120)는 상기 동기 신호(INS)를 소정 시간만큼 지연시켜 상기 시작 신호(START)를 생성할 수 있다. 상기 소정 시간은 임의로 설정될 수 있는 시간으로서, 보다 상세한 내용은 후술하기로 한다. 상기 펄스 폭 제어 회로(120)는 상기 동기 신호(INS)를 상기 클럭 신호(CLK)에 동기하여 상기 오프 제어 신호(CON2)에 대응하는 시간만큼 지연시켜 상기 종료 신호(END)를 생성할 수 있다. 예를 들어, 상기 펄스 폭 제어 회로(120)는 상기 동기 신호(INS)를 상기 클럭 신호(CLK)에 동기하여 순차적으로 상기 클럭 신호(CLK)의 1주기 단위로 지연된 복수의 지연 신호를 생성할 수 있다. 상기 펄스 폭 제어 회로(120)는 상기 오프 제어 신호(CON2)에 기초하여 상기 복수의 지연 신호 중에서 하나의 지연 신호를 상기 종료 신호(END)로 출력할 수 있다.
상기 출력 회로(130)는 상기 시작 신호(START) 및 상기 종료 신호(END)를 수신하여 출력 신호(OUT)를 생성할 수 있다. 상기 출력 회로(130)는 상기 시작 신호(START)에 기초하여 인에이블되고 상기 종료 신호(END)에 기초하여 디스에이블되는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 회로(130)는 상기 시작 신호(START)가 인에이블될 때, 상기 출력 신호(OUT)를 인에이블시킬 수 있고, 상기 종료 신호(END)가 인에이블될 때, 상기 출력 신호(OUT)를 디스에이블시킬 수 있다. 따라서, 상기 출력 신호(OUT)는 상기 시작 신호(START)가 인에이블되는 시점부터 상기 종료 신호(END)가 인에이블되는 시점까지의 구간 동안 인에이블되는 펄스 폭을 가질 수 있다.
도 1에서, 상기 펄스 폭 제어 회로(120)는 지연기(121), 쉬프터(122) 및 선택기(123)를 포함할 수 있다. 상기 지연기(121)는 상기 동기 신호(INS)를 수신하고, 상기 동기 신호(INS)를 상기 소정 시간만큼 지연시켜 상기 시작 신호(START)를 출력할 수 있다. 상기 소정 시간 및/또는 상기 지연기(121)의 지연 시간은 상기 선택기(123)에서 발생되는 지연 시간에 대응할 수 있다. 상기 지연기(121)의 지연 시간은 상기 선택기(123)에서 발생되는 지연 시간을 모델링하여 설정될 수 있다.
상기 쉬프터(122)는 상기 동기 신호(INS) 및 상기 클럭 신호(CLK)를 수신하고, 복수의 지연 신호를 생성할 수 있다. 상기 쉬프터(122)는 상기 동기 신호(INS)를 상기 클럭 신호(CLK)에 동기하여 순차적으로 상기 클럭 신호(CLK)의 1주기 단위로 지연된 상기 복수의 지연 신호를 생성할 수 있다. 상기 쉬프터(122)는 제 1 플립플롭(122-1) 및 복수의 플립플롭을 포함할 수 있다. 상기 제 1 플립플롭(122-1)은 입력 단자로 상기 동기 신호(INS)를 수신하고, 클럭 단자로 상기 클럭 신호(CLK)의 반전 신호를 수신할 수 있다. 상기 제 1 플립플롭(122-1)은 상기 클럭 신호(CLK)의 폴링 에지에 동기하여 상기 동기 신호(INS)를 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연시켜 제 1 지연 신호(Q1)를 상기 제 1 플립플롭(122-1)의 출력 단자로 출력할 수 있다. 상기 복수의 플립플롭의 입력 단자는 이전 단의 플립플롭의 출력 단자와 각각 연결되고, 이전 단의 플립플롭으로부터 출력되는 지연 신호를 각각 수신할 수 있다. 상기 복수의 플립플롭은 클럭 단자로 상기 클럭 신호(CLK)의 반전 신호를 공통 수신할 수 있다. 상기 복수의 플립플롭은 출력 단자로 상기 복수의 지연 신호를 각각 출력할 수 있다. 도 1에서, 상기 복수의 플립플롭은 제 2 플립플롭 내지 제 n 플립플롭(122-2, 122-n)을 포함할 수 있다. 여기서, n은 3 이상의 정수일 수 있다. 상기 제 2 플립플롭(122-2)은 입력 단자로 상기 제 1 지연 신호(Q1)를 수신하고, 클럭 단자로 상기 클럭 신호(CLK)의 반전 신호를 수신할 수 있다. 상기 제 2 플립플롭(122-2)은 상기 클럭 신호(CLK)의 폴링 에지에 동기하여 상기 제 1 지연 신호(Q1)를 상기 클럭 신호의 1주기에 대응하는 시간만큼 지연시켜 제 2 지연 신호(Q2)를 출력할 수 있다. 상기 제 n 플립플롭(122-n)은 입력 단자로 이전 단의 플립플롭으로부터 출력된 지연 신호를 수신하고, 클럭 단자로 상기 클럭 신호(CLK)의 반전 신호를 수신할 수 있다. 상기 제 n 플립플롭(122-n)은 상기 클럭 신호(CLK)의 폴링 에지에 동기하여 상기 이전 단의 플립플롭으로부터 출력된 지연 신호를 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연시켜 제 n 지연 신호(Qn)를 출력할 수 있다. 일 실시예에서, 상기 제 1 플립플롭 내지 제 n 플립플롭(122-1, 122-2, 122-n)은 상기 클럭 신호(CLK)의 반전 신호 대신 상기 클럭 신호(CLK)를 수신할 수 있고, 상기 클럭 신호(CLK)의 라이징 에지에 동기하여 동작할 수 있다.
상기 선택기(123)는 상기 쉬프터(122)로부터 출력되는 복수의 지연 신호와 오프 제어 신호(CON2)를 수신할 수 있다. 상기 선택기(123)는 상기 오프 제어 신호(CON2)에 기초하여 상기 복수의 지연 신호 중 하나를 상기 종료 신호(END)로 출력할 수 있다. 상기 오프 제어 신호(CON2)는 복수 비트를 갖는 신호일 수 있다. 상기 선택기(123)는 상기 오프 제어 신호(CON2)에 따라 상기 복수의 지연 신호 중 하나를 선택하는 멀티플렉서로 구현될 수 있다. 상기 선택기(123)는 상기 제 1 내지 제 n 지연 신호(Q1, Q2, Qn)를 수신하고, 상기 오프 제어 신호(CON2)에 기초하여 상기 제 1 내지 제 n 지연 신호(Q1, Q2, Qn) 중 하나를 상기 종료 신호(END)로 출력할 수 있다. 상기 오프 제어 신호(CON2)에 따라 상기 제 1 내지 제 n 지연 신호(Q1, Q2, Qn) 중 하나가 종료 신호(END)로 출력됨으로써, 상기 동기 신호(INS)로부터 상기 오프 제어 신호(CON2)에 대응하는 시간만큼 지연된 상기 종료 신호(END)가 생성될 수 있다. 상기 지연기(121)의 지연 시간은 상기 선택기(123)가 상기 복수의 지연 신호로부터 상기 종료 신호(END)를 생성하는데 발생되는 지연 시간에 대응할 수 있다.
상기 출력 회로(130)는 래치 회로(131)를 포함할 수 있다. 상기 래치 회로(131)는 SR 래치일 수 있다. 상기 래치 회로(131)는 셋 단자(S)로 상기 시작 신호(START)의 반전 신호를 수신하고, 리셋 단자(R)로 상기 종료 신호(END)의 반전 신호를 수신하며, 출력 단자(Q)로 상기 출력 신호(OUT)를 출력할 수 있다. 상기 래치 회로(131)는 상기 시작 신호(START)가 로직 로우 레벨로 인에이블되었을 때 상기 출력 신호(OUT)를 로직 하이 레벨로 인에이블시킬 수 있고, 상기 종료 신호(END)가 로직 로우 레벨로 인에이블되었을 때 상기 출력 신호(OUT)를 로직 로우 레벨로 디스에이블시킬 수 있다. 일 실시예에서, 상기 동기화 회로(110), 상기 제 1 내지 제 n 플립플롭(122-1, 122-2, 122-n)이 클럭 신호(CLK)에 동기하여 동작할 때, 상기 SR 래치(131)는 셋 단자(S)로 상기 시작 신호(START)의 반전 신호 대신에 상기 시작 신호(START)를 수신하고, 리셋 단자(R)로 상기 종료 신호(END)의 반전 신호 대신에 상기 종료 신호(END)를 수신하도록 수정될 수 있다.
도 2는 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 보여주는 타이밍도이다. 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 설명하면 다음과 같다. 상기 입력 신호(IN)가 인에이블되면, 상기 동기화 회로(110)는 상기 입력 신호(IN)를 상기 클럭 신호(CLK)의 폴링 에지에 동기시켜 상기 클럭 신호(CLK)의 1주기 동안 인에이블되는 상기 동기 신호(INS)를 생성할 수 있다. 상기 동기 신호(INS)는 상기 온 제어 신호(CON1)에 기초하여 상기 클럭 신호(CLK)의 주기의 배수만큼 지연되어 생성될 수 있다. 상기 지연기(121)는 상기 동기 신호(INS)를 지연시켜 상기 시작 신호(START)를 생성할 수 있다. 상기 시작 신호(START)가 로직 로우 레벨로 인에이블되면, 상기 출력 회로(130)는 상기 출력 신호(OUT)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 쉬프터(122)의 제 1 플립플롭(122-1)은 상기 동기 신호(INS)를 상기 클럭 신호(CLK)의 폴링 에지에 동기하여 지연시켜 상기 클럭 신호(CLK)의 1주기 동안 인에이블되는 상기 제 1 지연 신호(Q1)를 생성할 수 있다. 상기 제 2 플립플롭(122-2) 내지 제 n 플립플롭(122-n)은 상기 클럭 신호(CLK)의 폴링 에지에 동기하여 순차적으로 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연된 제 2 내지 제 n 지연 신호(Q2-Qn)를 생성할 수 있다. 제 2 지연 신호(Q2)는 상기 제 1 지연 신호(Q1)가 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연되어 생성될 수 있고, 상기 제 3 지연 신호(Q3)는 상기 제 2 지연 신호(Q2)가 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연되어 생성될 수 있으며, 상기 제 4 지연 신호(Q4)는 상기 제 3 지연 신호(Q3)가 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연되어 생성될 수 있다. 상기 제 2 내지 제 n 지연 신호(Q2-Qn)는 상기 클럭 신호(CLK)의 1주기 동안 인에이블될 수 있다. 상기 오프 제어 신호(CON2)가 4에 대응하는 값을 가질 때, 상기 선택기(123)는 상기 오프 제어 신호(CON2)에 따라 상기 제 4 지연 신호(Q4)를 상기 종료 신호(END)로 출력할 수 있다. 상기 종료 신호(END)는 상기 제 4 지연 신호(Q4)에 대응하는 펄스 폭을 가질 수 있다. 상기 종료 신호(END)가 로직 로우 레벨로 인에이블되면 상기 출력 회로(130)는 상기 출력 신호(OUT)를 디스에이블시킬 수 있다. 상기 신호 생성 회로(100)는 플립플롭을 사용하여 상기 동기 신호(INS)를 순차적으로 지연시키므로, 상기 클럭 신호(CLK)의 폴링 에지에 동기하여 일정한 펄스 폭 (즉, 상기 클럭 신호(CLK)의 1주기)을 갖는 상기 복수의 지연 신호를 생성할 수 있다. 상기 지연기(121)는 상기 선택기(123)에서 발생되는 지연 시간에 대응하는 지연 시간 동안 상기 동기 신호(INS)를 지연시켜 상기 시작 신호(START)를 생성함으로써, 상기 시작 신호(START)가 생성되는 타이밍을 상기 종료 신호(END)가 생성되는 타이밍에 대응시킬 수 있다.
도 3은 본 발명의 실시예에 따른 신호 생성 회로(100)의 또 다른 동작을 보여주는 도면이다. 도 1 및 도 3을 참조하면, 상기 신호 생성 회로(100)로 복수의 입력 신호(IN)가 순차적으로 입력될 수 있다. 상기 동기화 회로(110)는 상기 입력 신호(IN)가 입력될 때마다 상기 입력 신호(IN)를 상기 클럭 신호(CLK)에 동기시켜 상기 동기 신호(INS)를 생성할 수 있다. 예를 들어, 상기 동기화 회로(110)는 첫 번째 입력 신호(IN)를 지연시켜 첫 번째 동기 신호(INS)를 생성하고, 두 번째 입력 신호(IN)를 지연시켜 두 번째 동기 신호(INS)를 생성할 수 있다. 상기 지연기(121)는 첫 번째 동기 신호(INS)에 기초하여 상기 시작 신호(START)의 첫 번째 펄스를 생성하고, 두 번째 동기 신호(INS)에 기초하여 상기 시작 신호(START)의 두 번째 펄스를 생성할 수 있다. 상기 쉬프터(122)는 상기 첫 번째 동기 신호(INS)를 지연시켜 생성된 복수의 지연 신호 중 하나를 상기 종료 신호(END)의 첫 번째 펄스로 출력하고, 상기 두 번째 동기 신호(INS)를 지연시켜 생성된 복수의 지연 신호 중 하나를 상기 종료 신호의 두 번째 펄스로 출력할 수 있다. 상기 첫 번째 및 두 번째 동기 신호(INS) 사이의 시간 간격이 상기 클럭 신호(CLK)의 4주기에 대응하고, 상기 오프 제어 신호(CON2)에 대응하는 시간이 상기 클럭 신호(CLK)의 4주기에 대응하는 것으로 가정하면, 두 번째 동기 신호(INS)로부터 생성된 시작 신호(START)와 첫 번째 동기 신호(INS)로부터 생성된 종료 신호(END)는 동일한 타이밍에 동일한 펄스 폭을 갖도록 인에이블될 수 있다. 상기 출력 회로(OUT)는 SR 래치로 구현되므로, 동일한 타이밍에 상기 시작 신호(START)와 상기 종료 신호(END)가 인에이블되는 경우, 상기 출력 신호(OUT)의 전압 레벨을 정의하지 못할 수 있고, 상기 출력 신호(OUT)를 정상적으로 생성하지 못할 수 있다.
도 4는 본 발명의 실시예에 따른 신호 생성 회로(400)의 구성을 보여주는 도면이다. 도 4을 참조하면, 상기 신호 생성 회로(400)는 도 3에 도시된 문제점을 해결할 수 있도록 구성될 수 있다. 상기 신호 생성 회로(400)는 동기화 회로(410), 펄스 폭 제어 회로(420) 및 출력 회로(430)를 포함할 수 있다. 상기 동기화 회로(410)는 상기 입력 신호(IN)가 입력될 때마다 상기 입력 신호(IN)를 상기 클럭 신호(CLK)에 동기시켜 동기 신호(INS)를 생성할 수 있다. 상기 동기화 회로(410)는 도 1에 도시된 동기화 회로(110)와 동일한 구성을 가질 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다.
상기 펄스 폭 제어 회로(420)는 상기 동기 신호(INS)를 지연시켜 시작 신호(START)를 생성하고, 상기 동기 신호(INS)를 상기 클럭 신호(CLK)에 동기하여 오프 제어 신호(CON2)에 대응하는 시간만큼 지연시켜 종료 신호(END)를 생성할 수 있다. 상기 펄스 폭 제어 회로(420)는 상기 입력 신호(IN)가 입력될 때마다 상기 동기 신호(INS)로부터 상기 시작 신호(START) 및 상기 종료 신호(END)를 생성하므로, 상기 입력 신호(IN)가 복수 회 입력되었을 때, 복수의 시작 신호(START) 및 복수의 종료 신호(END)를 생성할 수 있다. 상기 펄스 폭 제어 회로(420)는 지연기(421), 쉬프터(422) 및 선택기(423)를 포함할 수 있고, 상기 쉬프터(422)는 제 1 플립플롭(422-1) 및 복수의 플립플롭(422-2, 422-n)을 포함할 수 있다. 상기 펄스 폭 제어 회로(420)는 도 1에 도시된 펄스 폭 제어 회로(120)와 동일한 구성을 가질 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다.
상기 출력 회로(430)는 상기 복수의 시작 신호(START)에 기초하여 인에이블되고, 상기 복수의 종료 신호(END)에 기초하여 디스에이블되는 출력 신호(OUT)를 생성할 수 있다. 상기 출력 회로(430)는 상기 복수의 시작 신호(START) 중에서 상기 종료 신호(END)와 중첩되지 않는 시작 신호(START)에 기초하여 상기 출력 신호(OUT)를 인에이블시킬 수 있다. 상기 출력 회로(430)는 상기 복수의 종료 신호(END) 중에서 상기 시작 신호(START)와 중첩되지 않는 종료 신호(END)에 기초하여 상기 출력 신호(OUT)를 디스에이블시킬 수 있다. 상기 출력 회로(430)는 상기 시작 신호(START)와 상기 종료 신호(END)가 중첩될 때, 상기 출력 신호(OUT)의 인에이블 상태를 유지시킬 수 있다.
상기 출력 회로(430)는 시작 펄스 생성 회로(431), 종료 펄스 생성 회로(432) 및 출력 신호 생성 회로(433)를 포함할 수 있다. 상기 시작 펄스 생성 회로(431)는 상기 펄스 폭 제어 회로(420)로부터 상기 시작 신호(START)를 수신할 수 있다. 상기 시작 펄스 생성 회로(431)는 상기 시작 신호(START)에 기초하여 복수의 시작 펄스를 생성할 수 있다. 예를 들어, 상기 시작 펄스 생성 회로(431)는 상기 시작 신호(START)에 기초하여 제 1 시작 펄스(PS1) 및 제 2 시작 펄스(PS2)를 생성할 수 있다. 상기 시작 펄스 생성 회로(431)는 상기 시작 신호(START)가 인에이블될 때마다 상기 제 1 및 제 2 시작 펄스(PS1, PS2)를 교대로 인에이블시킬 수 있다. 일 실시예에서, 상기 시작 펄스는 3개 이상일 수도 있고, 상기 시작 펄스 생성 회로(431)는 상기 시작 신호(START)가 인에이블될 때마다 3개 이상의 시작 펄스를 순환적으로 인에이블 시키도록 수정될 수 있다.
상기 종료 펄스 생성 회로(432)는 상기 펄스 폭 제어 회로(420)로부터 상기 종료 신호(END)를 수신할 수 있다. 상기 종료 펄스 생성 회로(432)는 상기 종료 신호(END)에 기초하여 복수의 종료 펄스를 생성할 수 있다. 예를 들어, 상기 종료 펄스 생성 회로(432)는 상기 종료 신호(END)에 기초하여 제 1 종료 펄스(PE1) 및 제 2 종료 펄스(PE2)를 생성할 수 있다. 상기 종료 펄스 생성 회로(432)는 상기 종료 신호(END)가 인에이블될 때마다 상기 제 1 및 제 2 종료 펄스(PE1, PE2)를 교대로 인에이블시킬 수 있다. 일 실시예에서, 상기 종료 펄스는 3개 이상일 수도 있고, 상기 종료 펄스 생성 회로(432)는 상기 종료 신호가 인에이블될 때마다 3개 이상의 종료 펄스를 순환적으로 인에이블 시키도록 수정될 수 있다.
상기 출력 신호 생성 회로(433)는 상기 시작 펄스 생성 회로(431)로부터 복수의 시작 펄스를 수신하고, 상기 종료 펄스 생성 회로(432)로부터 복수의 종료 펄스를 수신할 수 있다. 상기 출력 신호 생성 회로(433)는 상기 복수의 시작 펄스 및 상기 복수의 종료 펄스에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(433)는 상기 제 1 시작 펄스(PS1), 상기 제 2 시작 펄스(PS2), 상기 제 1 종료 펄스(PE1) 및 상기 제 2 종료 펄스(PE2)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 첫 번째로 인에이블되는 제 1 시작 펄스(PS1)는 제 2 종료 펄스(PE2)와 중첩되지 않을 수 있고, 상기 출력 신호 생성 회로(433)는 상기 제 1 시작 펄스(PS1)에 기초하여 상기 출력 신호(OUT)를 인에이블시킬 수 있다. 상기 제 1 종료 펄스(PE1)가 상기 제 2 시작 펄스(PS2)보다 먼저 인에이블될 때, 상기 출력 신호 생성 회로(433)는 상기 제 1 종료 펄스(PE1)에 기초하여 상기 출력 신호(OUT)를 디스에이블시킬 수 있다. 상기 제 1 종료 펄스(PE1)가 상기 제 2 시작 펄스(PS2)와 중첩되거나 상기 제 2 시작 펄스(PS2)보다 늦게 인에이블될 때, 상기 출력 신호 생성 회로(433)는 상기 제 1 종료 펄스(PE1)에 기초하여 상기 출력 신호(OUT)를 디스에이블시키지 않을 수 있고, 상기 출력 신호(OUT)의 인에이블 상태를 유지시킬 수 있다. 상기 제 2 종료 펄스(PE2)가 상기 제 1 시작 펄스(PS1)보다 먼저 인에이블될 때, 상기 출력 신호 생성 회로(433)는 상기 제 2 종료 펄스(PE2)에 기초하여 상기 출력 신호(OUT)를 디스에이블시킬 수 있다. 상기 제 2 종료 펄스(PE2)가 상기 제 1 시작 펄스(PS1)와 중첩되거나 상기 제 1 시작 펄스(PS1)보다 늦게 인에이블될 때, 상기 출력 신호 생성 회로(433)는 상기 제 2 종료 펄스(PE2)에 기초하여 상기 출력 신호(OUT)를 디스에이블시키지 않을 수 있고, 상기 출력 신호(OUT)의 인에이블 상태를 유지시킬 수 있다. 상기 출력 신호 생성 회로(433)는 상기 제 1 시작 펄스(PS1) 또는 상기 제 2 시작 펄스(PS2)와 중첩되지 않는 상기 제 1 종료 펄스(PE1) 또는 상기 제 2 종료 펄스(PE2)에 기초하여 상기 출력 신호(OUT)를 디스에이블시킬 수 있다.
상기 출력 신호 생성 회로(433)는 상기 제 1 시작 펄스(PS1)와 상기 제 1 종료 펄스(PE1)에 기초하여 제 1 예비 출력 신호를 생성하고, 상기 제 2 시작 펄스(PS2)와 상기 제 2 종료 펄스(PE2)에 기초하여 제 2 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(433)는 상기 제 1 시작 펄스(PS1)에 기초하여 상기 제 1 예비 출력 신호를 인에이블시키고, 상기 제 1 종료 펄스(PE1)에 기초하여 상기 제 1 예비 출력 신호를 디스에이블시킬 수 있다. 상기 출력 신호 생성 회로(433)는 상기 제 2 시작 펄스(PS2)에 기초하여 상기 제 2 예비 출력 신호를 인에이블시키고, 상기 제 2 종료 펄스(PE2)에 기초하여 상기 제 2 예비 출력 신호를 디스에이블시킬 수 있다. 상기 출력 신호 생성 회로(433)는 상기 제 1 및 제 2 예비 출력 신호를 합산하여 상기 출력 신호(OUT)를 생성할 수 있다.
도 5는 도 4에 도시된 시작 펄스 생성 회로(431)의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 시작 펄스 생성 회로(431)는 인버터(501), 제 1 플립플롭(510), 제 2 플립플롭(520), 제 1 게이팅 회로(530) 및 제 2 게이팅 회로(540)를 포함할 수 있다. 상기 인버터(501)는 상기 시작 신호(START)를 반전시켜 시작 신호의 상보 신호(STARTB)를 출력할 수 있다. 상기 제 1 플립플롭(510)은 상기 시작 신호의 상보 신호(STARTB)에 동기하여 제 2 예비 시작 펄스(QS2)로부터 제 1 예비 시작 펄스(QS1)를 생성할 수 있다. 예를 들어, 상기 제 1 플립플롭(510)은 상기 시작 신호의 상보 신호(STARTB)의 반전 신호를 수신하고, 상기 시작 신호의 상보 신호(STARTB)의 폴링 에지에 동기하여 상기 제 2 예비 시작 펄스(QS2)를 상기 제 1 예비 시작 펄스(QS1)로 출력할 수 있다. 상기 제 1 플립플롭(510)은 상기 제 1 예비 시작 펄스(QS1)를 로직 하이 레벨로 초기화시키는 플립플롭일 수 있다. 상기 제 2 플립플롭(520)은 상기 시작 신호의 상보 신호(STARTB)에 동기하여 상기 제 1 예비 시작 펄스(QS1)로부터 상기 제 2 예비 시작 펄스(QS2)를 생성할 수 있다. 예를 들어, 상기 제 2 플립플롭(520)은 상기 시작 신호의 상보 신호(STARTB)의 반전 신호를 수신하고, 상기 시작 신호의 상보 신호(STARTB)의 폴링 에지에 동기하여 상기 제 1 예비 시작 펄스(QS1)를 상기 제 2 예비 시작 펄스(QS2)로 출력할 수 있다. 상기 제 2 플립플롭(520)은 상기 제 2 예비 시작 펄스(QS2)를 로직 로우 레벨로 초기화시키는 플립플롭일 수 있다.
상기 제 1 게이팅 회로(530)는 상기 제 1 예비 시작 펄스(QS1) 및 상기 시작 신호(START)를 게이팅하여 상기 제 1 시작 펄스(PS1)를 생성할 수 있다. 상기 제 1 게이팅 회로(530)는 상기 제 1 예비 시작 펄스(QS1) 및 상기 시작 신호의 상보 신호(STARTB)를 수신할 수 있다. 상기 제 1 게이팅 회로(530)는 제 1 낸드 게이트(531)를 포함할 수 있다. 상기 제 1 낸드 게이트(531)는 상기 제 1 예비 시작 펄스(QS1) 및 상기 시작 신호의 상보 신호(STARTB)가 모두 로직 하이 레벨일 때, 상기 제 1 시작 펄스(PS1)를 로직 로우 레벨로 인에이블시킬 수 있다. 상기 제 2 게이팅 회로(540)는 상기 제 2 예비 시작 펄스(QS2) 및 상기 시작 신호(START)를 게이팅하여 상기 제 2 시작 펄스(PS2)를 생성할 수 있다. 상기 제 2 게이팅 회로(540)는 상기 제 2 예비 시작 펄스(QS2) 및 상기 시작 신호의 상보 신호(STARTB)를 수신할 수 있다. 상기 제 2 게이팅 회로(540)는 제 2 낸드 게이트(541)를 포함할 수 있다. 상기 제 2 낸드 게이트(541)는 상기 제 2 예비 시작 펄스(QS2) 및 상기 시작 신호의 상보 신호(STARTB)가 모두 로직 하이 레벨일 때, 상기 제 2 시작 펄스(PS2)를 로직 로우 레벨로 인에이블시킬 수 있다.
도 6은 도 4에 도시된 종료 펄스 생성 회로(432)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 종료 펄스 생성 회로(432)는 인버터(601), 제 1 플립플롭(610), 제 2 플립플롭(620), 제 1 게이팅 회로(630) 및 제 2 게이팅 회로(640)를 포함할 수 있다. 상기 인버터(601)는 상기 종료 신호(END)를 반전시켜 종료 신호의 상보 신호(ENDB)를 출력할 수 있다. 상기 제 1 플립플롭(610)은 상기 종료 신호의 상보 신호(ENDB)에 동기하여 제 2 예비 종료 펄스(QE2)로부터 제 1 예비 종료 펄스(QE1)를 생성할 수 있다. 예를 들어, 상기 제 1 플립플롭(610)은 상기 종료 신호의 상보 신호(ENDB)의 반전 신호를 수신하고, 상기 종료 신호의 상보 신호(ENDB)의 폴링 에지에 동기하여 상기 제 2 예비 종료 펄스(QE2)를 상기 제 1 예비 종료 펄스(QE1)로 출력할 수 있다. 상기 제 1 플립플롭(610)은 상기 제 1 예비 종료 펄스(QE1)를 로직 하이 레벨로 초기화시키는 플립플롭일 수 있다. 상기 제 2 플립플롭(620)은 상기 종료 신호의 상보 신호(ENDB)에 동기하여 상기 제 1 예비 종료 펄스(QE1)로부터 상기 제 2 예비 종료 펄스(QE2)를 생성할 수 있다. 예를 들어, 상기 제 2 플립플롭(620)은 상기 종료 신호의 상보 신호(ENDB)의 반전 신호를 수신하고, 상기 종료 신호의 상보 신호(ENDB)의 폴링 에지에 동기하여 상기 제 1 예비 종료 펄스(QE1)를 상기 제 2 예비 종료 펄스(QE2)로 출력할 수 있다. 상기 제 2 플립플롭(620)은 상기 제 2 예비 종료 펄스(QE2)를 로직 로우 레벨로 초기화시키는 플립플롭일 수 있다.
상기 제 1 게이팅 회로(630)는 상기 제 1 예비 종료 펄스(QE1) 및 상기 종료 신호(END)를 게이팅하여 상기 제 1 종료 펄스(PE1)를 생성할 수 있다. 상기 제 1 게이팅 회로(630)는 상기 제 1 예비 종료 펄스(QE1) 및 상기 종료 신호의 상보 신호(ENDB)를 수신할 수 있다. 상기 제 1 게이팅 회로(630)는 제 1 낸드 게이트(631)를 포함할 수 있다. 상기 제 1 낸드 게이트(631)는 상기 제 1 예비 종료 펄스(QE1) 및 상기 종료 신호의 상보 신호(ENDB)가 모두 로직 하이 레벨일 때, 상기 제 1 종료 펄스(PE1)를 로직 로우 레벨로 인에이블시킬 수 있다. 상기 제 2 게이팅 회로(640)는 상기 제 2 예비 종료 펄스(QE2) 및 상기 종료 신호(END)를 게이팅하여 상기 제 2 종료 펄스(PE2)를 생성할 수 있다. 상기 제 2 게이팅 회로(640)는 상기 제 2 예비 종료 펄스(QE2) 및 상기 종료 신호의 상보 신호(ENDB)를 수신할 수 있다. 상기 제 2 게이팅 회로(640)는 제 2 낸드 게이트(641)를 포함할 수 있다. 상기 제 2 낸드 게이트(641)는 상기 제 2 예비 종료 펄스(QE2) 및 상기 종료 신호의 상보 신호(ENDB)가 모두 로직 하이 레벨일 때, 상기 제 2 종료 펄스(PE2)를 로직 로우 레벨로 인에이블시킬 수 있다.
도 7은 도 4에 도시된 출력 신호 생성 회로(433)의 구성을 보여주는 도면이다. 상기 출력 신호 생성 회로(433)는 제 1 래치 회로(710), 제 2 래치 회로(720) 및 게이팅 회로(730)를 포함할 수 있다. 상기 제 1 래치 회로(710)는 상기 제 1 시작 펄스(PS1) 및 상기 제 1 종료 펄스(PE1)를 수신할 수 있다. 상기 제 1 래치 회로(710)는 상기 제 1 시작 펄스(PS1) 및 상기 제 1 종료 펄스(PE1)에 기초하여 제 1 예비 출력 신호(OUTP1)를 생성할 수 있다. 상기 제 1 래치 회로(710)는 상기 제 1 시작 펄스(PS1)에 기초하여 상기 제 1 예비 출력 신호(OUTP1)를 인에이블시키고, 상기 제 1 종료 펄스(PE1)에 기초하여 상기 제 1 예비 출력 신호(OUTP1)를 디스에이블시킬 수 있다. 상기 제 1 래치 회로(710)는 상기 제 1 시작 펄스(PS1)가 인에이블되는 시점부터 상기 제 1 종료 펄스(PE1)가 디스에이블되는 시점까지의 구간 동안 인에이블되는 상기 제 1 예비 출력 신호(OUTP1)를 생성할 수 있다. 예를 들어, 상기 제 1 래치 회로(710)는 제 1 시작 펄스(PS1)가 로직 로우 레벨로 인에이블될 때 상기 제 1 예비 출력 신호(OUTP1)를 로직 하이 레벨로 인에이블시키고, 상기 제 1 종료 펄스(PE1)가 로직 로우 레벨로 인에이블될 때 상기 제 1 예비 출력 신호(OUTP1)를 로직 로우 레벨로 디스에이블시킬 수 있다. 상기 제 1 래치 회로(710)는 SR 래치일 수 있다. 상기 제 1 래치 회로(710)는 셋 단자(S)로 상기 제 1 시작 펄스(PS1)의 반전 신호를 수신하고, 리셋 단자(R)로 상기 제 1 종료 펄스(PE1)의 반전 신호를 수신하며, 출력 단자(Q)로 상기 제 1 예비 출력 신호(OUTP1)를 출력할 수 있다.
상기 제 2 래치 회로(720)는 상기 제 2 시작 펄스(PS2) 및 상기 제 2 종료 펄스(PE2)를 수신할 수 있다. 상기 제 2 래치 회로(720)는 상기 제 2 시작 펄스(PS2) 및 상기 제 2 종료 펄스(PE2)에 기초하여 제 2 예비 출력 신호(OUTP2)를 생성할 수 있다. 상기 제 2 래치 회로(720)는 상기 제 2 시작 펄스(PS2)에 기초하여 상기 제 2 예비 출력 신호(OUTP2)를 인에이블시키고, 상기 제 2 종료 펄스(PE2)에 기초하여 상기 제 2 예비 출력 신호(OUTP2)를 디스에이블시킬 수 있다. 상기 제 2 래치 회로(720)는 상기 제 2 시작 펄스(PS2)가 인에이블되는 시점부터 상기 제 2 종료 펄스(PE2)가 디스에이블되는 시점까지의 구간 동안 인에이블되는 상기 제 2 예비 출력 신호(OUTP2)를 생성할 수 있다. 예를 들어, 상기 제 2 래치 회로(720)는 제 2 시작 펄스(PS2)가 로직 로우 레벨로 인에이블될 때 상기 제 2 예비 출력 신호(OUTP2)를 로직 하이 레벨로 인에이블시키고, 상기 제 2 종료 펄스(PE2)가 로직 로우 레벨로 인에이블될 때 상기 제 2 예비 출력 신호(OUTP2)를 로직 로우 레벨로 디스에이블시킬 수 있다. 상기 제 2 래치 회로(720)는 SR 래치일 수 있다. 상기 제 2 래치 회로(720)는 셋 단자(S)로 상기 제 2 시작 펄스(PS2)의 반전 신호를 수신하고, 리셋 단자(R)로 상기 제 2 종료 펄스(PE2)의 반전 신호를 수신하며, 출력 단자(Q)로 상기 제 2 예비 출력 신호(OUTP2)를 출력할 수 있다.
상기 게이팅 회로(730)는 상기 제 1 예비 출력 신호(OUTP1) 및 상기 제 2 예비 출력 신호(OUTP2)를 수신할 수 있다. 상기 게이팅 회로(730)는 상기 제 1 예비 출력 신호(OUTP1) 및 상기 제 2 예비 출력 신호(OUTP2)를 합산하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 게이팅 회로(730)는 오어 게이트(731)를 포함할 수 있다. 상기 오어 게이트(731)는 상기 제 1 및 제 2 예비 출력 신호(OUTP1, OUTP2)에 대해 오어 연산을 수행하여 상기 출력 신호(OUT)를 출력할 수 있다.
도 8은 본 발명의 실시예에 따른 신호 생성 회로(400)의 동작을 보여주는 도면이다. 도 3 내지 도 8을 참조하여 본 발명의 실시예에 따른 신호 생성 회로(400)의 동작을 설명하면 다음과 같다. 도 8에서, 도 3과 같이 입력 신호(IN)가 2회 입력된 경우를 예시적으로 설명하기로 한다. 또한, 상기 오프 제어 신호(CON2)에 대응하는 시간이 상기 클럭 신호(CLK)의 4주기이고, 상기 시작 신호(START)가 클럭 신호(CLK)의 4 주기만큼 지연되어 상기 종료 신호(END)가 생성되는 것을 예시적으로 설명하기로 한다. 첫 번째로 입력된 입력 신호(IN)에 기초하여 상기 첫 번째 시작 신호(START)가 인에이블되면, 상기 시작 펄스 생성 회로(431)의 상기 인버터(501)는 상기 시작 신호의 상보 신호(STARTB)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 시작 펄스 생성 회로(431)의 상기 제 1 플립플롭(510)은 상기 시작 신호의 상보 신호(STARTB)가 로직 로우 레벨로 디스에이블될 때 상기 제 1 예비 시작 펄스(QS1)를 로직 로우 레벨로 천이시킬 수 있다. 또한, 상기 시작 펄스 생성 회로(431)의 상기 제 2 플립플롭(520)은 상기 제 2 예비 시작 펄스(QS2)를 로직 하이 레벨로 천이시킬 수 있다. 상기 시작 펄스 생성 회로(431)의 상기 제 1 게이팅 회로(530)는 상기 시작 신호의 상보 신호(STARTB)가 로직 하이 레벨로 인에이블되는 시점부터 상기 제 1 예비 시작 펄스(QS1)가 로직 로우 레벨이 천이되는 시점까지 로직 로우 레벨로 인에이블되는 상기 제 1 시작 펄스(PS1)를 생성할 수 있다. 상기 출력 신호 생성 회로(433)의 상기 제 1 래치 회로(710)는 상기 제 1 시작 펄스(PS1)가 로직 로우 레벨로 인에이블되면, 상기 제 1 예비 출력 신호(OUTP1)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 클럭 신호(CLK)의 4주기에 대응하는 시간이 경과되면, 상기 첫 번째 종료 신호(END)가 인에이블되고, 상기 종료 펄스 생성 회로(432)의 상기 인버터(601)는 상기 종료 신호의 상보 신호(ENDB)를 로직 하이 레벨로 인에이블시킬 수 있다. 이 때, 두 번째로 입력된 입력 신호(IN)에 기초하여 두 번째 시작 신호(START)가 인에이블될 수 있고, 상기 시작 신호의 상보 신호(STARTB)도 로직 하이 레벨로 인에이블될 수 있다. 상기 종료 펄스 생성 회로(432)의 상기 제 1 플립플롭(610)은 상기 종료 신호의 상보 신호(ENDB)가 로직 로우 레벨로 디스에이블될 때 상기 제 1 예비 종료 펄스(QE1)를 로직 로우 레벨로 천이시킬 수 있다. 또한, 상기 종료 펄스 생성 회로(432)의 상기 제 2 플립플롭(620)은 상기 제 2 예비 종료 펄스(QE2)를 로직 하이 레벨로 천이시킬 수 있다. 상기 종료 펄스 생성 회로(432)의 제 1 게이팅 회로(630)는 상기 종료 신호의 상보 신호(ENDB)가 로직 하이 레벨로 인에이블되는 시점부터 상기 제 1 예비 종료 펄스(QE1)가 로직 로우 레벨로 천이되는 시점까지 로직 로우 레벨로 인에이블되는 상기 제 1 종료 펄스(PE1)를 생성할 수 있다. 상기 출력 신호 생성 회로(433)의 상기 제 1 래치 회로(710)는 상기 제 1 종료 펄스(PE1)가 로직 로우 레벨로 인에이블되면, 상기 제 1 예비 출력 신호(OUTP1)를 로직 로우 레벨로 디스에이블시킬 수 있다.
상기 종료 신호의 상보 신호(ENDB)가 인에이블되는 것과 동시에 상기 시작 신호의 상보 신호(STARTB)도 로직 하이 레벨로 인에이블될 수 있다. 상기 시작 신호의 상보 신호(STARTB)가 로직 로우 레벨로 디스에이블될 때 상기 시작 펄스 생성 회로(431)의 제 1 플립플롭(510)은 상기 제 1 예비 시작 펄스(QS1)를 로직 하이 레벨로 천이시키고, 상기 제 2 플립플롭(520)은 상기 제 2 예비 시작 펄스(QS2)를 로직 로우 레벨로 천이시킬 수 있다. 상기 시작 펄스 생성 회로(431)의 제 2 게이팅 회로(540)는 상기 시작 신호의 상보 신호(STARTB)가 로직 하이 레벨로 인에이블되는 시점부터 상기 제 2 예비 시작 펄스(QS2)가 로직 로우 레벨로 천이되는 시점까지 로직 로우 레벨로 인에이블되는 상기 제 2 시작 펄스(PS2)를 생성할 수 있다. 상기 출력 신호 생성 회로(433)의 상기 제 2 래치 회로(720)는 상기 제 2 시작 펄스(PS2)가 로직 로우 레벨로 인에이블되면, 상기 제 2 예비 출력 신호(OUTP2)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 출력 신호 생성 회로(433)의 게이팅 회로(730)는 상기 제 1 및 제 2 예비 출력 신호(OUTP1, OUTP2)를 합산하여 상기 출력 신호(OUT)를 생성할 수 있다. 따라서, 상기 제 1 래치 회로(710)에 의해 상기 제 1 예비 출력 신호(OUTP1)가 디스에이블되더라도 상기 제 2 래치 회로(720)에 의해 상기 제 2 예비 출력 신호OUTP2)가 인에이블되므로, 상기 출력 신호 생성 회로(433)는 상기 출력 신호(OUT)를 로직 하이 레벨로 유지할 수 있다.
상기 클럭 신호(CLK)의 4주기에 대응하는 시간이 경과되면, 상기 두 번째 종료 신호(END)가 인에이블되고, 상기 종료 펄스 생성 회로(432)의 상기 인버터(601)는 상기 종료 신호의 상보 신호(ENDB)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 종료 신호의 상보 신호(ENDB)가 로직 로우 레벨로 디스에이블될 때, 상기 종료 펄스 생성 회로(432)의 상기 제 1 플립플롭(610)은 상기 제 1 예비 종료 펄스(QE1)를 로직 하이 레벨로 천이시키고, 상기 제 2 플립플롭(620)은 상기 제 2 예비 종료 펄스(QE2)를 로직 로우 레벨로 천이시킬 수 있다. 상기 종료 펄스 생성 회로(432)의 제 2 게이팅 회로(640)는 상기 종료 신호의 상보 신호(ENDB)가 로직 하이 레벨로 인에이블되는 시점부터 상기 제 2 예비 종료 펄스(QE2)가 로직 로우 레벨로 천이되는 시점까지 로직 로우 레벨로 인에이블되는 상기 제 2 종료 펄스(PE2)를 생성할 수 있다. 상기 출력 신호 생성 회로(433)의 상기 제 2 래치 회로(720)는 상기 제 2 종료 펄스(PE2)가 로직 로우 레벨로 인에이블되면, 상기 제 2 예비 출력 신호(OUTP2)를 로직 로우 레벨로 디스에이블시킬 수 있다. 따라서, 상기 출력 신호 생성 회로(433)는 상기 제 1 시작 펄스(PS1)가 로직 로우 레벨로 인에이블된 시점부터 상기 제 2 종료 펄스(PE2)가 로직 로우 레벨로 인에이블되는 시점까지의 구간에서 로직 하이 레벨로 인에이블되는 상기 출력 신호(OUT)를 생성할 수 있다.
도 9는 본 발명의 실시예에 따른 신호 생성 회로(400)의 또 다른 동작을 보여주는 타이밍도이다. 도 9에서, 상기 입력 신호(IN)가 5회 입력되어 시작 신호(START) 및 종료 신호(END)가 각각 상기 클럭 신호(CLK)의 3주기 간격으로 5회 인에이블되고, 상기 시작 신호(START)가 상기 클럭 신호(CLK)의 3주기만큼 지연되어 종료 신호(END)가 생성되는 경우를 예시적으로 설명하기로 한다. 도 9를 참조하면, 첫 번째 시작 신호(S1)가 인에이블된 후, 두 번째 시작 신호(S2)와 첫 번째 종료 신호(E1)가 동시에 인에이블되며, 세 번째 시작 신호(S3)와 두 번째 종료 신호(E2)가 동시에 인에이블될 수 있다. 네 번째 시작 신호(S4)와 세 번째 종료 신호(E3)가 동시에 인에이블되고, 다섯 번째 시작 신호(S5)와 네 번째 종료 신호(E4)가 동시에 인에이블될 수 있다. 이후, 다섯 번째 종료 신호(E5)가 인에이블될 수 있다.
상기 첫 번째 시작 신호(S1)가 인에이블되면, 상기 제 1 시작 펄스(PS1)가 인에이블되고 상기 제 1 예비 출력 신호(OUTP1)가 로직 하이 레벨로 인에이블될 수 있다. 상기 첫 번째 종료 신호(E1)가 인에이블되면, 상기 제 1 종료 펄스(PE1)가 인에이블되고, 상기 제 1 예비 출력 신호(OUTP1)가 로직 로우 레벨로 디스에이블될 수 있다. 동시에, 상기 두 번째 시작 신호(S2)에 기초하여 상기 제 2 시작 펄스(PS2)가 인에이블되고, 상기 제 2 예비 출력 신호(OUTP2)가 로직 하이 레벨로 인에이블될 수 있다. 따라서, 상기 두 번째 시작 신호(S2)와 상기 첫 번째 종료 신호(E1)가 중첩되더라도, 상기 출력 신호(OUT)는 로직 하이 레벨을 유지할 수 있다.
상기 두 번째 종료 신호(E2)가 인에이블되면, 상기 제 2 종료 펄스(PE2)가 인에이블되고 상기 제 2 예비 출력 신호(OUTP2)가 로직 로우 레벨로 디스에이블될 수 있다. 동시에, 상기 세 번째 시작 신호(S3)에 기초하여 상기 제 1 시작 펄스(PS1)가 다시 인에이블되고, 상기 제 1 예비 출력 신호(OUTP1)가 다시 로직 하이 레벨로 인에이블될 수 있다. 따라서, 상기 세 번째 시작 신호(S3)와 상기 두 번째 종료 신호(E2)가 중첩되더라도, 상기 출력 신호(OUT)는 로직 하이 레벨을 유지할 수 있다.
상기 세 번째 종료 신호(E3)가 인에이블되면, 상기 제 1 종료 펄스(PE1)가 인에이블되고 상기 제 1 예비 출력 신호(OUTP1)가 로직 로우 레벨로 디스에이블될 수 있다. 동시에, 상기 네 번째 시작 신호(S4)에 기초하여 상기 제 2 시작 펄스(PS2)가 다시 인에이블되고, 상기 제 2 예비 출력 신호(OUTP2)가 다시 로직 하이 레벨로 인에이블될 수 있다. 따라서, 상기 네 번째 시작 신호(PS4)와 상기 세 번째 종료 신호(E3)가 중첩되더라도, 상기 출력 신호(OUT)는 로직 하이 레벨을 유지할 수 있다.
상기 네 번째 종료 신호(E4)가 인에이블되면, 상기 제 2 종료 펄스(PE2)가 인에이블되고 상기 제 2 예비 출력 신호(OUTP2)가 로직 로우 레벨로 디스에이블될 수 있다. 동시에, 상기 다섯 번째 시작 신호(S5)에 기초하여 상기 제 1 시작 펄스(PS1)가 다시 인에이블되고, 상기 제 1 예비 출력 신호(OUTP1)가 다시 로직 하이 레벨로 인에이블될 수 있다. 따라서, 상기 다섯 번째 시작 신호(S5)와 상기 네 번째 종료 신호(E4)가 중첩되더라도, 상기 출력 신호(OUT)는 로직 하이 레벨을 유지할 수 있다
상기 다섯 번째 종료 신호(E5)가 인에이블되면, 상기 제 1 종료 펄스(PE1)가 인에이블되고 상기 제 1 예비 출력 신호(OUTP1)가 로직 로우 레벨로 디스에이블되며, 상기 출력 신호(OUT)도 로직 로우 레벨로 디스에이블될 수 있다. 따라서, 상기 신호 생성 회로(400)는 첫 번째로 입력된 입력 신호(IN)에 기초하여 첫 번째 시작 신호(S1)가 인에이블되는 시점부터 마지막으로 (즉, 다섯 번째로) 입력된 입력 신호(IN)에 기초하여 다섯 번째 종료 신호(E5)가 인에이블되는 시점까지 로직 하이 레벨을 유지하는 상기 출력 신호(OUT)를 생성할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성을 보여주는 도면이다. 도 10에서, 상기 반도체 장치(1000)는 클럭 수신기(1110, RX), 클럭 지연 회로(1120), 클럭 트리(1130), 스트로브 전송기(1140, TX), 커맨드 수신기(1210, RX), 커맨드 디코더(1220), 온 다이 터미네이션 (ODT) 신호 생성 회로(1230), 온 다이 터미네이션 (ODT) 트리(1240), 데이터 전송기(1250, TX) 및 모드 레지스터 셋(1310)을 포함할 수 있다. 상기 클럭 수신기(1110)는 외부 장치로부터 전송된 외부 클럭 신호(CLKE)를 수신할 수 있다. 상기 외부 클럭 신호(CLKE)는 싱글 엔디드 신호로 전송될 수도 있고, 상보 신호(CLKEB)와 함께 차동 신호로 전송될 수도 있다. 일 실시예에서, 상기 클럭 수신기(1110)는 상기 차동 신호로 전송된 외부 클럭 신호(CLKE, CLKEB)를 차동 증폭하여 기준 클럭 신호(CLKR)를 생성할 수 있다. 일 실시예에서, 상기 클럭 수신기(1110)는 상기 싱글 엔디드 신호로 전송된 외부 클럭 신호(CLKE)를 기준전압(VREF)과 차동 증폭하여 상기 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 기준전압(VREF)은 상기 외부 클럭 신호(CLKE)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 외부 클럭 신호(CLKE) 및/또는 상기 기준 클럭 신호(RCLK)는 도 1에 도시된 클럭 신호(CLK)에 대응될 수 있다.
상기 클럭 지연 회로(1120)는 상기 외부 클럭 신호(CLKE)가 상기 반도체 장치(1000)의 내부 회로에 의해 지연되는 지연량을 보상할 수 있다. 상기 클럭 지연 회로(1120)는 상기 기준 클럭 신호(CLKR)를 지연시켜 상기 외부 클럭 신호(CLKE)와 동기되는 지연 고정 클럭 신호(CLKD)를 생성할 수 있다. 상기 클럭 지연 회로(1120)는 상기 기준 클럭 신호(CLKR)를 지연시켜 상기 지연 고정 클럭 신호(CLKD)를 생성하는 지연 고정 루프 (delayed locked loop) 회로를 포함할 수 있다. 상기 지연 고정 클럭 신호(CLKD)는 도 1 및 도 4에 도시된 클럭 신호(CLK)에 대응할 수 있다.
상기 클럭 트리(1130)는 상기 지연 고정 클럭 신호(CLKD)를 지연시켜 출력할 수 있다. 상기 클럭 지연 회로(1120)로부터 생성된 상기 지연 고정 클럭 신호(CLKD)는 상기 클럭 트리(1130)를 경유하여 상기 스트로브 전송기(1140)로 출력될 수 있다. 상기 스트로브 전송기(1140)는 상기 클럭 트리(1130)로부터 출력된 신호를 데이터 스트로브 신호(DQS/DQSB)로서 외부 장치로 출력할 수 있다. 상기 데이터 스트로브 신호(DQS/DQSB)는 상기 반도체 장치(1000)로부터 출력되는 데이터(DQ)에 동기되어 상기 외부 장치로 출력될 수 있다. 상기 데이터 스트로브 신호(DQS/DQSB)는 버스를 통해 상기 외부 장치로 전송될 수 있다.
상기 커맨드 수신기(1210)는 상기 외부 장치로부터 전송된 커맨드 신호(CMD)를 수신할 수 있다. 상기 커맨드 신호(CMD)는 복수의 신호를 포함할 수 있다. 상기 커맨드 신호(CMD)는 상기 반도체 장치(1000)가 다양한 동작을 수행할 수 있도록 다양한 정보를 포함할 수 있다. 예를 들어, 상기 커맨드 신호(CMD)는 상기 반도체 장치(1000)가 터미네이션 동작을 수행하도록 하는 정보를 포함할 수 있다. 상기 터미네이션 동작은 상기 반도체 장치(1000)가 데이터 또는 데이터 스트로브 신호가 전송되는 버스의 터미네이션 저항 값을 설정하는 동작을 의미할 수 있다. 예를 들어, 상기 터미네이션 동작이 수행되면 상기 데이터 전송기(1250)는 터미네이션 저항 값을 갖도록 설정될 수 있다.
상기 커맨드 디코더(1220)는 상기 기준 클럭 신호(CLKR)에 기초하여 상기 커맨드 수신기(1210)를 통해 수신된 커맨드 신호(CMD)를 래치하고, 래치된 신호를 디코딩하여 내부 커맨드 신호(ICMD)로 출력할 수 있다. 상기 커맨드 디코더(1220)는 상기 커맨드 신호(CMD)가 포함하는 정보에 따라 다양한 내부 커맨드 신호(ICMD)를 생성할 수 있다. 상기 내부 커맨드 신호(ICMD)는 터미네이션 커맨드 신호(ODTC)를 포함할 수 있다.
상기 ODT 신호 생성 회로(1230)는 상기 커맨드 디코더(1220)로부터 생성된 터미네이션 커맨드 신호(ODTC)를 수신할 수 있다. 도 1 및 도 4에 도시된 신호 생성 회로(100, 400)는 상기 ODT 신호 생성 회로(1230)로 적용될 수 있다. 상기 터미네이션 커맨드 신호(ODTC)는 도 1 및 도 4에 도시된 입력 신호(IN)에 대응하는 신호일 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 터미네이션 커맨드 신호(ODTC)에 대한 도메인 크로싱 동작을 수행하고, 상기 터미네이션 커맨드 신호(ODTC)에 기초하여 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 상기 온 다이 터미네이션 신호(ODT)는 도 1 및 도 4에 도시된 출력 신호(OUT)에 대응하는 신호일 수 있다. 상기 터미네이션 커맨드 신호(ODTC)는 상기 기준 클럭 신호(RCLK)에 비동기적으로 지연된 신호이기 때문에, 상기 ODT 신호 생성 회로는 (1230)는 상기 터미네이션 커맨드 신호(ODTC)를 상기 지연 고정 클럭 신호(CLKD)에 동기시켜 상기 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 상기 ODT 신호 생성 회로(1230)는 제 1 시간 정보 및 제 2 시간 정보에 기초하여 상기 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 예를 들어, 상기 ODT 신호 생성 회로(1230)는 상기 터미네이션 커맨드 신호(ODTC)가 인에이블된 시점부터 상기 제 1 시간 정보에 기초하여 소정 시간만큼 경과된 후 인에이블되고, 상기 제 2 시간 정보에 대응하는 시간 동안 인에이블 상태를 유지하는 상기 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 상기 ODT 신호 생성 회로(1230는 상기 터미네이션 커맨드 신호(ODTC)가 입력될 때마다 상기 지연 고정 클럭 신호(CLKD)에 동기하여 시작 신호 및 종료 신호를 생성할 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 종료 신호와 중첩되지 않는 시작 신호에 기초하여 상기 온 다이 터미네이션 신호(ODT)를 인에이블시킬 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 시작 신호와 중첩되지 않는 종료 신호에 기초하여 상기 온 다이 터미네이션 신호(ODT)를 디스에이블시킬 수 있다.
상기 모드 레지스터 셋(1310)은 상기 제 1 및 제 2 시간 정보를 상기 ODT 신호 생성 회로(1230)로 제공할 수 있다. 상기 모드 레지스터 셋(1310)은 상기 반도체 장치(1000)의 다양한 동작과 관련된 다양한 동작 설정 정보를 포함할 수 있다. 상기 제 1 시간 정보는 예를 들어, 컬럼 어드레스 스트로브 레이턴시(column address strobe latency, CL) 및/또는 컬럼 어드레스 스트로브 라이트 레이턴시(column address strobe write latency, CWL)를 포함할 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 컬럼 어드레스 스트로브 레이턴시(CL) 및/또는 컬럼 어드레스 스트로브 레이턴시(CWL)를 수신하고, 상기 컬럼 어드레스 스트로브 레이턴시(CL) 및/또는 상기 컬럼 어드레스 스트로브 레이턴시(CWL)로부터 쉬프팅 레이턴시 (shifting latency)를 결정하며, 상기 쉬프팅 레이턴시에 기초하여 상기 터미네이션 커맨드 신호(ODTC)를 지연시킬 수 있다. 상기 쉬프팅 레이턴시는 상기 컬럼 어드레스 스트로브 레이턴시(CL) 및/또는 상기 컬럼 어드레스 스트로브 레이턴시(CWL)보다 작은 값을 가질 수 있다. 상기 쉬프팅 레이턴시는 도 1 및 도 4에 도시된 온 제어 신호(CON1)에 대응할 수 있다. 상기 제 2 시간 정보는 BL4 신호, BL8 신호, 2PRE 신호, CRC 신호 중 적어도 하나를 포함할 수 있다. 상기 BL4 신호는 버스트 렝쓰 (burst length)가 4인 것을 의미하며 4개의 데이터가 연속으로 출력되는 동작을 설정하는 정보일 수 있다. 상기 BL8 신호는 버스트 렝쓰 (burst length)가 8인 것을 의미하며 8개의 데이터가 연속으로 출력되는 동작을 설정하는 정보일 수 있다. 상기 2PRE 신호는 데이터를 전송하는데 사용되는 데이터 스트로브 신호의 프리앰블(pre-amble)이 상기 외부 클럭 신호(CLKE)의 2주기 동안 생성되는 동작을 설정하는 정보일 수 있다. 상기 CRC 신호는 상기 버스트 렝쓰에 대응하는 시간 동안 데이터가 출력된 후 계속해서 CRC (Cyclic Redundancy Check) 정보가 출력되는 동작을 설정하는 정보일 수 있다. 상기 BL4 신호, 상기 BL8 신호, 상기 2PRE 신호 및 상기 CRC 신호는 도 1 및 도 4에 도시된 오프 제어 신호(CON2)에 대응할 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 터미네이션 커맨드 신호(ODTC)가 입력되고 상기 쉬프팅 레이턴시에 대응하는 시간이 경과된 후, 상기 온 다이 터미네이션 신호(ODT)를 인에이블시킬 수 있고, 상기 온 다이 터미네이션 신호(ODT)의 펄스는 상기 BL4 신호, 상기 BL8 신호, 상기 2PRE 신호 및 상기 CRC 신호 중 적어도 하나에 기초하여 결정된 시간 동안 유지될 수 있다.
상기 ODT 트리(1240)는 상기 온 다이 터미네이션 신호(ODT)를 지연시켜 온 다인 터미네이션 인에이블 신호(ODTEN)를 생성할 수 있다. 상기 온 다이 터미네이션 신호(ODT)는 상기 ODT 트리(1240)를 경유하여 상기 데이터 전송기(1250)로 입력될 수 있다. 상기 데이터 전송기(1250)는 상기 온 다이 터미네이션 인에이블 신호(ODTEN)를 수신하였을 때, 터미네이션 저항 값을 갖도록 설정될 수 있다. 상기 데이터 전송기(1250)는 상기 온 다이 터미네이션 인에이블 신호(ODTEN)에 기초하여 상기 터미네이션 저항 값을 갖도록 설정된 후, 상기 반도체 장치(1000)의 내부 데이터(DATA)에 기초하여 데이터(DQ)를 외부 장치로 출력할 수 있다. 상기 터미네이션 저항 값은 상기 버스의 수신 단 (즉, 상기 외부 장치)의 임피던스와 매칭되는 저항 값을 가질 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (26)

  1. 입력 신호를 클럭 신호에 동기시켜 동기 신호를 생성하는 동기화 회로;
    상기 동기 신호를 지연시켜 시작 신호를 생성하고, 상기 동기 신호를 상기 클럭 신호에 동기하여 오프 제어 신호에 대응하는 시간만큼 지연시켜 종료 신호를 생성하는 펄스 폭 제어 회로; 및
    상기 시작 신호에 기초하여 출력 신호를 인에이블시키고, 상기 종료 신호에 기초하여 상기 출력 신호를 디스에이블시키는 출력 회로를 포함하는 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 동기화 회로는 온 제어 신호를 더 수신하고,
    상기 동기화 회로는 상기 입력 신호를 상기 클럭 신호에 동기시키고, 상기 클럭 신호에 동기된 신호를 상기 온 제어 신호에 대응하는 시간만큼 지연시켜 상기 동기 신호를 생성하는 신호 생성 회로.
  3. 제 1 항에 있어서,
    상기 펄스 폭 제어 회로는, 상기 동기 신호를 지연시켜 상기 시작 신호를 생성하는 지연기;
    상기 동기 신호를 상기 클럭 신호에 동기하여 상기 클럭 신호의 1주기 단위로 순차적으로 지연시켜 복수의 지연 신호를 생성하는 쉬프터; 및
    상기 오프 제어 신호에 기초하여 상기 복수의 지연 신호 중 하나를 상기 종료 신호로 출력하는 선택기를 포함하는 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 지연기의 지연 시간은 상기 선택기가 상기 복수의 지연 신호로부터 상기 종료 신호를 생성하는데 발생되는 지연 시간에 대응하는 신호 생성 회로.
  5. 제 3 항에 있어서,
    상기 쉬프터는 클럭 단자로 상기 클럭 신호를 수신하고, 입력 단자로 상기 동기 신호를 수신하는 제 1 플립플롭; 및
    클럭 단자로 상기 클럭 신호를 각각 수신하고, 입력 단자가 이전 단에 위치하는 플립플롭의 출력 단자와 각각 연결되는 복수의 플립플롭을 포함하고,
    상기 제 1 플립플롭 및 상기 복수의 플립플롭의 출력 단자로부터 상기 복수의 지연 신호가 각각 출력되는 신호 생성 회로.
  6. 입력 신호가 입력될 때마다 상기 입력 신호를 클럭 신호에 동기시켜 동기 신호를 생성하는 동기화 회로;
    상기 동기 신호를 지연시켜 시작 신호를 생성하고, 상기 동기 신호를 상기 클럭 신호에 동기하여 오프 제어 신호에 대응하는 시간만큼 지연시켜 종료 신호를 생성하는 펄스 폭 제어 회로; 및
    상기 종료 신호와 중첩되지 않는 시작 신호에 기초하여 출력 신호를 인에이블시키고, 상기 시작 신호와 중첩되지 않는 종료 신호에 기초하여 상기 출력 신호를 디스에이블시키는 출력 회로를 포함하는 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 동기화 회로는 온 제어 신호를 더 수신하고,
    상기 동기화 회로는 상기 입력 신호를 상기 클럭 신호에 동기시키고, 상기 클럭 신호에 동기된 신호를 상기 온 제어 신호에 대응하는 시간만큼 지연시켜 상기 동기 신호를 생성하는 신호 생성 회로.
  8. 제 6 항에 있어서,
    상기 펄스 폭 제어 회로는, 상기 동기 신호를 지연시켜 상기 시작 신호를 생성하는 지연기;
    상기 동기 신호를 상기 클럭 신호에 동기하여 상기 클럭 신호의 1주기 단위로 순차적으로 지연시켜 복수의 지연 신호를 생성하는 쉬프터; 및
    상기 오프 제어 신호에 기초하여 상기 복수의 지연 신호 중 하나를 상기 종료 신호로 출력하는 선택기를 포함하는 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 지연기의 지연 시간은 상기 선택기가 상기 복수의 지연 신호로부터 상기 종료 신호를 생성하는데 발생되는 지연 시간에 대응하는 신호 생성 회로.
  10. 제 8 항에 있어서,
    상기 쉬프터는 클럭 단자로 상기 클럭 신호를 수신하고, 입력 단자로 상기 동기 신호를 수신하는 제 1 플립플롭; 및
    클럭 단자로 상기 클럭 신호를 각각 수신하고, 입력 단자가 이전 단에 위치하는 플립플롭의 출력 단자와 각각 연결되는 복수의 플립플롭을 포함하고,
    상기 제 1 플립플롭 및 상기 복수의 플립플롭의 출력 단자로부터 상기 복수의 지연 신호가 각각 출력되는 신호 생성 회로.
  11. 제 6 항에 있어서,
    상기 출력 회로는, 상기 시작 신호에 기초하여 복수의 시작 펄스를 생성하는 시작 펄스 생성 회로;
    상기 종료 신호에 기초하여 복수의 종료 펄스를 생성하는 종료 펄스 생성 회로; 및
    상기 복수의 시작 펄스 및 상기 복수의 종료 펄스에 기초하여 출력 신호를 생성하는 출력 신호 생성 회로를 포함하는 신호 생성 회로.
  12. 제 11 항에 있어서,
    상기 시작 펄스 생성 회로는 상기 시작 신호가 인에이블될 때마다 제 1 예비 시작 펄스 및 제 2 예비 시작 펄스를 교대로 인에이블시키고, 상기 제 1 예비 시작 펄스 및 상기 시작 신호에 기초하여 제 1 시작 펄스를 생성하며, 상기 제 2 예비 시작 펄스 및 상기 시작 신호에 기초하여 제 2 시작 펄스를 생성하는 신호 생성 회로.
  13. 제 11 항에 있어서,
    상기 시작 펄스 생성 회로는 상기 시작 신호에 기초하여 제 2 예비 시작 펄스로부터 제 1 예비 시작 펄스를 생성하는 제 1 플립플롭;
    상기 시작 신호에 기초하여 상기 제 1 예비 시작 펄스로부터 상기 제 2 예비 시작 펄스를 생성하는 제 2 플립플롭;
    상기 제 1 예비 시작 펄스 및 상기 시작 신호를 게이팅하여 제 1 시작 펄스를 생성하는 제 1 게이팅 회로; 및
    상기 제 2 예비 시작 펄스 및 상기 시작 신호를 게이팅하여 제 2 시작 펄스를 생성하는 제 2 게이팅 회로를 포함하는 신호 생성 회로.
  14. 제 11 항에 있어서,
    상기 종료 펄스 생성 회로는 상기 종료 신호가 인에이블될 때마다 제 1 예비 종료 펄스 및 제 2 예비 종료 펄스를 교대로 인에이블시키고, 상기 제 1 예비 종료 펄스 및 상기 종료 신호에 기초하여 제 1 종료 펄스를 생성하며, 상기 제 2 예비 종료 펄스 및 상기 종료 신호에 기초하여 제 2 종료 펄스를 생성하는 신호 생성 회로.
  15. 제 11 항에 있어서,
    상기 종료 펄스 생성 회로는 상기 종료 신호에 기초하여 제 2 예비 종료 펄스로부터 제 1 예비 종료 펄스를 생성하는 제 1 플립플롭;
    상기 종료 신호에 기초하여 상기 제 1 예비 종료 펄스로부터 상기 제 2 예비 종료 펄스를 생성하는 제 2 플립플롭;
    상기 제 1 예비 종료 펄스 및 상기 종료 신호를 게이팅하여 제 1 종료 펄스를 생성하는 제 1 게이팅 회로; 및
    상기 제 2 예비 종료 펄스 및 상기 종료 신호를 게이팅하여 제 2 종료 펄스를 생성하는 제 2 게이팅 회로를 포함하는 신호 생성 회로.
  16. 제 11 항에 있어서,
    상기 복수의 시작 펄스는 제 1 시작 펄스 및 제 2 시작 펄스를 포함하고, 상기 복수의 종료 펄스는 제 1 종료 펄스 및 제 2 종료 펄스를 포함하며,
    상기 출력 신호 생성 회로는, 상기 제 1 시작 펄스에 기초하여 인에이블되고 상기 제 1 종료 펄스에 기초하여 인에이블되는 제 1 예비 출력 신호를 생성하는 제 1 래치 회로;
    상기 제 2 시작 펄스에 기초하여 인에이블되고 상기 제 2 종료 펄스에 기초하여 디스에이블되는 제 2 예비 출력 신호를 생성하는 제 2 래치 회로; 및
    상기 제 1 및 제 2 예비 출력 신호를 합산하여 상기 출력 신호를 생성하는 게이팅 회로를 포함하는 신호 생성 회로.
  17. 기준 클럭 신호를 지연시켜 지연 고정 클럭 신호를 생성하는 클럭 지연 회로;
    커맨드 신호에 기초하여 온 다이 터미네이션 커맨드 신호를 생성하는 커맨드 디코더;
    상기 온 다이 터미네이션 커맨드 신호가 입력될 때마다 상기 지연 고정 클럭 신호에 동기하여 시작 신호 및 종료 신호를 생성하고, 상기 종료 신호와 중첩되지 않는 시작 신호에 기초하여 온 다이 터미네이션 신호를 인에이블시키고, 상기 시작 신호와 중첩되지 않는 종료 신호에 기초하여 상기 온 다이 터미네이션 신호를 디스에이블시키는 온 다이 터미네이션 신호 생성 회로; 및
    상기 온 다이 터미네이션 신호 및 내부 데이터에 기초하여 출력 데이터를 출력하는 데이터 출력 회로를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 온 다이 터미네이션 신호 생성 회로는, 상기 온 다이 터미네이션 커맨드 신호가 입력될 때마다 상기 온 다이 터미네이션 커맨드 신호를 상기 지연 고정 클럭 신호에 동기시켜 동기 신호를 생성하는 동기화 회로;
    상기 동기 신호를 지연시켜 시작 신호를 생성하고, 상기 동기 신호를 상기 지연 고정 클럭 신호에 동기하여 오프 제어 신호에 대응하는 시간만큼 지연시켜 종료 신호를 생성하는 펄스 폭 제어 회로; 및
    상기 시작 신호 및 상기 종료 신호에 기초하여 상기 온 다이 터미네이션 신호를 생성하는 출력 회로를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 동기화 회로는 레이턴시 정보로부터 결정되는 온 제어 신호를 더 수신하고,
    상기 동기화 회로는 상기 온 다이 터미네이션 커맨드 신호를 상기 지연 고정 클럭 신호에 동기시키고 상기 온 제어 신호에 대응하는 시간만큼 지연시켜 상기 동기 신호를 생성하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 펄스 폭 제어 회로는, 상기 동기 신호를 지연시켜 상기 시작 신호를 생성하는 지연기;
    상기 동기 신호를 상기 지연 고정 클럭 신호에 동기하여 상기 지연 고정 클럭 신호의 한 주기 단위로 순차적으로 지연시켜 복수의 지연 신호를 생성하는 쉬프터; 및
    상기 오프 제어 신호에 기초하여 상기 복수의 지연 신호 중 하나를 상기 종료 신호로 출력하는 선택기를 포함하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 지연기의 지연 시간은 상기 선택기가 상기 복수의 지연 신호로부터 상기 종료 신호를 생성하는데 발생되는 지연 시간에 대응하는 반도체 장치.
  22. 제 18 항에 있어서,
    상기 오프 지연 정보는 버스트 렝쓰 정보, 프리앰블 정보 및 CRC (Cyclic Redundancy Check) 정보 중 적어도 하나로부터 생성되는 반도체 장치.
  23. 제 18 항에 있어서,
    상기 출력 회로는, 상기 시작 신호에 기초하여 복수의 시작 펄스를 생성하는 시작 펄스 생성 회로;
    상기 종료 신호에 기초하여 복수의 종료 펄스를 생성하는 종료 펄스 생성 회로; 및
    상기 복수의 시작 펄스 및 상기 복수의 종료 펄스에 기초하여 상기 온 다이 터미네이션 신호를 생성하는 출력 신호 생성 회로를 포함하는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 시작 펄스 생성 회로는 상기 시작 신호에 기초하여 제 2 예비 시작 펄스로부터 제 1 예비 시작 펄스를 생성하는 제 1 플립플롭;
    상기 시작 신호에 기초하여 상기 제 1 예비 시작 펄스로부터 상기 제 2 예비 시작 펄스를 생성하는 제 2 플립플롭;
    상기 제 1 예비 시작 펄스 및 상기 시작 신호를 게이팅하여 제 1 시작 펄스를 생성하는 제 1 게이팅 회로; 및
    상기 제 2 예비 시작 펄스 및 상기 시작 신호를 게이팅하여 제 2 시작 펄스를 생성하는 제 2 게이팅 회로를 포함하는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 종료 펄스 생성 회로는 상기 종료 신호에 기초하여 제 2 예비 종료 펄스로부터 제 1 예비 종료 펄스를 생성하는 제 1 플립플롭;
    상기 종료 신호에 기초하여 상기 제 1 예비 종료 펄스로부터 상기 제 2 예비 종료 펄스를 생성하는 제 2 플립플롭;
    상기 제 1 예비 종료 펄스 및 상기 종료 신호를 게이팅하여 제 1 종료 펄스를 생성하는 제 1 게이팅 회로; 및
    상기 제 2 예비 종료 펄스 및 상기 종료 신호를 게이팅하여 제 2 종료 펄스를 생성하는 제 2 게이팅 회로를 포함하는 반도체 장치.
  26. 제 23 항에 있어서,
    상기 복수의 시작 펄스는 제 1 시작 펄스 및 제 2 시작 펄스를 포함하고, 상기 복수의 종료 펄스는 제 1 종료 펄스 및 제 2 종료 펄스를 포함하며,
    상기 출력 신호 생성 회로는, 상기 제 1 시작 펄스에 기초하여 인에이블되고 상기 제 1 종료 펄스에 기초하여 인에이블되는 제 1 예비 출력 신호를 생성하는 제 1 래치 회로;
    상기 제 2 시작 펄스에 기초하여 인에이블되고 상기 제 2 종료 펄스에 기초하여 디스에이블되는 제 2 예비 출력 신호를 생성하는 제 2 래치 회로; 및
    상기 제 1 및 제 2 예비 출력 신호를 합산하여 상기 온 다이 터미네이션 신호를 생성하는 게이팅 회로를 포함하는 반도체 장치.
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