JP4876618B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置に関し、特に、半導体装置の３次元集積化構造に適用して好適なものである。
従来の半導体装置では、半導体チップの高密度実装を実現するために、フェースダウン実装された半導体チップ上にフェースアップ実装された半導体チップを積層する方法がある。
また、例えば、特許文献１には、積層された半導体チップ間のノイズによる干渉を抑制するために、第１半導体チップ上に搭載される第２半導体チップの裏面に導電体膜を形成する方法が開示されている。
特許第３６８１６９０号公報
しかしながら、従来の半導体チップの積層構造では、積層された半導体チップ間のノイズによる干渉が発生し、半導体装置の信頼性の低下を招くという問題があった。また、特許文献１に開示された方法では、第１半導体チップ上に搭載される第２半導体チップの裏面に導電体膜を形成する必要があり、第２半導体チップの製造工程の煩雑化を招くという問題があった。
そこで、本発明の目的は、チップ間のノイズによる干渉を抑制しつつ、チップを積層することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、基材上にフェースダウン実装された第１半導体チップと、前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間に挿入された電磁シールド板とを備えることを特徴とする。
これにより、第１半導体チップ上に第２半導体チップを積層した場合においても、第１半導体チップおよび第２半導体チップの製造工程の煩雑化を招くことなく、第１半導体チップと第２半導体チップとの間のノイズによる干渉を抑制することが可能となる。このため、コストアップを抑制しつつ、半導体チップの実装密度を向上させることができる。
また、本発明の一態様に係る半導体装置によれば、基材上にフェースダウン実装された第１半導体チップと、前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間に挿入され、導電体膜が上面または下面に形成されたダミーチップとを備えることを特徴とする。
これにより、第１半導体チップと第２半導体チップとの間にダミーチップを挟み込むことで、第１半導体チップと第２半導体チップとの間のノイズによる干渉を抑制することが可能となり、第１半導体チップおよび第２半導体チップの製造工程の煩雑化を招くことなく、半導体チップの実装密度を向上させることができる。
また、本発明の一態様に係る半導体装置によれば、基材上にフェースダウン実装された第１半導体チップと、前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第２半導体チップ下に配置され、前記基材上に実装された電子部品とを備えることを特徴とする。
これにより、第１半導体チップ上に第２半導体チップを積層した場合においても、第２半導体チップと電子部品とを基材上に重ねて配置することができ、実装面積の増大を抑制することができる。
また、本発明の一態様に係る半導体装置によれば、基材上にフェースダウン実装された第１半導体チップと、前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第２半導体チップ下に配置され、前記基材上に実装された電子部品と、前記第１半導体チップと前記第２半導体チップとの間に挿入され、前記第２半導体チップと前記電子部品とを離間させるスペーサとを備えることを特徴とする。
これにより、第１半導体チップ上に第２半導体チップを積層した場合においても、第２半導体チップと電子部品とを基材上に重ねて配置することができ、実装面積の増大を抑制することができる。
また、本発明の一態様に係る半導体装置によれば、前記第２半導体チップは前記第１半導体チップよりもサイズが大きいことを特徴とする。
これにより、第２半導体チップ下に配置された第１半導体チップと接触することなく、第２半導体チップ下に電子部品を配置することができ、実装面積の増大を抑制することができる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップにはアナログＩＣが形成され、前記第２半導体チップにはデジタルＩＣが形成されていることを特徴とする。
これにより、アナログＩＣとデジタルＩＣとを同一基材上に積層した場合においても、アナログＩＣとデジタルＩＣとの間のノイズによる干渉を抑制することが可能となり、実装面積の増大を抑制しつつ、アナログＩＣおよびデジタルＩＣの特性の劣化を低減することができる。
また、本発明の一態様に係る半導体装置によれば、基材上に第１半導体チップをフェースダウン実装する工程と、導電体膜が上面または下面に形成されたダミーチップを前記第１半導体チップ上に配置する工程と、前記ダミーチップ上に第２半導体チップをフェースアップ実装する工程とを備えることを特徴とする。
これにより、第１半導体チップと第２半導体チップとの間にダミーチップを実装することで、第１半導体チップと第２半導体チップとの間のノイズによる干渉を抑制することが可能となり、コストアップを抑制しつつ、半導体チップの実装密度を向上させることができる。
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１（ａ）は、本発明の一実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線で切断した断面図である。
図１において、キャリア基板１の裏面にはランド２が設けられ、ランド２には突出電極３が形成されている。また、キャリア基板１の表面には、突出電極５を接合する端子電極４、ボンディングワイヤ１３を接続する端子電極１５、電子部品１７、１９をそれぞれ接続する端子電極１６、１８が設けられている。なお、キャリア基板１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極３としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
また、半導体チップ６には突出電極５が形成され、ダミーチップ８の上面には導電体膜９が形成され、半導体チップ１１には電極パッド１２が形成されている。なお、半導体チップ６にはアナログＩＣを搭載し、半導体チップ１１にはデジタルＩＣを搭載することができる。
ダミーチップ８としては、Ｓｉなどの半導体で構成されたベアチップを用いることができる。また、導電体膜９としては、例えば、ＡｌやＣｕなどの金属膜を用いることができ、導電体膜９の膜厚は１００００Å程度とすることができる。このとき、導電体膜９及びダミーチップ８は、次のようにして形成することができる。まず、Ｓｉなどの半導体で構成されたウエハーを用意する。このとき、ウエハーはダミーチップ８を複数形成できる大きさを持つものであってもよい。次に、このウエハーの一方の面の全面に、導電体膜９として、ＡｌやＣｕなどの金属膜を、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法、メッキ法などを用いて形成する。最後に、導電体膜９が形成されたウエハーをダミーチップ８として用いる大きさの個片に切断することで、導電体膜９及びダミーチップ８を形成することができる。なお、ウエハーを個片に切断する前に、ウエハーの裏面（導電体膜９が設けられた面とは反対側の面）の全面に接着層７を設けた後、ウエハーを個片に切断してもよい。
あるいは、導電体膜９が設けられたダミーチップ８の代わりに、金属板やフェライト板などの電磁シールド板を用いるようにしてもよい。
そして、キャリア基板１上には、突出電極５を介して半導体チップ６がフェースアップ実装され、突出電極５は端子電極４に接合されている。なお、突出電極５と端子電極４とを接合する場合、例えば、半田接合や合金接合などの金属接合を用いるようにしてもよく、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよい。
さらに、半導体チップ６上には、導電体膜９が上面に形成されたダミーチップ８が接着層７を介して配置されている。接着層７とダミーチップ８は、平面図で見たときにほぼ同じ大きさであってもよい。言い換えると、接着層７の側面と、ダミーチップ８の側面が面一となるように形成されていてもよい。
導電体膜９上には、接着層１０を介して半導体チップ１１がフェースアップ実装されている。なお、接着層１０と半導体チップ１１は、平面図で見たときにほぼ同じ大きさであってもよい。言い換えると、接着層１０の側面と半導体チップ１０の側面が面一となるように形成されていてもよい。
そして、半導体チップ１１に設けられた電極パッド１２はボンディングワイヤ１３を介して端子電極１５にボンディングされ、半導体チップ１１はボンディングワイヤ１３を介してキャリア基板１と電気的に接続されている。また、半導体チップ１１の側方には、端子電極１６を介して電子部品１７がキャリア基板１上に実装され、半導体チップ１１の下方には、端子電極１８を介して電子部品１９がキャリア基板１上に実装されている。なお、電子部品１９としては、例えば、抵抗やコンデンサやコイルやコネクタなどを用いることができる。そして、ボンディングワイヤ１３が接続された半導体チップ１１および電子部品１７、１９は、封止樹脂２０にて封止されている。
これにより、半導体チップ８上に半導体チップ１１を積層した場合においても、半導体チップ８、１１の裏面に導電層を形成することなく、半導体チップ８、１１との間のノイズによる干渉を抑制することが可能となる。このため、半導体チップ８、１１の製造工程の煩雑化を招くことなく、半導体チップ８、１１の実装密度を向上させることができる。
なお、半導体チップ６、１１およびダミーチップ８は、半導体チップ６→ダミーチップ８→半導体チップ１１の順にサイズが大きくなるように構成することが好ましい。つまり、半導体チップ６よりダミーチップ８の方が大きく、ダミーチップ８より半導体チップ１１の方が大きくなるように構成することが好ましい。これにより、半導体チップ１１下に配置された半導体チップ６およびダミーチップ８と接触することなく、半導体チップ１１下に電子部品１９を配置することができ、実装面積の増大を抑制することができる。また、ダミーチップ８の厚さは、電子部品１９が半導体チップ１１に接触しないように設定することができる。つまり、導電体膜９の上面（導電体膜９のダミーチップ８と対向する面とは反対側の面）が、電子部品１９の上面（電子部品１９のキャリア基板１と対向する面とは反対側の面）よりも高くなるように、ダミーチップ８や導電体膜９の厚さを設定してもよい。これにより、電子部品１９が半導体チップ１１に接触することを防ぐことができ、ダミーチップ８をスペーサとしても用いることができ、製造工程の煩雑化を抑制しつつ、半導体チップ１１下に電子部品１９を配置することができる。
また、半導体チップ６、１１が実装されたキャリア基板１は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ、ＩＣカード、ＩＣタグなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
また、上述した実施形態では、半導体チップの実装方法を例にとって説明したが、本発明は、必ずしも半導体チップの実装方法に限定されることなく、例えば、抵抗やコンデンサやコネクタなどの実装方法の他、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などの実装方法に適用してもよい。
本発明の一実施形態に係る半導体装置の概略構成を示す図。
符号の説明
１ キャリア基板、２ ランド、３、５ 突出電極、４、１５、１６、１８ 端子電極、６、１１ 半導体チップ、７、１０ 接着層、８ ダミーチップ、９ 金属膜、１２ 電極パッド、１３ ボンディングワイヤ、１７、１９ 電子部品、２０ 封止樹脂

Claims (11)

  1. 基材上にフェースダウン実装された第１半導体チップと、
    前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に配置された電磁シールド板とを
    備え、
    前記第１半導体チップ、前記電磁シールド板、前記第２半導体チップの順にサイズが大きくなっており、
    前記電磁シールド板は、導電体膜が上面または下面に形成されたダミーチップであることを特徴とする半導体装置。
  2. 基材上にフェースダウン実装された第１半導体チップと、
    前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に配置された電磁シールド板とを
    備え、
    前記第１半導体チップと前記第２半導体チップ及び前記電磁シールド板の、厚さ方向と直交する長さ方向の各サイズは、前記第１半導体チップ、前記電磁シールド板、前記第２半導体チップの順に大きくなっており、
    前記電磁シールド板は、導電体膜が上面または下面に形成されたダミーチップであることを特徴とする半導体装置。
  3. 前記第２半導体チップ下に配置され、前記基材上に実装された電子部品、をさらに備え、前記電子部品は、前記第１半導体チップの側面及び前記電磁シールド板の側面と、前記第２半導体チップの下面とからそれぞれ離れていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１半導体チップにはアナログＩＣが形成され、前記第２半導体チップにはデジタ
    ルＩＣが形成されていることを特徴とする請求項１から請求項３の何れか一項に記載の半
    導体装置。
  5. 前記第１半導体チップと前記電磁シールド板との間に配置された第１の接着層と、
    前記電磁シールド板と前記第２半導体チップとの間に配置された第２の接着層と、をさらに備え、
    前記第１の接着層の側面と前記電磁シールド板の側面とが面一となっており、且つ、前記第２の接着層の側面と前記第２半導体チップの側面とが面一となっていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置。
  6. 基材上にフェースダウン実装された第１半導体チップと、
    前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に配置された電磁シールド板とを備え、
    前記第１半導体チップ、前記電磁シールド板、前記第２半導体チップの順にサイズが大きくなっており、
    前記第２半導体チップ下に配置され、前記基材上に実装された電子部品、をさらに備え、前記電子部品は、前記第１半導体チップの側面及び前記電磁シールド板の側面と、前記第２半導体チップの下面とからそれぞれ離れていることを特徴とする半導体装置。
  7. 基材上にフェースダウン実装された第１半導体チップと、
    前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に配置された電磁シールド板とを
    備え、
    前記第１半導体チップと前記第２半導体チップ及び前記電磁シールド板の、厚さ方向と直交する長さ方向の各サイズは、前記第１半導体チップ、前記電磁シールド板、前記第２半導体チップの順に大きくなっており、
    前記第２半導体チップ下に配置され、前記基材上に実装された電子部品、をさらに備え、前記電子部品は、前記第１半導体チップの側面及び前記電磁シールド板の側面と、前記第２半導体チップの下面とからそれぞれ離れていることを特徴とする半導体装置。
  8. 基材上にフェースダウン実装された第１半導体チップと、
    前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に配置された電磁シールド板とを備え、
    前記第１半導体チップ、前記電磁シールド板、前記第２半導体チップの順にサイズが大きくなっており、
    前記第１半導体チップと前記電磁シールド板との間に配置された第１の接着層と、
    前記電磁シールド板と前記第２半導体チップとの間に配置された第２の接着層と、をさらに備え、
    前記第１の接着層の側面と前記電磁シールド板の側面とが面一となっており、且つ、前記第２の接着層の側面と前記第２半導体チップの側面とが面一となっていることを特徴とする半導体装置。
  9. 基材上にフェースダウン実装された第１半導体チップと、
    前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に配置された電磁シールド板とを
    備え、
    前記第１半導体チップと前記第２半導体チップ及び前記電磁シールド板の、厚さ方向と直交する長さ方向の各サイズは、前記第１半導体チップ、前記電磁シールド板、前記第２半導体チップの順に大きくなっており、
    前記第１半導体チップと前記電磁シールド板との間に配置された第１の接着層と、
    前記電磁シールド板と前記第２半導体チップとの間に配置された第２の接着層と、をさらに備え、
    前記第１の接着層の側面と前記電磁シールド板の側面とが面一となっており、且つ、前記第２の接着層の側面と前記第２半導体チップの側面とが面一となっていることを特徴とする半導体装置。
  10. 基材上に第１半導体チップをフェースダウン実装する工程と、
    導電体膜が上面または下面に形成されたダミーチップを前記第１半導体チップ上に配置
    する工程と、
    前記ダミーチップ上に第２半導体チップをフェースアップ実装する工程とを備え、
    前記第１半導体チップ、前記ダミーチップ、前記第２半導体チップの順にサイズが大き
    くなっていることを特徴とする半導体装置の製造方法。
  11. 基材上に第１半導体チップをフェースダウン実装する工程と、
    導電体膜が上面または下面に形成されたダミーチップを前記第１半導体チップ上に配置
    する工程と、
    前記ダミーチップ上に第２半導体チップをフェースアップ実装する工程とを備え、
    前記第１半導体チップと前記第２半導体チップ及び前記ダミーチップの、厚さ方向と直
    交する長さ方向の各サイズは、前記第１半導体チップ、前記ダミーチップ、前記第２半導
    体チップの順に大きくなっていることを特徴とする半導体装置の製造方法。
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