JP3457551B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、フォトダイオード
等の光電変換部により得られた信号電荷を増幅して取り
出すＭＯＳ型の固体撮像装置に係わり、特に基板内に設
けるｐ型ウェル構造の改良をはかった固体撮像装置に関
する。
等の光電変換部により得られた信号電荷を増幅して取り
出すＭＯＳ型の固体撮像装置に係わり、特に基板内に設
けるｐ型ウェル構造の改良をはかった固体撮像装置に関
する。
【０００２】
【従来の技術】固体撮像装置としては、主にＣＣＤ型固
体撮像装置とＭＯＳ型固体撮像装置が知られている。Ｍ
ＯＳ型固体撮像装置は、各セル毎に光電変換部（フォト
ダイオード）で検出した信号をトランジスタで増幅する
ものであり、高感度，単一電源駆動，低消費電力という
特徴を持つ。具体的には、光電変換により発生した信号
電荷で信号電荷蓄積部の電位を変調し、その電位により
画素内部の増幅トランジスタを変調することで画素内部
に増幅機能を持たせており、画素数の増加やイメージサ
イズの縮小による画素サイズの縮小に適した固体撮像装
置として期待されている。
体撮像装置とＭＯＳ型固体撮像装置が知られている。Ｍ
ＯＳ型固体撮像装置は、各セル毎に光電変換部（フォト
ダイオード）で検出した信号をトランジスタで増幅する
ものであり、高感度，単一電源駆動，低消費電力という
特徴を持つ。具体的には、光電変換により発生した信号
電荷で信号電荷蓄積部の電位を変調し、その電位により
画素内部の増幅トランジスタを変調することで画素内部
に増幅機能を持たせており、画素数の増加やイメージサ
イズの縮小による画素サイズの縮小に適した固体撮像装
置として期待されている。
【０００３】図１１は、従来のＭＯＳ型固体撮像装置の
素子構造断面を示す図である。図中の１０１はｐ型基
板、１０２は光電変換部、１０３は増幅トランジスタ、
１０４はアドレストランジスタ、１０５は素子分離領域
であるフィールド酸化膜、１０６はフォトダイオード、
１０７は信号読み出しゲート、１０８は増幅ゲート、１
０９はアドレスゲート、１１０はドレイン線、１１１は
信号線、１１２は遮光膜、１１３は集光レンズである。
素子構造断面を示す図である。図中の１０１はｐ型基
板、１０２は光電変換部、１０３は増幅トランジスタ、
１０４はアドレストランジスタ、１０５は素子分離領域
であるフィールド酸化膜、１０６はフォトダイオード、
１０７は信号読み出しゲート、１０８は増幅ゲート、１
０９はアドレスゲート、１１０はドレイン線、１１１は
信号線、１１２は遮光膜、１１３は集光レンズである。
【０００４】ところで、ＣＣＤ型固体撮像装置とＭＯＳ
型固体撮像装置では、光電変換がＳｉ基板界面に形成さ
れたフォトダイオードで行われる点では共通している。
しかし、ＣＣＤ型固体撮像素子では光電変換された電子
は同じＳｉ基板界面に形成された拡散領内を転送され出
力されるのに対し、ＭＯＳ型固体撮像素子では光電変換
された電子は配線により伝送される。従って、強い光が
各画素に入射された際に、ＣＣＤ型固体撮像素子の場合
は、フォトダイオードから溢れた電子が信号転送部に漏
れ込み再生画像上で縦の帯となって現れるスミアと呼ば
れる現象や、或いは隣接する画素に漏れ込み像が広がっ
てしまうブルーミングという現象があった。また、単板
式固体撮像装置では隣接画素に電子が漏れ込むことによ
り、隣接する異なる色フィルタ信号が混じり合い色再現
性が悪化する混色という現象が発生していた。
型固体撮像装置では、光電変換がＳｉ基板界面に形成さ
れたフォトダイオードで行われる点では共通している。
しかし、ＣＣＤ型固体撮像素子では光電変換された電子
は同じＳｉ基板界面に形成された拡散領内を転送され出
力されるのに対し、ＭＯＳ型固体撮像素子では光電変換
された電子は配線により伝送される。従って、強い光が
各画素に入射された際に、ＣＣＤ型固体撮像素子の場合
は、フォトダイオードから溢れた電子が信号転送部に漏
れ込み再生画像上で縦の帯となって現れるスミアと呼ば
れる現象や、或いは隣接する画素に漏れ込み像が広がっ
てしまうブルーミングという現象があった。また、単板
式固体撮像装置では隣接画素に電子が漏れ込むことによ
り、隣接する異なる色フィルタ信号が混じり合い色再現
性が悪化する混色という現象が発生していた。
【０００５】これに村し、ＭＯＳ型固体撮像装置では、
信号転送部は基板中に存在しないためスミアはないが、
隣接する画素から信号が漏れ込むことによって生じるブ
ルーミングや混色、或いは基板の深い部分からの信号リ
ークによるブルーミングや混色の問題は依然として残っ
ている。また、ＭＯＳ型固体撮像装置は、フォトダイオ
ード間に走査回路が存在するため、ＣＣＤ型固体撮像装
置と比較し、隣接画素間のリークに対しては有利であ
る。しかし、近年の電子スチルカメラの民生化など、安
価で性能の良いものが要求されるようになってきたた
め、素子の特性をより一層向上させることが求められて
いる。
信号転送部は基板中に存在しないためスミアはないが、
隣接する画素から信号が漏れ込むことによって生じるブ
ルーミングや混色、或いは基板の深い部分からの信号リ
ークによるブルーミングや混色の問題は依然として残っ
ている。また、ＭＯＳ型固体撮像装置は、フォトダイオ
ード間に走査回路が存在するため、ＣＣＤ型固体撮像装
置と比較し、隣接画素間のリークに対しては有利であ
る。しかし、近年の電子スチルカメラの民生化など、安
価で性能の良いものが要求されるようになってきたた
め、素子の特性をより一層向上させることが求められて
いる。
【０００６】また、ＭＯＳ型固体撮像装置はその形成工
程が似ていることから、同一基板上に撮像素子，走査回
路，レジスタ回路，タイミング回路，Ａ／Ｄコンバー
タ，コマンド回路，Ｄ／Ａコンバータ，ＤＳＰなど多種
の回路が同時に形成できるという利点がある。これは、
システムを縮小化すると共に安価の製品を提供できると
いう利点につながる。しかし、同一基板上に多種の回路
を設置することには次のような問題があった。即ち、ア
ナログ回路とデジタル回路の混載なので、デジタル回路
のクロック雑音がアナログ波形に飛び込んで雑音となっ
たり、デジタルクロックによる基板の揺れがアナログ波
形の雑音になるという問題があった。
程が似ていることから、同一基板上に撮像素子，走査回
路，レジスタ回路，タイミング回路，Ａ／Ｄコンバー
タ，コマンド回路，Ｄ／Ａコンバータ，ＤＳＰなど多種
の回路が同時に形成できるという利点がある。これは、
システムを縮小化すると共に安価の製品を提供できると
いう利点につながる。しかし、同一基板上に多種の回路
を設置することには次のような問題があった。即ち、ア
ナログ回路とデジタル回路の混載なので、デジタル回路
のクロック雑音がアナログ波形に飛び込んで雑音となっ
たり、デジタルクロックによる基板の揺れがアナログ波
形の雑音になるという問題があった。
【０００７】
【発明が解決しようとする課題】このように、従来のＭ
ＯＳ型固体撮像装置においては、強い光の入射により基
板の深い領域で発生した信号が隣接画素に漏れ込むこと
によって、ブルーミングや混色という現象が発生する問
題があった。また、同一基板に多種の回路を混載した場
合、デジタル回路の雑音や基板の揺らぎがアナログ波形
に影響を及ぼすという問題があった。
ＯＳ型固体撮像装置においては、強い光の入射により基
板の深い領域で発生した信号が隣接画素に漏れ込むこと
によって、ブルーミングや混色という現象が発生する問
題があった。また、同一基板に多種の回路を混載した場
合、デジタル回路の雑音や基板の揺らぎがアナログ波形
に影響を及ぼすという問題があった。
【０００８】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、基板の深い領域に発生
する信号の隣接画素への漏れ込みを防止することがで
き、ブルーミングや混色を抑制し得る固体撮像装置を提
供することにある。
ので、その目的とするところは、基板の深い領域に発生
する信号の隣接画素への漏れ込みを防止することがで
き、ブルーミングや混色を抑制し得る固体撮像装置を提
供することにある。
【０００９】
【００１０】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
するために本発明は次のような構成を採用している。
【００１１】即ち本発明は、半導体基板上に、フォトダ
イオード及び該ダイオードから信号電荷を読み出す読み
出しトランジスタを含む光電変換部と読み出した信号電
荷を増幅する増幅トランジスタ，信号を読み出すライン
を選択する垂直選択トランジスタ及び信号電荷をリセッ
トするリセットトランジスタを含む信号走査回路部とを
有する単位セルを行列二次元状に配置してなる撮像領域
と、この撮像領域の各セルからの信号を読み出す信号線
とを備えたＭＯＳ型固体撮像装置において、前記半導体
基板としてｎ型基板が用いられ、このｎ型基板の表面部
に第１のｐウェル領域が設けられ、この第１のｐウェル
領域の表面部に該領域よりもｐ型不純物濃度の高い第２
のｐウェル領域が選択的に設けられ、前記光電変換部は
第１のｐウェル領域内に形成され、前記信号走査回路部
は第２のｐウェル領域内に形成され、かつ前記単位セル
の境界を定義する素子分離領域に沿って、基板表面から
前記光電変換部の深さよりも深い領域まで、第２のｐウ
ェル領域よりもｐ型不純物濃度の高い素子分離用ｐ型領
域が形成されてなることを特徴とする。
イオード及び該ダイオードから信号電荷を読み出す読み
出しトランジスタを含む光電変換部と読み出した信号電
荷を増幅する増幅トランジスタ，信号を読み出すライン
を選択する垂直選択トランジスタ及び信号電荷をリセッ
トするリセットトランジスタを含む信号走査回路部とを
有する単位セルを行列二次元状に配置してなる撮像領域
と、この撮像領域の各セルからの信号を読み出す信号線
とを備えたＭＯＳ型固体撮像装置において、前記半導体
基板としてｎ型基板が用いられ、このｎ型基板の表面部
に第１のｐウェル領域が設けられ、この第１のｐウェル
領域の表面部に該領域よりもｐ型不純物濃度の高い第２
のｐウェル領域が選択的に設けられ、前記光電変換部は
第１のｐウェル領域内に形成され、前記信号走査回路部
は第２のｐウェル領域内に形成され、かつ前記単位セル
の境界を定義する素子分離領域に沿って、基板表面から
前記光電変換部の深さよりも深い領域まで、第２のｐウ
ェル領域よりもｐ型不純物濃度の高い素子分離用ｐ型領
域が形成されてなることを特徴とする。
【００１２】また本発明は、半導体基板上に、フォトダ
イオード及び該ダイオードから信号電荷を読み出す読み
出しトランジスタを含む光電変換部と読み出した信号電
荷を増幅する増幅トランジスタ，信号を読み出すライン
を選択する垂直選択トランジスタ及び信号電荷をリセッ
トするリセットトランジスタを含む信号走査回路部とを
有する単位セルを行列二次元状に配置してなる撮像領域
と、この撮像領域の各セルからの信号を読み出す信号線
とを備えたＭＯＳ型固体撮像装置において、前記半導体
基板としてｎ型基板が用いられ、このｎ型基板の表面部
に第１のｐウェル領域が形成され、この第１のｐウェル
領域の表面部に該領域よりもｐ型不純物濃度の高い第２
のｐウェル領域が選択的に設けられ、第１のｐウェル領
域の底部に該領域よりもｐ型不純物濃度の高いｐ型埋め
込み領域が設けられ、前記光電変換部は第１のｐウェル
領域内に形成され、前記信号走査回路部は第２のｐウェ
ル領域内に形成され、かつ前記単位セルの境界を定義す
る素子分離領域に沿って、基板表面から前記光電変換部
の深さよりも深い領域まで、第２のｐウェル領域よりも
ｐ型不純物濃度の高い素子分離用ｐ型領域が形成されて
なることを特徴とする。
イオード及び該ダイオードから信号電荷を読み出す読み
出しトランジスタを含む光電変換部と読み出した信号電
荷を増幅する増幅トランジスタ，信号を読み出すライン
を選択する垂直選択トランジスタ及び信号電荷をリセッ
トするリセットトランジスタを含む信号走査回路部とを
有する単位セルを行列二次元状に配置してなる撮像領域
と、この撮像領域の各セルからの信号を読み出す信号線
とを備えたＭＯＳ型固体撮像装置において、前記半導体
基板としてｎ型基板が用いられ、このｎ型基板の表面部
に第１のｐウェル領域が形成され、この第１のｐウェル
領域の表面部に該領域よりもｐ型不純物濃度の高い第２
のｐウェル領域が選択的に設けられ、第１のｐウェル領
域の底部に該領域よりもｐ型不純物濃度の高いｐ型埋め
込み領域が設けられ、前記光電変換部は第１のｐウェル
領域内に形成され、前記信号走査回路部は第２のｐウェ
ル領域内に形成され、かつ前記単位セルの境界を定義す
る素子分離領域に沿って、基板表面から前記光電変換部
の深さよりも深い領域まで、第２のｐウェル領域よりも
ｐ型不純物濃度の高い素子分離用ｐ型領域が形成されて
なることを特徴とする。
【００１３】
【００１４】
【００１５】
【００１６】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第１のｐウェル領域の探さは、ｎ型基板の表面から
３〜２０μｍの範囲に設定されていること。(2) 第１のｐウェル領域の不純物濃度は、１×１０14ｃ
ｍ3 〜１×１０16ｃｍ3 に設定されていること。(3) 第２のｐウェル領域の不純物濃度は、第１のｐウェ
ル領域のそれよりも１桁以上高いこと。(4) 素子分離用ｐ型領域の不純物濃度は、第２のｐウェ
ル領域のそれよりも１桁以上高いこと。(5) ｐ型埋め込み領域の不純物濃度は、第１のｐウェル
領域のそれよりも１桁以上高いこと。
は次のものがあげられる。 (1) 第１のｐウェル領域の探さは、ｎ型基板の表面から
３〜２０μｍの範囲に設定されていること。(2) 第１のｐウェル領域の不純物濃度は、１×１０14ｃ
ｍ3 〜１×１０16ｃｍ3 に設定されていること。(3) 第２のｐウェル領域の不純物濃度は、第１のｐウェ
ル領域のそれよりも１桁以上高いこと。(4) 素子分離用ｐ型領域の不純物濃度は、第２のｐウェ
ル領域のそれよりも１桁以上高いこと。(5) ｐ型埋め込み領域の不純物濃度は、第１のｐウェル
領域のそれよりも１桁以上高いこと。
【００１７】(6) 光電変換部は、フォトダイオードとこ
れから信号電荷を読み出す読み出しトランジスタからな
り、信号走査回路部は、増幅トランジスタ，垂直選択ト
ランジスタ，及びリセットトランジスタからなること。
れから信号電荷を読み出す読み出しトランジスタからな
り、信号走査回路部は、増幅トランジスタ，垂直選択ト
ランジスタ，及びリセットトランジスタからなること。
【００１８】
【００１９】
【００２０】（作用）本発明によれば、半導体基板とし
てｎ型基板を用い、その表面部に設けた第１のｐウェル
領域に撮像領域や信号走査回路部等を形成することによ
り、基板の深い領域で発生した信号を基板グランドに排
出することができる。従って、基板の深い領域で発生し
た信号が隣接画素に漏れ込むのを防止することができ、
混色やブルーミングの発生を抑制することが可能とな
る。
てｎ型基板を用い、その表面部に設けた第１のｐウェル
領域に撮像領域や信号走査回路部等を形成することによ
り、基板の深い領域で発生した信号を基板グランドに排
出することができる。従って、基板の深い領域で発生し
た信号が隣接画素に漏れ込むのを防止することができ、
混色やブルーミングの発生を抑制することが可能とな
る。
【００２１】また、第１のｐウェル領域の一部にこれよ
りも不純物濃度の高い第２のｐウェル領域を設け、撮像
領域と信号走査回路部を別のウェル（撮像領域を第１の
ウェル、信号走査回路部を第２のウェル）に分離して形
成することにより、基板の深い領域で発生した信号が隣
接画素に漏れ込むのをより確実に防止することが可能と
なる。さらに、単位セルの境界を定義する素子分離領域
に沿って、基板表面から光電変換部の深さよりも深い領
域まで、第２のｐウェル領域よりもｐ型不純物濃度の高
い素子分離用ｐ型領域を形成することにより、隣接画素
の分離がより確実となる。さらにまた、第１のｐウェル
領域の底部に該領域よりもｐ型不純物濃度の高いｐ型埋
め込み領域を形成することにより、ｐ型埋め込み領域が
バリアとなり、基板の深い領域で発生した信号が光電変
換領域に侵入するのをより確実に防止することが可能と
なる。
りも不純物濃度の高い第２のｐウェル領域を設け、撮像
領域と信号走査回路部を別のウェル（撮像領域を第１の
ウェル、信号走査回路部を第２のウェル）に分離して形
成することにより、基板の深い領域で発生した信号が隣
接画素に漏れ込むのをより確実に防止することが可能と
なる。さらに、単位セルの境界を定義する素子分離領域
に沿って、基板表面から光電変換部の深さよりも深い領
域まで、第２のｐウェル領域よりもｐ型不純物濃度の高
い素子分離用ｐ型領域を形成することにより、隣接画素
の分離がより確実となる。さらにまた、第１のｐウェル
領域の底部に該領域よりもｐ型不純物濃度の高いｐ型埋
め込み領域を形成することにより、ｐ型埋め込み領域が
バリアとなり、基板の深い領域で発生した信号が光電変
換領域に侵入するのをより確実に防止することが可能と
なる。
【００２２】
【００２３】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００２４】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＭＯＳ型固体撮像装置を示す回路構
成図である。
の実施形態に係わるＭＯＳ型固体撮像装置を示す回路構
成図である。
【００２５】光電変換のためのフォトダイオード１（１
−１−１，１−１−２，〜，１−３−３）、その信号を
読み出す読み出しトランジスタ２（２−１−１，２−１
−２，〜，２−３−３）、読み出した信号電荷を増幅す
る増幅トランジスタ３（３−１−１，３−１−２，〜，
３−３−３）、信号を読み出すラインを選択する垂直選
択トランジスタ４（４−１−１，４−１−２，〜４−３
−３）、信号電荷をリセットするリセットトランジスタ
５（５−１−１，５−１−２，〜，５−３−３）からな
る単位セルが、３×３と二次元状に配列されている。な
お、実際にはこれより多くの単位セルが配列される。
−１−１，１−１−２，〜，１−３−３）、その信号を
読み出す読み出しトランジスタ２（２−１−１，２−１
−２，〜，２−３−３）、読み出した信号電荷を増幅す
る増幅トランジスタ３（３−１−１，３−１−２，〜，
３−３−３）、信号を読み出すラインを選択する垂直選
択トランジスタ４（４−１−１，４−１−２，〜４−３
−３）、信号電荷をリセットするリセットトランジスタ
５（５−１−１，５−１−２，〜，５−３−３）からな
る単位セルが、３×３と二次元状に配列されている。な
お、実際にはこれより多くの単位セルが配列される。
【００２６】垂直シフトレジスタ６から水平方向に配線
されている水平アドレス線７（７−１，〜，７−３）は
垂直選択トランジスタ４のゲートに結線され、信号を読
み出すラインを決めている。リセット線８（８−１，
〜，８−３）はリセットトランジスタ５のゲートに結線
されている。増幅トランジスタ３のソースは垂直信号線
９（９−１，〜，９−３）に結線され、その一端には負
荷トランジスタ１０（１０−１，〜，１０−３）が設け
られている。垂直信号線９の他端は、水平シフトレジス
タ１２から供給される選択パルスにより選択される水平
選択トランジスタ１１（１１−１，〜，１１−３）を介
して水平信号線１３に結線されている。
されている水平アドレス線７（７−１，〜，７−３）は
垂直選択トランジスタ４のゲートに結線され、信号を読
み出すラインを決めている。リセット線８（８−１，
〜，８−３）はリセットトランジスタ５のゲートに結線
されている。増幅トランジスタ３のソースは垂直信号線
９（９−１，〜，９−３）に結線され、その一端には負
荷トランジスタ１０（１０−１，〜，１０−３）が設け
られている。垂直信号線９の他端は、水平シフトレジス
タ１２から供給される選択パルスにより選択される水平
選択トランジスタ１１（１１−１，〜，１１−３）を介
して水平信号線１３に結線されている。
【００２７】回路的な構成は従来装置と基本的に同様で
あるが、本実施形態は以下に示す素子構造が従来装置と
は異なっている。
あるが、本実施形態は以下に示す素子構造が従来装置と
は異なっている。
【００２８】図２は、本実施形態を説明するための素子
構造断面図である。この図では、１つの単位セル部分
（１画素）における光電変換部及び走査回路部を示して
いるが、リセットトランジスタに関しては省略してい
る。
構造断面図である。この図では、１つの単位セル部分
（１画素）における光電変換部及び走査回路部を示して
いるが、リセットトランジスタに関しては省略してい
る。
【００２９】図２において、２０はｎ型Ｓｉ基板であ
り、この基板２０の表面部にはｐウェル領域２１が設け
られている。そして、このｐウェル領域２１の表面層
に、フォトダイオード１，読み出しトランジスタ２，増
幅トランジスタ３，垂直選択トランジスタ４が形成され
ている。
り、この基板２０の表面部にはｐウェル領域２１が設け
られている。そして、このｐウェル領域２１の表面層
に、フォトダイオード１，読み出しトランジスタ２，増
幅トランジスタ３，垂直選択トランジスタ４が形成され
ている。
【００３０】フォトダイオード１は、ｐウェル領域２１
の表面にｎ型拡散層２２を形成してなる。読み出しトラ
ンジスタ２は、ソースをフォトダイオード２２とし、ソ
ース・ドレイン間に読み出しゲート２３を形成して構成
されている。また、増幅トランジスタ３は、ソース・ド
レイン間に増幅ゲート２４を形成して構成され、増幅ゲ
ート２４は読み出しトランジスタ２のドレインに接続さ
れている。垂直選択トランジスタ４は、ソースを増幅ト
ランジスタ３のドレインと共通にし、ソース・ドレイン
間にアドレスゲート２５を形成して構成されている。
の表面にｎ型拡散層２２を形成してなる。読み出しトラ
ンジスタ２は、ソースをフォトダイオード２２とし、ソ
ース・ドレイン間に読み出しゲート２３を形成して構成
されている。また、増幅トランジスタ３は、ソース・ド
レイン間に増幅ゲート２４を形成して構成され、増幅ゲ
ート２４は読み出しトランジスタ２のドレインに接続さ
れている。垂直選択トランジスタ４は、ソースを増幅ト
ランジスタ３のドレインと共通にし、ソース・ドレイン
間にアドレスゲート２５を形成して構成されている。
【００３１】なお、図中の２６は増幅トランジスタ３の
ソースに接続される垂直信号線、２７は垂直選択トラン
ジスタ４のドレインに接続されるドレイン線である。ま
た、フォトダイオード１及び読み出しトランジスタ２か
ら光電変換部が構成される。さらに、増幅トランジスタ
３，垂直選択トランジスタ４，及び図示しないリセット
トランジスタ５から信号走査回路部が構成される。
ソースに接続される垂直信号線、２７は垂直選択トラン
ジスタ４のドレインに接続されるドレイン線である。ま
た、フォトダイオード１及び読み出しトランジスタ２か
ら光電変換部が構成される。さらに、増幅トランジスタ
３，垂直選択トランジスタ４，及び図示しないリセット
トランジスタ５から信号走査回路部が構成される。
【００３２】ここで、基板２０は比抵抗１０〜５０Ω程
度のｎ型基板であり、この基板２０にｐ型不純物の濃度
が１×１０14〜１×１０16ｃｍ3 程度のｐウェル領域２
１を拡散或いはエピタキシャル成長で形成する。同様
に、レジスタやタイミング発生回路、信号増幅回路など
の周辺回路領域にもｐ型不純物濃度が１×１０16〜１×
１０18ｃｍ3 程度のｐウェル領域（図示せず）を形成す
る。この後に、光電変換部，信号走査回路部及び周辺回
路（図示せず）をそれぞれのウェル領域に形成する。
度のｎ型基板であり、この基板２０にｐ型不純物の濃度
が１×１０14〜１×１０16ｃｍ3 程度のｐウェル領域２
１を拡散或いはエピタキシャル成長で形成する。同様
に、レジスタやタイミング発生回路、信号増幅回路など
の周辺回路領域にもｐ型不純物濃度が１×１０16〜１×
１０18ｃｍ3 程度のｐウェル領域（図示せず）を形成す
る。この後に、光電変換部，信号走査回路部及び周辺回
路（図示せず）をそれぞれのウェル領域に形成する。
【００３３】本実施形態の特徴とするところは、ｎ型基
板２０上にｐウェル領域２１を形成し、このｐウェル領
域２１に光電変換部及び信号走査回路部を形成すること
にある。これにより、従来問題となっていた基板の深い
領域で発生した信号はｎ型基板２０側に排出されること
になるので、隣接画素からの信号の漏れ込みによって生
じる混色及びブルーミングを低減することが可能とな
る。
板２０上にｐウェル領域２１を形成し、このｐウェル領
域２１に光電変換部及び信号走査回路部を形成すること
にある。これにより、従来問題となっていた基板の深い
領域で発生した信号はｎ型基板２０側に排出されること
になるので、隣接画素からの信号の漏れ込みによって生
じる混色及びブルーミングを低減することが可能とな
る。
【００３４】（第２の実施形態）図３は、本発明の第２
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図２と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図２と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
【００３５】本実施形態が先に説明した第１の実施形態
と異なる点は、第１のｐウェル領域２１の表面部にこれ
よりも不純物濃度の高い第２のｐウェル領域３１を設
け、光電変換部と信号走査回路部をそれぞれ別のウェル
に形成したことにある。即ち、フォトダイオード１（２
２）及び読み出しトランジスタ２からなる光電変換部は
第１のｐウェル領域２１に形成され、増幅トランジスタ
３，垂直選択トランジスタ４，及びリセットトランジス
タ５（図示せず）からなる信号走査回路部は第２のｐウ
ェル領域３１に形成されている。
と異なる点は、第１のｐウェル領域２１の表面部にこれ
よりも不純物濃度の高い第２のｐウェル領域３１を設
け、光電変換部と信号走査回路部をそれぞれ別のウェル
に形成したことにある。即ち、フォトダイオード１（２
２）及び読み出しトランジスタ２からなる光電変換部は
第１のｐウェル領域２１に形成され、増幅トランジスタ
３，垂直選択トランジスタ４，及びリセットトランジス
タ５（図示せず）からなる信号走査回路部は第２のｐウ
ェル領域３１に形成されている。
【００３６】このとき、第１のｐウェル領域２１のｐ型
不純物濃度は１×１０14ｃｍ3 〜１×１０16ｃｍ3 程
度、第２のｐウェル領域３１は第１のｐウェル領域２１
より約１桁高い濃度の１×１０15〜１×１０17ｃｍ3 程
度で形成する。これにより本実施形態では、不純物濃度
の高いｐウェル領域３１の信号走査回路部を介して光電
変換部が存在するので、光電変換部間の信号リークが減
少し、混色及びブルーミングが低滅される。
不純物濃度は１×１０14ｃｍ3 〜１×１０16ｃｍ3 程
度、第２のｐウェル領域３１は第１のｐウェル領域２１
より約１桁高い濃度の１×１０15〜１×１０17ｃｍ3 程
度で形成する。これにより本実施形態では、不純物濃度
の高いｐウェル領域３１の信号走査回路部を介して光電
変換部が存在するので、光電変換部間の信号リークが減
少し、混色及びブルーミングが低滅される。
【００３７】（第３の実施形態）図４は、本発明の第３
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図３と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図３と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
【００３８】本実施形態の特徴とするところは、第２の
実施形態の図３の構成に加え、第１のｐウェル領域２１
の底部に該ウェル２１よりもｐ型不純物濃度の高い、１
×１０15〜１×１０17ｃｍ3 程度のｐ型埋め込み領域４
１を形成したことにある。
実施形態の図３の構成に加え、第１のｐウェル領域２１
の底部に該ウェル２１よりもｐ型不純物濃度の高い、１
×１０15〜１×１０17ｃｍ3 程度のｐ型埋め込み領域４
１を形成したことにある。
【００３９】これにより本実施形態では、第２の実施形
態と同じ効果が得られるのは勿論のこと、次のような効
果が得られる。第１及び第２の実施形態では基板の深い
領域（ｎ型基板２０）内で発生した信号がｐウェル領域
２１に流入する場合がある。しかし、本実施形態におい
ては、ｐ型埋め込み領域４１がｐウェル領域２１よりも
電位が高いため、ｎ型基板２０からの信号のバリアとな
り、基板側からの信号が光電変換部に流入しにくくな
る。従って、第１及び第２の実施形態よりも混色やブル
ーミングの発生が低減されることになる。
態と同じ効果が得られるのは勿論のこと、次のような効
果が得られる。第１及び第２の実施形態では基板の深い
領域（ｎ型基板２０）内で発生した信号がｐウェル領域
２１に流入する場合がある。しかし、本実施形態におい
ては、ｐ型埋め込み領域４１がｐウェル領域２１よりも
電位が高いため、ｎ型基板２０からの信号のバリアとな
り、基板側からの信号が光電変換部に流入しにくくな
る。従って、第１及び第２の実施形態よりも混色やブル
ーミングの発生が低減されることになる。
【００４０】ここで、本実施形態は第２の実施形態の構
成を改良して作成したが、第１の実施形態の構成を改良
して作成しても良い。即ち、第２のｐウェル領域３１を
省略しても良い。
成を改良して作成したが、第１の実施形態の構成を改良
して作成しても良い。即ち、第２のｐウェル領域３１を
省略しても良い。
【００４１】（第４の実施形態）図５は、本発明の第４
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図３と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図３と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
【００４２】本実施形態の特徴とするところは、第２の
実施形態の図３の構成に加え、画素境界を定義する素子
分離領域の下部に素子分離用ｐ型領域５１を形成するこ
とにある。このｐ型領域５１の不純物濃度は、第２のｐ
ウェル領域３１よりも高いものとする。これにより、画
素間のリーク電流はさらに低減され、従って混色も低減
される。
実施形態の図３の構成に加え、画素境界を定義する素子
分離領域の下部に素子分離用ｐ型領域５１を形成するこ
とにある。このｐ型領域５１の不純物濃度は、第２のｐ
ウェル領域３１よりも高いものとする。これにより、画
素間のリーク電流はさらに低減され、従って混色も低減
される。
【００４３】ここで、本実施形態は第２の実施形態の構
成を改良して作成したが、第１の実施形態の構成を改良
して作成しても良い。即ち、第２のｐウェル領域３１を
省略しても良い。
成を改良して作成したが、第１の実施形態の構成を改良
して作成しても良い。即ち、第２のｐウェル領域３１を
省略しても良い。
【００４４】（第５の実施形態）図６は、本発明の第５
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図４及び図５と同一部分に
は同一符号を付して、その詳しい説明は省略する。ま
た、全体の回路構成は前記図１と同様である。
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図４及び図５と同一部分に
は同一符号を付して、その詳しい説明は省略する。ま
た、全体の回路構成は前記図１と同様である。
【００４５】本実施形態は、第３の実施形態と第４の実
施形態を組み合わせたものである。即ち、第１のｐウェ
ル領域２１と第２のｐウェル領域３１を有する第２の実
施形態の構成に加え、第３の実施形態のように第１のｐ
ウェル領域２１の底部にｐ型埋め込み領域４１を設け、
さらに第４の実施形態のように画素境界を定義する素子
分離領域の下部に素子分離用ｐ型領域５１を設けてい
る。これにより、画素間のリーク電流はさらに低減さ
れ、従って混色もより一層低減されることになる。
施形態を組み合わせたものである。即ち、第１のｐウェ
ル領域２１と第２のｐウェル領域３１を有する第２の実
施形態の構成に加え、第３の実施形態のように第１のｐ
ウェル領域２１の底部にｐ型埋め込み領域４１を設け、
さらに第４の実施形態のように画素境界を定義する素子
分離領域の下部に素子分離用ｐ型領域５１を設けてい
る。これにより、画素間のリーク電流はさらに低減さ
れ、従って混色もより一層低減されることになる。
【００４６】（第６の実施形態）図７は、本発明の第６
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図６と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
の実施形態に係わるＭＯＳ型固体撮像装置の１画素構造
を示す断面図である。なお、図６と同一部分には同一符
号を付して、その詳しい説明は省略する。また、全体の
回路構成は前記図１と同様である。
【００４７】第５の実施形態で光電変換部が第１のｐウ
ェル領域２１で形成されているのに村し、本実施形態で
はｐウェル領域２１を形成することなく、ｎ型基板２０
をそのまま用いる点にある。即ち、ｎ型基板２０の表面
から例えば５μｍの深さにｐ型不純物をイオン注入して
ｐ型埋め込み領域４１を形成し、上側の基板２０’にｐ
ウェル領域３１を形成している。そして、上側の基板２
０’に光電変換部を形成し、ｐウェル領域３１に信号走
査回路部を形成している。さらに、画素境界を定義する
素子分離領域の下部に素子分離用ｐ型領域５１を形成し
ている。
ェル領域２１で形成されているのに村し、本実施形態で
はｐウェル領域２１を形成することなく、ｎ型基板２０
をそのまま用いる点にある。即ち、ｎ型基板２０の表面
から例えば５μｍの深さにｐ型不純物をイオン注入して
ｐ型埋め込み領域４１を形成し、上側の基板２０’にｐ
ウェル領域３１を形成している。そして、上側の基板２
０’に光電変換部を形成し、ｐウェル領域３１に信号走
査回路部を形成している。さらに、画素境界を定義する
素子分離領域の下部に素子分離用ｐ型領域５１を形成し
ている。
【００４８】このような構成であれば、先の第５の実施
形態と同様の効果が得られるのは勿論のこと、フォトダ
イオード２２の容量が実質的に増加することになり、画
素を微細化した際に有利となる。
形態と同様の効果が得られるのは勿論のこと、フォトダ
イオード２２の容量が実質的に増加することになり、画
素を微細化した際に有利となる。
【００４９】（第７の実施形態）図８は本発明の第７の
実施形態に係わるＭＯＳ型固体撮像装置の基本構成を示
す平面図で、図９は図８の矢視Ａ−Ａ’断面図である。
実施形態に係わるＭＯＳ型固体撮像装置の基本構成を示
す平面図で、図９は図８の矢視Ａ−Ａ’断面図である。
【００５０】図８中の８０は光電変換部及び信号走査回
路部を形成した撮像領域、８１はタイミング発生回路、
８２はノイズ除去回路、８３は垂直シフトレジスタ回
路、８４は水平シフトレジスタ回路、８５は増幅回路で
ある。
路部を形成した撮像領域、８１はタイミング発生回路、
８２はノイズ除去回路、８３は垂直シフトレジスタ回
路、８４は水平シフトレジスタ回路、８５は増幅回路で
ある。
【００５１】図９において、２０はｎ型基板、２１は１
つの第１のｐウェル領域であり、このｐウェル領域２１
には光電変換部及び信号走査回路部が形成されている。
８６は複数の第２のｐウェル領域であり、各々のｐウェ
ル領域８６には、タイミング発生回路８１，ノイズ除去
回路８２，水平シフトレジスタ回路８４，垂直シフトレ
ジスタ回路８３（図示せず），増幅回路８５（図示せ
ず）が形成されている。なお、第２のｐウェル領域８６
内にＣＭＯＳ回路が含まれる場合は、ｐウェル領域８６
にｎウェル領域８７が形成される。
つの第１のｐウェル領域であり、このｐウェル領域２１
には光電変換部及び信号走査回路部が形成されている。
８６は複数の第２のｐウェル領域であり、各々のｐウェ
ル領域８６には、タイミング発生回路８１，ノイズ除去
回路８２，水平シフトレジスタ回路８４，垂直シフトレ
ジスタ回路８３（図示せず），増幅回路８５（図示せ
ず）が形成されている。なお、第２のｐウェル領域８６
内にＣＭＯＳ回路が含まれる場合は、ｐウェル領域８６
にｎウェル領域８７が形成される。
【００５２】この実施形態の特徴とするところは、各回
路を独立したウェルに形成している点である。独立した
各回路のウェル２１及び８６はｎ型基枚２０により基板
面方向の幅で５〜３０μｍ程度分離されているため、各
々が発生する雑音の影響を受けにくい。即ち、撮像領域
８０，ノイズ除去回路８１，及び増幅回路８５はアナロ
グ回路なので、タイミング発生回路８１，垂直シフトレ
ジスタ回路８３，及び水平シフトレジスタ回路８４のデ
ジタル回路の雑音の影響を受けやすいが、上記のウェル
分離によって、アナログ回路がデジタル回路の雑音の影
響を受けるのを防止することができる。このように本実
施形態は、アナログ及びデジタル混載の回路に特に有効
である。
路を独立したウェルに形成している点である。独立した
各回路のウェル２１及び８６はｎ型基枚２０により基板
面方向の幅で５〜３０μｍ程度分離されているため、各
々が発生する雑音の影響を受けにくい。即ち、撮像領域
８０，ノイズ除去回路８１，及び増幅回路８５はアナロ
グ回路なので、タイミング発生回路８１，垂直シフトレ
ジスタ回路８３，及び水平シフトレジスタ回路８４のデ
ジタル回路の雑音の影響を受けやすいが、上記のウェル
分離によって、アナログ回路がデジタル回路の雑音の影
響を受けるのを防止することができる。このように本実
施形態は、アナログ及びデジタル混載の回路に特に有効
である。
【００５３】（第８の実施形態）図１０は、本発明の第
８の実施形態に係わるＭＯＳ型固体撮像装置の構成を示
す断面図である。なお、図９と同一部分には同一符号を
付してその詳しい説明は省略する。
８の実施形態に係わるＭＯＳ型固体撮像装置の構成を示
す断面図である。なお、図９と同一部分には同一符号を
付してその詳しい説明は省略する。
【００５４】本実施形態が第９の実施形態と異なる点
は、各回路のｐウェル領域８６を分離するｎ型基板２０
にＣＭＯＳを形成する際のｎウェル領域８８を形成し、
配線を施して接地することにある。これにより、ｎウェ
ル領域８８がガードリングとなり、各回路間のｎ型基板
２０の揺れは無くなる。従って、本実施形態は第７の実
施形態よりもさらに効果が増大する。
は、各回路のｐウェル領域８６を分離するｎ型基板２０
にＣＭＯＳを形成する際のｎウェル領域８８を形成し、
配線を施して接地することにある。これにより、ｎウェ
ル領域８８がガードリングとなり、各回路間のｎ型基板
２０の揺れは無くなる。従って、本実施形態は第７の実
施形態よりもさらに効果が増大する。
【００５５】なお、本発明は上述した各実施形態に限定
されるものではない。１つの画素となる基本セルの回路
構成は前記図１に何ら限定されるものではなく、光電変
換部で得られた信号電荷を増幅して取り出すことのでき
る構成であればよい。
されるものではない。１つの画素となる基本セルの回路
構成は前記図１に何ら限定されるものではなく、光電変
換部で得られた信号電荷を増幅して取り出すことのでき
る構成であればよい。
【００５６】各ウェル領域の深さや不純物濃度は特に限
定されるものではないが、一般には次のような範囲が望
ましい。第１のｐウェル領域の探さは、ｎ型基板の表面
３〜２０μｍの範囲であればよい。第１のｐウェル領域
の不純物濃度は、１×１０14ｃｍ3 〜１×１０16ｃｍ3
範囲であればよい。第２のｐウェル領域の不純物濃度
は、第１のｐウェル領域のそれよりも１桁以上高いのが
望ましい。素子分離用ｐ型領域の不純物濃度は、第２の
ｐウェル領域のそれよりも１桁以上高いのが望ましい。
ｐ型埋め込み領域の不純物濃度は、第１のｐウェル領域
のそれよりも１桁以上高いのが望ましい。
定されるものではないが、一般には次のような範囲が望
ましい。第１のｐウェル領域の探さは、ｎ型基板の表面
３〜２０μｍの範囲であればよい。第１のｐウェル領域
の不純物濃度は、１×１０14ｃｍ3 〜１×１０16ｃｍ3
範囲であればよい。第２のｐウェル領域の不純物濃度
は、第１のｐウェル領域のそれよりも１桁以上高いのが
望ましい。素子分離用ｐ型領域の不純物濃度は、第２の
ｐウェル領域のそれよりも１桁以上高いのが望ましい。
ｐ型埋め込み領域の不純物濃度は、第１のｐウェル領域
のそれよりも１桁以上高いのが望ましい。
【００５７】また、第６及び第７の実施形態では、数種
の回路８０，〜，８５について説明したが、回路の種類
はこの限りではない。システムの目的によって、信号処
理回路や画像圧縮回路、メモリなども同一基板上に載る
場合もある。その場合でも、これらの実施形態は有効で
ある。また、撮像領域以外の回路は同じ濃度のウェルで
形成しているが、回路の仕様によってはこの限りではな
い。また、各回路のウェルを全てｎ型基板或いはｎウェ
ル領域で分離しているが、システムの仕様によってはこ
の限りではない。例えば、ｎ型基板或いはｎウェル領域
で分離するのはアナログ回路のみに限定し、デジタル回
路は同様のｐウェル領域に形成しても良い。
の回路８０，〜，８５について説明したが、回路の種類
はこの限りではない。システムの目的によって、信号処
理回路や画像圧縮回路、メモリなども同一基板上に載る
場合もある。その場合でも、これらの実施形態は有効で
ある。また、撮像領域以外の回路は同じ濃度のウェルで
形成しているが、回路の仕様によってはこの限りではな
い。また、各回路のウェルを全てｎ型基板或いはｎウェ
ル領域で分離しているが、システムの仕様によってはこ
の限りではない。例えば、ｎ型基板或いはｎウェル領域
で分離するのはアナログ回路のみに限定し、デジタル回
路は同様のｐウェル領域に形成しても良い。
【００５８】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００５９】
【発明の効果】以上詳述したように本発明によれば、半
導体基板としてｎ型基板を用い、その表面部に設けた第
１のｐウェル領域に光電変換部や信号走査回路等を形成
することにより、基板の深い領域で発生した信号を基板
グランド側に排出することができる。従って、基板の深
い領域で発生した信号が隣接画素に漏れ込むのを防止す
ることができ、混色やブルーミングの発生を抑制するこ
とが可能となる。
導体基板としてｎ型基板を用い、その表面部に設けた第
１のｐウェル領域に光電変換部や信号走査回路等を形成
することにより、基板の深い領域で発生した信号を基板
グランド側に排出することができる。従って、基板の深
い領域で発生した信号が隣接画素に漏れ込むのを防止す
ることができ、混色やブルーミングの発生を抑制するこ
とが可能となる。
【００６０】
【図１】第１の実施形態に係わるＭＯＳ型固体撮像装置
を示す回路構成図。
を示す回路構成図。
【図２】第１の実施形態を説明するための素子構造断面
図。
図。
【図３】第２の実施形態に係わるＭＯＳ型固体撮像装置
の１画素構造を示す断面図。
の１画素構造を示す断面図。
【図４】第３の実施形態に係わるＭＯＳ型固体撮像装置
の１画素構造を示す断面図。
の１画素構造を示す断面図。
【図５】第４の実施形態に係わるＭＯＳ型固体撮像装置
の１画素構造を示す断面図。
の１画素構造を示す断面図。
【図６】第５の実施形態に係わるＭＯＳ型固体撮像装置
の１画素構造を示す断面図。
の１画素構造を示す断面図。
【図７】第６の実施形態に係わるＭＯＳ型固体撮像装置
の１画素構造を示す断面図。
の１画素構造を示す断面図。
【図８】第７の実施形態に係わるＭＯＳ型固体撮像装置
の基本構成を示す平面図。
の基本構成を示す平面図。
【図９】図８の矢視Ａ−Ａ’断面図。
【図１０】第８の実施形態に係わるＭＯＳ型固体撮像装
置の基本構成を示す断面図。
置の基本構成を示す断面図。
【図１１】従来のＭＯＳ型固体撮像装置の素子構造を示
す断面図。
す断面図。
１…フォトダイオード
２…読み出しトランジスタ
３…増幅トランジスタ
４…垂直選択トランジスタ
５…リセットトランジスタ
６…垂直シフトレジスタ
７…水平アドレス線
８…リセット線
９…垂直信号線
１０…負荷トランジスタ
１１…水平選択トランジスタ
１２…水平シフトレジスタ
１３…水平信号線
２０…ｎ型基板
２１…第１のｐウェル領域
２２…ｎ型拡散層（フォトダイオード）
２３…読み出しゲート
２４…増幅ゲート
２５…アドレスゲート
２６…信号線
２７…ドレイン
３１…第２のｐウェル領域
４１…ｐ型埋め込み領域
５１…素子分離用ｐ型領域
Claims (2)
- 【請求項１】半導体基板上に、フォトダイオード及び該
ダイオードから信号電荷を読み出す読み出しトランジス
タを含む光電変換部と読み出した信号電荷を増幅する増
幅トランジスタ，信号を読み出すラインを選択する垂直
選択トランジスタ及び信号電荷をリセットするリセット
トランジスタを含む信号走査回路部とを有する単位セル
を行列二次元状に配置してなる撮像領域と、この撮像領
域の各セルからの信号を読み出す信号線とを備えたＭＯ
Ｓ型固体撮像装置において、 前記半導体基板としてｎ型基板が用いられ、このｎ型基
板の表面部に第１のｐウェル領域が設けられ、この第１
のｐウェル領域の表面部に該領域よりもｐ型不純物濃度
の高い第２のｐウェル領域が選択的に設けられ、前記光
電変換部は第１のｐウェル領域内に形成され、前記信号
走査回路部は第２のｐウェル領域内に形成され、かつ前
記単位セルの境界を定義する素子分離領域に沿って、基
板表面から前記光電変換部の深さよりも深い領域まで、
第２のｐウェル領域よりもｐ型不純物濃度の高い素子分
離用ｐ型領域が形成されてなることを特徴とする固体撮
像装置。 - 【請求項２】半導体基板上に、フォトダイオード及び該
ダイオードから信号電荷を読み出す読み出しトランジス
タを含む光電変換部と読み出した信号電荷を増幅する増
幅トランジスタ，信号を読み出すラインを選択する垂直
選択トランジスタ及び信号電荷をリセットするリセット
トランジスタを含む信号走査回路部とを有する単位セル
を行列二次元状に配置してなる撮像領域と、この撮像領
域の各セルからの信号を読み出す信号線とを備えたＭＯ
Ｓ型固体撮像装置において、 前記半導体基板としてｎ型基板が用いられ、このｎ型基
板の表面部に第１のｐウェル領域が形成され、この第１
のｐウェル領域の表面部に該領域よりもｐ型不純物濃度
の高い第２のｐウェル領域が選択的に設けられ、第１の
ｐウェル領域の底部に該領域よりもｐ型不純物濃度の高
いｐ型埋め込み領域が設けられ、前記光電変換部は第１
のｐウェル領域内に形成され、前記信号走査回路部は第
２のｐウェル領域内に形成され、かつ前記単位セルの境
界を定義する素子分離領域に沿って、基板表面から前記
光電変換部の深さよりも深い領域まで、第２のｐウェル
領域よりもｐ型不純物濃度の高い素子分離用ｐ型領域が
形成されてなることを特徴とする固体撮像装置。
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