KR101105617B1 - 고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의동작 방법 - Google Patents

고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의동작 방법 Download PDF

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Abstract

고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화할 수 있는 고체 촬상 장치, 라인 센서 및 광센서와, 광감도 고S/N비를 유지한 채로 광 다이나믹 레인지화하기 위한 고체 촬상 장치의 동작 방법을 제공하기 위해, 광을 수광하여 광 전하를 생성하는 포토 다이오드 (PD) 와, 광 전하를 전송하는 전송 트랜지스터 (Tr1) 와, 적어도 전송 트랜지스터 (Tr1) 를 접속하여 형성되고, 축적 동작시에 포토 다이오드 (PD) 로부터 넘치는 광 전하를 적어도 전송 트랜지스터 (Tr1) 를 통하여 축적되는 축적 용량 소자 (CS) 를 갖는 화소가 어레이 형상으로 복수개 집적되어 이루어지는 구성으로 한다.
고체 촬상 장치, 축적 용량, 포토 다이오드, 다이나믹 레인지

Description

고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의 동작 방법{SOLID-STATE IMAGINE DEVICE, LINE SENSOR, OPTICAL SENSOR, AND METHOD FOR OPERATING SOLID-STATE IMAGING DEVICE}
본 발명은 고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의 동작 방법에 관한 것으로, 특히 CMOS형 또는 CCD형의 고체 촬상 장치, 라인 센서 및 광 센서와 당해 고체 촬상 장치의 동작 방법에 관한 것이다.
CM0S (Complementary Metal-Oxide-Semiconductor) 이미지 센서 또는 CCD (Charge Coupled Device) 이미지 센서 등의 화상 입력 이미지 센서는, 그 특성 향상과 함께, 예를 들어 디지털 카메라나 카메라 장착 휴대전화 등의 용도로 수요가 확대하고 있다.
상술한 이미지 센서는, 더 나은 특성 향상이 요구되고 있고, 그 하나가 다이나믹 레인지를 넓게 하는 것이다.
종래부터 이용되고 있는 이미지 센서의 다이나믹 레인지는, 예를 들어 3∼4 자리수 (60∼80dB) 정도로 머물러 있고, 육안 또는 은염 필름의 5∼6 자리수 (100∼120dB) 에는 못 미치는 것이 현상황이다.
그래서, 육안 또는 은염 필름과 동등한 5∼6 자리수 (100∼120dB) 의 다이나믹 레인지를 가지는 고화질 이미지 센서의 개발이 요구되고 있다. 이러한 넓은 다이나믹 레인지를 가지는 이미지 센서는, 디지털 카메라나 카메라 장착 휴대전화 등 이외에, PDA (Personal Digital Assistant) 용 화상 입력 카메라, 고도 교통 관리 시스템용 카메라, 감시 카메라, FA (Factory Automation) 용 카메라 또는 의료용 카메라 등의 용도로의 응용이 기대되고 있다.
상술한 이미지 센서의 특성을 향상시키는 기술로서 예를 들어, 비특허문헌 1 등에, 고감도 및 고S/N비화하기 위해, 각 화소 (픽셀) 의 포토 다이오드에 발생하는 노이즈와 당해 노이즈에 광신호가 가산된 신호를 각각 판독하고, 양자의 차분(差分)을 취함으로써 노이즈 성분을 제거하여 광신호만을 취출하는 온칩 노이즈캡슐로 불리는 기술이 개발되어 있다.
그러나, 이 방법에서도 다이나믹 레인지는 80dB 이하이며, 이로부터 광 (廣) 다이나믹 레인지화하는 것이 요구되고 있다.
예를 들어, 특허문헌 1 에는 도 34 에 나타내는 바와 같이, 포토 다이오드 (PD) 에 고감도 저조도측의 소용량 (C1) 의 플로팅 영역과 저감도 고조도측의 대용량 (C2) 의 플로팅 영역을 접속하여, 저조도측의 출력 (out1) 과 고조도측의 출력 (out2) 을 각각 출력함으로써 광 (廣) 다이나믹화하는 기술이 개시되어 있다.
또한, 특허문헌 2 에는 도 35 에 나타내는 바와 같이, 플로팅 영역 (FD) 의 용량 (CS) 을 가변으로 하고, 저조도에서 고조도까지를 커버하여 광 다이나믹화하는 기술이 개시되어 있다.
그 외에, 짧은 노광 시간에 의한 고조도에 대응한 촬상과 긴 노광 시간에 의해 저조도에 대응한 촬상이 상이한 노광 시간으로 2 회 촬상하는 기술도 개발되어 있다.
또, 특허문헌 3 및 비특허문헌 2 에는, 도 36 에 나타내는 바와 같이, 포토 다이오드 (PD) 와 용량 (C) 사이에 트랜지스터 스위치 (T) 를 설치하고, 1 회째의 노광 기간에서 스위치 (T) 를 ON 하여, 광 전하 신호를 포토 다이오드 (PD) 와 용량 (C) 의 양방에 축적하고, 2 회째의 노광 기간에서 스위치 (T) 를 OFF 하여 전자 (前者) 의 축적 전하에 가하여, 포토 다이오드 (PD) 로 광 전하 신호를 축적함으로써 광 (廣) 다이나믹 레인지화하는 기술이 개시되어 있다. 여기서, 포화를 상회하는 광조사가 있었던 경우, 과잉 전하는 리셋 트랜지스터 (R) 를 통하여 배출되는 것이 명시되어 있다.
또, 특허문헌 4 에는 도 37 에 나타내는 바와 같이, 포토 다이오드 (PD) 로서 용량 (C) 을 종래보다 큰 것을 채용함으로써 고조도 촬상에 대응할 수 있도록 하는 기술이 개시되어 있다.
또, 비특허문헌 3 에는 도 38 에 나타내는 바와 같이, 포토 다이오드 (PD) 로부터의 신호를, MOS 트랜지스터를 조합하여 구성되어 있는 대수 변환 회로에 의해 대수 변환하면서 출력함으로써, 고조도 촬상에 대응할 수 있도록 하는 기술이 개시되어 있다.
그러나, 상술한 특허문헌 1, 2, 3 및 비특허문헌 2 에 기재된 방법 또는 상이한 노광 시간으로 2 회 촬상하는 방법에서는, 저조도측의 촬상과 고조도측의 촬상을 상이한 시각에서 실시해야 하므로, 동화상을 촬상하면 양 조도에 대응한 촬상의 화상에 차이가 발생하여 양 화상을 정합시킬 수 없게 되고 마는 문제가 있다.
또, 상술한 특허문헌 4 및 비특허문헌 3 에 기재된 방법에서는, 고조도측의 촬상에 대응하도록 하여 광 다이나믹 레인지를 달성할 수 있지만, 저조도측의 촬상에 관해서는 저감도, 저S/N비가 되어, 화상의 품질을 향상시킬 수 없다.
상술한 바와 같이, CM0S 이미지 센서 등의 이미지 센서에 있어서, 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화를 달성하는 것이 곤란하였다.
또한, 상술한 것은 이미지 센서에 한정한 것이 아니라, 화소를 직선 형상으로 배치한 라인 센서나 복수의 화소를 가지지 않는 광 센서로 해도, 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화를 달성하는 것은 곤란하였다.
특허문헌 1: 일본 공개특허공보 2003-134396 호
특허문헌 2: 일본 공개특허공보 2000-165754 호
특허문헌 3: 일본 공개특허공보 2002-77737 호
특허문헌 4: 일본 공개특허공보 평5-90556 호
비특허문헌 1: S. Inoue et al., IEEE Workshop on CCDs and Advanced Image Sensors 2001, page 16-19
비특허문헌 2: Yoshinori Muramatsu et al., IEEE Journal of Solid-state Circuits, vo1.38, No.1, January 2003
비특허문헌 3: 영상 정보 미디어 학회지, 57(2003)
발명의 개시
발명이 해결하고자 하는 과제
본 발명은 상술한 상황을 감안하여 이루어진 것으로서, 본 발명의 목적은 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화할 수 있는 고체 촬상 장치, 라인 센서 및 광 센서와 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화하기 위한 고체 촬상 장치의 동작 방법을 제공하는 것이다.
과제를 해결하기 위한 수단
상술한 목적을 달성하기 위해, 본 발명의 고체 촬상 장치는 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 광 전하를 전송하는 전송 트랜지스터와, 적어도 상술한 전송 트랜지스터를 통하여 상술한 포토 다이오드에 접속하여 설치되고, 축적 동작시에 상술한 포토 다이오드로부터 넘치는 광 전하를 적어도 상술한 전송 트랜지스터를 통하여 축적되는 축적 용량 소자를 갖는 화소가 어레이 형상으로 복수개 집적되어 이루어진다.
상술한 본 발명의 고체 촬상 장치는, 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 포토 다이오드로부터 넘치는 광 전하를 축적하는 축적 용량 소자가 전송 트랜지스터를 통하여 접속되어 있는 구성의 화소가 어레이 형상으로 집적되어 있다.
상술한 본 발명의 고체 촬상 장치는, 바람직하게는, 상술한 전송 트랜지스터와 상술한 축적 용량 소자 사이에, 상술한 전송 트랜지스터를 통하여 상술한 광 전하가 전송 되는 플로팅 영역과, 상술한 플로팅 영역과 상술한 축적 용량 소자의 포텐셜을 결합 또는 분할하는 축적 트랜지스터를 추가로 갖는다.
더욱 바람직하게는, 상술한 플로팅 영역에 접속하여 형성되고, 상술한 플로팅 영역 내의 광 전하를 배출하기 위한 리셋 트랜지스터와, 상술한 플로팅 영역 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터와, 상술한 증폭 트랜지스터에 접속하여 형성되고, 상술한 화소를 선택하기 위한 선택 트랜지스터를 추가로 갖는다.
또, 더욱 바람직하게는, 상술한 축적 용량 소자에 축적된 광 전하를 대수 변환하여 판독하는 대수 변환 회로를 포함한다.
또는 더욱 바람직하게는, 상술한 포토 다이오드로부터 넘치는 광 전하를 대수 변환하여 상술한 축적 용량 소자에 축적하는 대수 변환 회로를 포함한다.
상술한 본 발명의 고체 촬상 장치는, 바람직하게는 상술한 축적 용량 소자와 상술한 축적 트랜지스터의 접속부에 접속하여 형성되고, 상술한 축적 용량 소자 및 상술한 플로팅 영역 내의 광 전하를 배출하기 위한 리셋 트랜지스터와, 상술한 플로팅 영역 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터와, 상술한 증폭 트랜지스터에 접속하여 형성되고, 상술한 화소를 선택하기 위한 선택 트랜지스터를 추가로 갖는다.
상술한 본 발명의 고체 촬상 장치는 바람직하게는, 상술한 전송 트랜지스터가, 상술한 전송 트랜지스터를 구성하는 기판의 표면 또는 표면 근방으로부터 소정의 깊이까지 형성된 상술한 전송 트랜지스터의 채널과 동일한 도전형의 반도체층을 갖는 매립 채널형이다.
또는 바람직하게는, 상술한 전송 트랜지스터가 상술한 전송 트랜지스터를 구성하는 기판의 소정의 깊이에서 형성되고, 상술한 전송 트랜지스터의 채널과 동일한 도전형이며, 상술한 전송 트랜지스터의 펀치스루의 장벽을 저감하는 반도체층을 갖는다.
상술한 본 발명의 고체 촬상 장치는, 바람직하게는, 상술한 축적 용량 소자는 상술한 고체 촬상 장치를 구성하는 반도체 기판의 표층 부분에 형성된 하부 전극이 되는 반도체 영역과, 상술한 반도체 영역 상에 형성된 용량 절연막과, 상술한 용량 절연막 상에 형성된 상부 전극을 갖는다.
또는 바람직하게는, 상술한 축적 용량 소자는 상술한 고체 촬상 장치를 구성하는 기판 상에 형성된 하부 전극과, 상술한 하부 전극 상에 형성된 용량 절연막과, 상술한 용량 절연막 상에 형성된 상부 전극을 갖는다.
또는 바람직하게는, 상술한 축적 용량 소자는 상술한 고체 촬상 장치를 구성하는 반도체 기판에 형성된 트렌치의 내벽에 형성된 하부 전극이 되는 반도체 영역과, 상술한 트렌치의 내벽을 피복하여 형성된 용량 절연막과, 상술한 용량 절연막을 통하여 상술한 트렌치를 매립하여 형성된 상부 전극을 갖는다.
또는 바람직하게는, 제 1 도전형 반도체 영역과, 상술한 제 1 도전형 반도체 영역에 접합하는 제 2 도전형 반도체 영역이 상술한 고체 촬상 장치를 구성하는 반도체 기판의 내부에 매립되어, 상술한 축적 용량 소자가 구성되어 있다.
또는 바람직하게는, 상술한 고체 촬상 장치를 구성하는 기판이 반도체 기판 상에 절연막을 통하여 반도체층이 형성되어 있는 SOI (Semiconductor on Insulator) 기판이며, 상술한 절연막을 통하여 대향하는 상술한 반도체 기판과 상술한 반도체층 사이의 절연막 용량을 이용하여 상술한 축적 용량 소자가 구성되어 있다.
상술한 본 발명의 고체 촬상 장치는, 바람직하게는, 상술한 플로팅 영역 또는 상술한 플로팅 영역 및 상술한 축적 용량 소자에 전송된 광 전하로부터 얻어진 전압 신호와, 상술한 플로팅 영역 또는 상술한 플로팅 영역 및 상술한 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하는 노이즈 캔슬 수단을 추가로 갖는다.
또한, 더욱 바람직하게는, 상술한 플로팅 영역 및 상술한 축적 용량 소자의 리셋 레벨의 전압 신호를 기억하는 기억 수단을 추가로 갖는다.
상술한 본 발명의 고체 촬상 장치는 바람직하게는, 상술한 플로팅 영역에 전송 된 광 전하로부터 얻어진 전압 신호와, 상술한 플로팅 영역의 상술한 전송 전의 레벨의 전압 신호의 차분을 취하는 노이즈 캔슬 수단을 추가로 갖는다.
더욱 바람직하게는, 상술한 플로팅 영역 및 상술한 축적 용량 소자에 전송된 광 전하로부터 얻어진 전압 신호와, 상술한 플로팅 영역 및 상술한 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하는 노이즈 캔슬 수단을 추가로 갖는다.
또한 더욱 바람직하게는, 상술한 플로팅 영역 및 상술한 축적 용량 소자의 리셋 레벨의 전압 신호를 기억하는 기억 수단을 추가로 갖는다.
상술한 본 발명의 고체 촬상 장치는 바람직하게는, 상술한 포토 다이오드 내의 광 전하를 전송하는 제 1 전하 결합 전송로가 상술한 포토 다이오드에 접속하여 형성되고, 상술한 축적 용량 소자가 인접하는 화소간에 접속되어, 상술한 제 1 전하 결합 전송로와는 별도로 상술한 축적 용량 소자 내의 광 전하를 전송하는 제 2 전하 결합 전송로를 구성한다.
또는, 바람직하게는, 상술한 포토 다이오드에 접속하여 형성되고, 상술한 포토 다이오드 내의 광 전하를 전송하는 전하 결합 전송로와, 상술한 축적 용량 소자에 접속하여 형성되고, 상술한 축적 용량 소자 내의 광 전하를 배출하기 위한 리셋 트랜지스터와, 상술한 축적 용량 소자 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터와, 상술한 증폭 트랜지스터에 접속하여 형성되고, 상술한 화소를 선택하기 위한 선택 트랜지스터를 추가로 갖는다.
상술한 본 발명의 고체 촬상 장치는, 바람직하게는, 상술한 화소를 구성하는 트랜지스터가 n 채널 M0S 트랜지스터이다. 또는 바람직하게는, 상술한 화소를 구성하는 트랜지스터가 p 채널 M0S 트랜지스터이다.
또, 상술한 목적을 달성하기 위해, 본 발명의 라인 센서는 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 상술한 광 전하를 전송하는 전송 트랜지스터와, 상술한 포토 다이오드에 적어도 상술한 전송 트랜지스터를 통해 접속하여 설치되고, 축적 동작시에 상술한 포토 다이오드로부터 넘치는 광 전하를 적어도 상술한 전송 트랜지스터를 통하여 축적되는 축적 용량 소자를 갖는 화소가 직선 형상으로 복수개 집적되어 이루어진다.
상술한 본 발명의 라인 센서는, 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 포토 다이오드로부터 넘치는 광 전하를 축적하는 축적 용량 소자가, 전송 트랜지스터를 통하여 접속되어 있는 구성의 화소가 라인 형상으로 집적되어 있다.
또, 상술한 목적을 달성하기 위해, 본 발명의 광 센서는 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 상술한 광 전하를 전송하는 전송 트랜지스터와, 상술한 포토 다이오드에 적어도 상술한 전송 트랜지스터를 통해 접속하여 설치되고, 축적 동작시에 상술한 포토 다이오드로부터 넘치는 광 전하를 적어도 상술한 전송 트랜지스터를 통하여 축적되는 축적 용량 소자를 갖는다.
상술한 본 발명의 광 센서는, 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 포토 다이오드로부터 넘치는 광 전하를 축적하는 축적 용량 소자가, 전송 트랜지스터를 통하여 접속되어 있다.
상술한 목적을 달성하기 위해, 본 발명의 고체 촬상 장치의 동작 방법은, 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 상술한 광 전하를 전송하는 전송 트랜지스터 및 축적 트랜지스터와, 상술한 전송 트랜지스터를 통하여 상술한 포토 다이오드에 접속하여 형성된 플로팅 영역과, 축적 동작시에 상술한 포토 다이오드로부터 넘치는 광 전하를 상술한 전송 트랜지스터 및 상술한 축적 트랜지스터를 통하여 축적하고, 상술한 축적 트랜지스터에 의해 상술한 플로팅 영역과의 포텐셜의 결합 또는 분할이 제어되는 축적 용량 소자를 갖는 화소가 어레이 형상으로 복수개 집적된 고체 촬상 장치의 동작 방법으로서, 전하 축적 전에 있어서, 상술한 전송 트랜지스터를 오프로 하고, 상술한 축적 트랜지스터를 온으로 하여, 상술한 플로팅 영역 및 상술한 축적 용량 소자 내의 광 전하를 배출하는 공정과, 상술한 플로팅 영역과 상술한 축적 용량 소자의 리셋 레벨의 전압 신호를 판독하는 공정과, 상술한 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상술한 포토 다이오드에 축적하고, 상술한 포토 다이오드로부터 넘치는 과포화 전하를 상술한 플로팅 영역 및 상술한 축적 용량 소자에 있어서 축적하는 공정과, 상술한 축적 트랜지스터를 오프로 하여, 상술한 플로팅 영역과 상술한 축적 용량 소자의 포텐셜을 분할하고, 상술한 플로팅 영역 내의 광 전하를 배출하는 공정과, 상술한 플로팅 영역의 리셋 레벨의 전압 신호를 판독하는 공정과, 상술한 전송 트랜지스터를 온으로 하여 상술한 포화전 전하를 상술한 플로팅 영역에 전송하고, 상술한 포화전 전하의 전압 신호를 판독하는 공정과, 상술한 축적 트랜지스터를 온으로 하여 상술한 플로팅 영역과 상술한 축적 용량 소자의 포텐셜을 결합하고, 상술한 포화전 전하와 상술한 과포화 신호를 혼합하고, 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호를 판독하는 공정을 갖는다.
상술한 본 발명의 고체 촬상 장치의 동작 방법은, 전하 축적 전에 있어서, 전송 트랜지스터를 오프로 하고, 축적 트랜지스터를 온으로 하여 플로팅 영역 및 축적 용량 소자 내의 광 전하를 배출하고, 플로팅 영역과 축적 용량 소자의 리셋 레벨의 전압 신호를 판독한다.
다음으로, 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 포토 다이오드에 축적하고, 포토 다이오드로부터 넘치는 과포화 전하를 플로팅 영역 및 축적 용량 소자에 있어서 축적한다.
다음으로, 축적 트랜지스터를 오프로 하여 플로팅 영역과 축적 용량 소자의 포텐셜을 분할하고, 플로팅 영역 내의 광 전하를 배출하고, 플로팅 영역의 리셋 레벨의 전압 신호를 판독한다.
다음으로, 전송 트랜지스터를 온으로 하여 포화전 전하를 플로팅 영역에 전송하고, 포화전 전하의 전압 신호를 판독한다.
다음으로, 축적 트랜지스터를 온으로 하여 플로팅 영역과 축적 용량 소자의 포텐셜을 결합하고, 포화전 전하와 과포화 신호를 혼합하여, 포화전 전하와 과포화 신호의 합인 전압 신호를 판독한다.
상술한 본 발명의 고체 촬상 장치의 동작 방법은, 바람직하게는 상술한 포화전 전하의 전압 신호와 상술한 플로팅 영역의 리셋 레벨의 전압 신호의 차분을 취하여 상술한 포화전 전하의 전압 신호를 노이즈 캔슬하는 공정과, 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호와 상술한 플로팅 영역과 상술한 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하여 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호를 노이즈 캔슬하는 공정과, 상술한 포화전 전하의 전압 신호와 실질적으로 동일한 게인이 되도록, 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호의 게인을 조정하는 공정과, 기준 전압과 비교하여 노이즈 캔슬된 상술한 포화전 전하의 전압 신호와, 노이즈 캔슬된 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호 중 어느 하나를 선택하는 공정을 추가로 갖는다.
상술한 본 발명의 고체 촬상 장치의 동작 방법은, 바람직하게는 상술한 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상술한 포토 다이오드에 축적하고, 상술한 포토 다이오드로부터 넘치는 과포화 전하를 상술한 플로팅 영역 및 상술한 축적 용량 소자에 있어서 축적하는 공정에 있어서, 상술한 전송 트랜지스터 부분의 포텐셜이, 상술한 전송 트랜지스터를 완전히 오프로 하는 레벨 또는 그것보다 저레벨이 되도록 조절한다.
상술한 목적을 달성하기 위해, 본 발명의 고체 촬상 장치의 동작 방법은, 광을 수광하여 광 전하를 생성하는 포토 다이오드와, 상술한 광 전하를 전송하는 전송 트랜지스터 및 축적 트랜지스터와, 상술한 전송 트랜지스터를 통하여 상술한 포토 다이오드에 접속하여 형성된 플로팅 영역과, 축적 동작시에 상술한 포토 다이오드로부터 넘치는 광 전하를 상술한 전송 트랜지스터 및 상술한 축적 트랜지스터를 통하여 축적하고, 상술한 축적 트랜지스터에 의해 상술한 플로팅 영역과의 포텐셜의 결합 또는 분할이 제어되는 축적 용량 소자를 갖는 화소가 어레이 형상으로 복수개 집적된 고체 촬상 장치의 동작 방법으로서, 전하 축적 전에 있어서, 상술한 전송 트랜지스터를 오프로 하고, 상술한 축적 트랜지스터를 온으로 하여 상술한 플로팅 영역 및 상술한 축적 용량 소자 내의 광 전하를 배출하는 공정과, 상술한 플로팅 영역과 상술한 축적 용량 소자의 리셋 레벨의 전압 신호를 판독하는 공정과, 상술한 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상술한 포토 다이오드에 축적하고, 상술한 포토 다이오드로부터 넘치는 과포화 전하를 상술한 플로팅 영역 및 상술한 축적 용량 소자에 있어서 축적하는 공정과, 상술한 축적 트랜지스터를 오프로 하여 상술한 플로팅 영역과 상술한 축적 용량 소자의 포텐셜을 분할하고, 상술한 플로팅 영역의 상술한 포화전 전하의 전송 전 레벨의 전압 신호를 판독하는 공정과, 상술한 전송 트랜지스터를 온으로 하여 상술한 포화전 전하를 상술한 플로팅 영역에 전송하고, 상술한 포화전 전하의 전송 후 레벨의 전압 신호를 판독하는 공정과, 상술한 축적 트랜지스터를 온으로 하여 상술한 플로팅 영역과 상술한 축적 용량 소자의 포텐셜을 결합하고, 상술한 포화전 전하와 상술한 과포화 신호를 혼합하여, 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호를 판독하는 공정을 갖는다.
상술한 본 발명의 고체 촬상 장치의 동작 방법은, 전하 축적 전에 있어서, 전송 트랜지스터를 오프로 하고, 축적 트랜지스터를 온으로 하여 플로팅 영역 및 축적 용량 소자 내의 광 전하를 배출하고, 플로팅 영역과 축적 용량 소자의 리셋 레벨의 전압 신호를 판독한다.
다음으로, 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 포토 다이오드에 축적하고, 포토 다이오드로부터 넘치는 과포화 전하를 플로팅 영역 및 축적 용량 소자에 있어서 축적한다.
다음으로, 축적 트랜지스터를 오프로 하여 플로팅 영역과 축적 용량 소자의 포텐셜을 분할하고, 포화전 전하의 전송전 레벨의 전압 신호를 판독한다.
다음으로, 전송 트랜지스터를 온으로 하여 포화전 전하를 플로팅 영역에 전송하고, 포화전 전하의 전송 후 레벨의 전압 신호를 판독한다.
다음으로, 축적 트랜지스터를 온으로 하여 플로팅 영역과 축적 용량 소자의 포텐셜을 결합하고, 포화전 전하와 과포화 신호를 혼합하여 포화전 전하와 과포화 신호의 합인 전압 신호를 판독한다.
상술한 본 발명의 고체 촬상 장치의 동작 방법은, 바람직하게는 상술한 포화전 전하의 전송 후 레벨의 전압 신호와 상술한 포화전 신호의 전송 전 레벨의 전압 신호의 차분을 취하여 상술한 포화전 전하의 전압 신호를 노이즈 캔슬하는 공정과, 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호와 상술한 플로팅 영역과 상술한 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하여 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호를 노이즈 캔슬하는 공정과, 상술한 포화전 전하의 전압 신호와 실질적으로 동일한 게인이 되도록, 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호의 게인을 조정하는 공정과, 기준 전압과 비교하여, 노이즈 캔슬된 상술한 포화전 전하의 전압 신호와, 노이즈 캔슬된 상술한 포화전 전하와 상술한 과포화 신호의 합인 전압 신호 중 어느 하나를 선택하는 공정을 추가로 갖는다.
상술한 본 발명의 고체 촬상 장치의 동작 방법은 바람직하게는, 상술한 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상술한 포토 다이오드에 축적하고, 상술한 포토 다이오드로부터 넘치는 과포화 전하를 상술한 플로팅 영역 및 상술한 축적 용량 소자에 있어서 축적하는 공정에 있어서, 상술한 전송 트랜지스터 부분의 포텐셜이, 상술한 전송 트랜지스터를 완전하게 오프로 하는 레벨 또는 그것보다 낮은 레벨이 되도록 조절한다.
발명의 효과
본 발명의 고체 촬상 장치에 의하면, 광을 수광하여 광 전하를 생성하는 포토 다이오드에 의한 저조도 촬상에 있어서 고감도 고S/N비를 유지하고, 또한 축적 용량 소자에 의해 포토 다이오드로부터 넘치는 광 전하를 축적함으로써 고조도 촬상에 있어서의 촬상을 실시하여 광 다이나믹 레인지화할 수 있다.
본 발명의 라인 센서에 의하면, 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화할 수 있다.
본 발명의 광 센서에 의하면, 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화할 수 있다.
본 발명의 고체 촬상 장치의 동작 방법에 의하면, 고감도 고S/N비를 유지한 채로 광 다이나믹 레인지화할 수 있다.
도 1 은 본 발명의 제 1 실시형태에 관련된 CM0S 이미지 센서의 1 화소분의 등가 회로도.
도 2-1 은 본 발명의 제 1 실시형태에 관련된 CMOS 이미지 센서의 각 화소의 일부에 상당하는 모식적 단면도.
도 2-2 는 도 2-1 의 영역에 상당하는 모식적인 포텐셜도.
도 3-1 은 본 발명의 제 1 실시형태에 관련된 CMOS 이미지 센서의 구동 라인 (φT, φS, φR) 에 인가하는 전압의 타이밍 차트.
도 3-2 는 포화 이하의 광량일 때의 도 3-1 에 대응하는 전위 (VPD, VFD, VCS) 의 변화를 나타내는 그래프.
도 3-3 은 포화 이상의 광량일 때의 도 3-1 에 대응하는 전위 (VPD, VFD, VCS) 의 변화를 나타내는 그래프.
도 4-1 은 도 3-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 4-2 는 도 3-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 4-3 은 도 3-1 의 타이밍 챠트가 있는 타이밍에 있어서의 포텐셜도.
도 4-4 는 도 3-1 의 타이밍 챠트가 있는 타이밍에 있어서의 포텐셜도.
도 5-1 은 도 3-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 5-2 는 도 3-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 5-3 은 도 3-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 5-4 는 도 3-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 6 은 본 발명의 제 1 실시형태에 관련된 CMOS 이미지 센서의 전체 회로 구성을 나타내는 등가 회로도.
도 7 은 포화전 전하 신호＋CFD 노이즈, CFD 노이즈, 변조된 과포화 전하 신호＋CFD＋CS 노이즈 및 CFD＋CS 노이즈의 4 개의 신호 처리를 실시하는 회로도.
도 8-1 은 용량 (CFD) 을 이용했을 때에 얻어지는 전하수를 상대 광량에 대하여 플롯한 도면.
도 8-2 는 용량 (CFD＋CS) 을 이용했을 때에 얻어지는 전하수를 상대 광량에 대하여 플롯한 도면.
도 8-3 은 도 8-1 과 도 8-2 의 전하수를 전압으로 변환하여 상대 광량에 대해 플롯하여 중복 표시한 그래프.
도 9-1 은 본 발명의 제 2 실시형태의 CMOS 이미지 센서의 1 예의 1 화소분의 등가 회로도.
도 9-2 는 본 발명의 제 2 실시형태의 CMOS 이미지 센서의 다른 예의 1 화소분의 등가 회로도.
도 10-1 은 본 발명의 제 3 실시형태의 CCD 이미지 센서의 1 예의 1 화소분의 등가 회로도.
도 10-2 는 본 발명의 제 3 실시형태의 CCD 이미지 센서의 다른 예의 1 화소분의 등가 회로도.
도 11-1 은 본 발명의 제 4 실시형태의 CM0S 이미지 센서의 1 예의 1 화소분의 등가 회로도.
도 11-2 는 본 발명의 제 4 실시형태의 CMOS 이미지 센서의 다른 예의 1 화소분의 등가 회로도.
도 12 는 본 발명의 제 5 실시형태에 관련된 CMOS 이미지 센서의 1 화소분의 등가 회로도.
도 13 은 본 발명의 제 5 실시형태에 관련된 CMOS 이미지 센서의 주요부의 모식적인 포텐셜도.
도 14-1 은 본 발명의 제 5 실시형태에 관련된 CMOS 이미지 센서의 구동 라인 (ΦT, ΦS, ΦR) 에 인가하는 전압의 타이밍 차트.
도 14-2 는 본 발명의 제 5 실시형태에 관련된 CMOS 이미지 센서의 구동 라인 (ΦT, ΦS, ΦR) 에 인가하는 전압의 타이밍 차트.
도 15-1 은 도 14-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 15-2 는 도 14-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 15-3 은 도 14-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 16-1 은 도 14-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 16-2 는 도 14-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 16-3 은 도 14-1 의 타이밍 차트가 있는 타이밍에 있어서의 포텐셜도.
도 17 은 본 발명의 제 5 실시형태에 관련된 CMOS 이미지 센서에 있어서 플래너형 축적 용량 소자를 채용한 경우의 약 1 화소분의 레이아웃의 일례를 나타내는 도면.
도 18-1 은 본 발명의 제 6 실시형태에 관련된 CMOS 센서의 플로팅 영역 부분을 상세하게 나타내는 단면도.
도 18-2 는 도 18-1 에 나타내는 CMOS 센서의 제조 공정을 나타내는 단면도.
도 18-3 은 도 18-1 에 나타내는 CMOS 센서의 제조 공정을 나타내는 단면도.
도 19-1 은 본 발명의 제 7 실시형태에 관련된 CMOS 센서의 구조를 나타내는 단면도.
도 19-2 는 본 발명의 제 7 실시형태에 관련된 CMOS 센서의 구조를 나타내는 단면도이다.
도 20-1 은 본 발명의 제 7 실시형태에 관련된 CMOS 센서의 구조를 나타내는 단면도.
도 20-2 는 본 발명의 제 7 실시형태에 관련된 CMOS 센서의 구조를 나타내는 단면도.
도 21-1 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 21-2 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 22-1 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 22-2 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 23-1 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 23-2 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 24 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 25-1 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 25-2 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 26-1 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 26-2 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 27 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 28 은 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 29 는 본 발명의 제 8 실시형태에 관련된 CMOS 센서에 있어서의 축적 용량 소자의 변형예의 단면도.
도 30 은 실시예 2 에 있어서 트렌치형 축적 용량 소자를 채용한 경우의 화소의 개략 평면도.
도 31 은 실시예 2 에 있어서 상정한 트렌치형 축적 용량 소자의 크기를 설명하는 모식도.
도 32 는 실시예 3 에 있어서 플래너형 축적 용량 소자를 채용한 경우의 화소의 레이아웃도.
도 33-1 은 실시예 4 에 있어서 포토 다이오드가 포화되기 전의 출력 (V) 을 광량 (lux) 에 대해 플롯한 도면.
도 33-2 는 실시예 4 에 있어서 포토 다이오드가 포화된 후의 출력 (V) 을 광량 (lux) 에 대해 플롯한 도면.
도 34 는 제 1 종래예에 관련된 CMOS 이미지 센서의 1 화소분의 등가 회로도.
도 35 는 제 2 종래예에 관련된 CMOS 이미지 센서의 1 화소분의 등가 회로도.
도 36 은 제 3 종래예에 관련된 CMOS 이미지 센서의 1 화소분의 등가 회로도.
도 37 은 제 4 종래예에 관련된 CMOS 이미지 센서의 1 화소분의 등가 회로도.
도 38 은 제 5 종래예에 관련된 CMOS 이미지 센서의 1 화소분의 등가 회로도.
(부호의 설명)
10: n형 반도체 기판
11: p형 웰
12, 12a: p+형 분리 영역
14, 17, 19: p+형 반도체 영역
13, 50, 51, 52: n형 반도체 영역
15, 16, 16a, 16b, 18: n+형 반도체 영역
15a: 저농도 불순물 영역
15b: 고농도 불순물 영역
20, 21, 22: 소자 분리 절연막
20a: 소자 분리 절연막의 단부
23, 24: 게이트 절연막
25, 25a, 25': 용량 절연막
30, 31: 게이트 전극
30a: 사이드 월 스페이서
32, 38, 38a, 40: 상부 전극
33, 34, 35, 36, 39: 배선
37, 37a: 하부 전극
41: TiSi층 (Ti층)
42: TiN층
43: 텅스텐 플러그
44: 상층 배선
60: p형 반도체 기판
61: p형 에피택셜층
61a: 제 1 p형 에피택셜층
61b: 제 2 p형 에피택셜층
62: n+형 반도체 영역
63: p+형 분리 영역
64: p형 반도체층
65: n+형 반도체 영역
66: 저농도 반도체층
ADC1∼3: A/D 컨버터
AP: 앰프
C1: 소용량
C2: 대용량
CFD, CPD, C: 용량
CS: 축적 용량 소자
Cap: 축적 용량 소자
CCD1: 제 1 전하 결합 전송로
CCD2: 제 2 전하 결합 전송로
CH: 칩
CP: 콤퍼레이터
CTa, CTb: 회로
DC1, DC2: 차동 앰프
DP1, 2: 도전성 불순물
FD: 플로팅 영역
FM: 프레임 메모리
GND: 그라운드
LT: 광
N1: CFD 의 리셋 레벨의 신호 (노이즈)
N2: CFD＋CS 의 리셋 레벨의 신호 (노이즈)
Noise: 노이즈
out: 출력 (라인)
out1, out2: 출력
PA: 오버플로우 패스
PC: 픽셀 회로
PD: 포토 다이오드
Pixel: 화소
PR: 레지스트막
QA: 과포화 전하
QA1, QA2: 과포화 전하의 일부
QB: 포화전 전하
R: 리셋 트랜지스터
S1: 포화전 전하 신호
S1': 변조된 포화전 전하 신호
S2 과포화 전하 신호
S2': 변조된 과포화 전하 신호
SE: 셀렉터
SL: 선택 라인
SRH: 열 시프트 레지스터
SRV: 행 시프트 레지스터
T: 스위치
T1∼T4: 시각
TC: 트렌치
Tr1: 전송 트랜지스터
Tr2: 축적 트랜지스터
Tr3: 리셋 트랜지스터
Tr4: 증폭 트랜지스터
Tr5: 선택 트랜지스터
Tr6∼Tr10: 트랜지스터
VPD, VFD, VCS: 전위
VDD: 전원 전압
ΦT, ΦS, ΦR, ΦX, ΦS1+N1, ΦN1, ΦS1'+S2'+N2, ΦN2, ΦV1, ΦV2: 구동 라인
발명을 실시하기 위한 최선의 형태
이하에, 본 발명의 고체 촬상 장치의 실시형태에 관하여, 도면을 참조하여 설명한다.
제 1 실시형태
본 실시형태에 관련된 고체 촬상 장치는 CM0S 이미지 센서이며, 도 1 은 1 화소 (픽셀) 분의 등가 회로도이다.
각 화소는, 광을 수광하여 광 전하를 생성하는 포토 다이오드 (PD), 포토 다이오드 (PD) 로부터의 광 전하를 전송하는 전송 트랜지스터 (Tr1), 전송 트랜지스터 (Tr1) 를 통하여 광 전하가 전송되는 플로팅 영역 (FD), 축적 동작시에 상기 포토 다이오드로부터 넘치는 광 전하를 축적하는 축적 용량 소자 (CS), 플로팅 영역 (FD) 과 축적 용량 소자 (CS) 의 포텐셜을 결합 또는 분할하는 축적 트랜지스터 (Tr2), 플로팅 영역 (FD) 에 접속하여 형성되고, 플로팅 영역 (FD) 내의 광 전하를 배출하기 위한 리셋 트랜지스터 (Tr3), 플로팅 영역 (FD) 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터 (Tr4) 및 증폭 트랜지스터에 접속하여 형성되고, 화소를 선택하기 위한 선택 트랜지스터 (Tr5) 로 구성되어 있고, 이른바 5 트랜지스터형의 CMOS 이미지 센서이다. 예를 들어, 상술한 5 개의 트랜지스터는 모두 n 채널 MOS 트랜지스터로 이루어진다.
본 실시형태에 관련된 CM0S 이미지 센서는, 상술한 구성의 화소가 어레이 형상으로 복수개 집적되어 있고, 각 화소에 있어서, 전송 트랜지스터 (Tr1), 축적 트랜지스터 (Tr2), 리셋 트랜지스터 (Tr3) 의 게이트 전극에 ΦT, ΦS, ΦR 의 각 구동 라인이 접속되고, 또한 선택 트랜지스터 (Tr5) 의 게이트 전극에는 행 시프트 레지스터로부터 구동되는 화소 선택 라인 SL (ΦX) 이 접속되고, 또한 선택 트랜지스터 (Tr5) 의 출력측 소스ㆍ드레인에 출력 라인 (out) 이 접속되고, 열 시프트 레지스터에 의해 제어되어 출력된다.
선택 트랜지스터 (Tr5), 구동 라인 (ΦX) 에 대해서는, 화소의 선택, 비선택 동작이 가능하도록, 플로팅 영역 (FD) 의 전압을 적절한 값으로 고정시킬 수 있으면 되기 때문에, 그들을 생략하는 것도 가능하다.
도 2-1 은 본 실시형태에 관련된 CMOS 이미지 센서의 각 화소의 일부 (포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 및 축적 용량 소자 (CS)) 에 상당하는 모식적 단면도이다.
예를 들어, n형 실리콘 반도체 기판 (n-sub; 10) 에 p형 웰 (p-well; 11) 이 형성되어 있고, 각 화소 및 축적 용량 소자 (CS) 영역을 구분하는 LOCOS 법 등에 의한 소자 분리 절연막 (20, 21, 22) 이 형성되고, 또한 화소를 분리하는 소자 분리 절연막 (20) 의 하부에 상당하는 p형 웰 (11) 안에는, p+형 분리 영역 (12) 이 형성되어 있다.
p형 웰 (11) 안에 n형 반도체 영역 (13) 이 형성되고, 그 표층에 p+형 반도체 영역 (14) 이 형성되고, 이 pn 접합에 의해 전하 전송 매립형의 포토 다이오드 (PD) 가 구성되어 있다. pn 접합에 적당한 바이어스를 인가하여 발생시킨 공핍층 중에 광 (LT) 이 입사하면, 광전 효과에 의해 광 전하가 생긴다.
n형 반도체 영역 (13) 의 단부에 있어서 p+형 반도체 영역 (14) 으로부터 비어져 나와 형성된 영역이 있고, 이 영역으로부터 소정의 거리를 이간하여 p형 웰 (11) 의 표층에 플로팅 영역 (FD) 이 되는 n+형 반도체 영역 (15) 이 형성되고, 또한 이 영역으로부터 소정의 거리를 이간하여 p형 웰 (11) 의 표층에 n+형 반도체 영역 (16) 이 형성되어 있다.
여기서, n형 반도체 영역 (13) 과 n+형 반도체 영역 (15) 에 관련된 영역에 있어서, p형 웰 (11) 상면에 산화 실리콘 등으로 이루어지는 게이트 절연막 (23) 을 통하여 폴리실리콘 등으로 이루어지는 게이트 전극 (30) 이 형성되고, n형 반도체 영역 (13) 과 n+형 반도체 영역 (15) 을 소스ㆍ드레인으로 하여, p형 웰 (11) 의 표층에 채널 형성 영역을 갖는 전송 트랜지스터 (Tr1) 가 구성되어 있다.
또, n+형 반도체 영역 (15) 과 n+형 반도체 영역 (16) 에 관련된 영역에 있어서, p형 웰 (11) 상면에 산화 실리콘 등으로 이루어지는 게이트 절연막 (24) 을 통하여 폴리실리콘 등으로 이루어지는 게이트 전극 (31) 이 형성되고, n+형 반도체 영역 (15) 과 n+형 반도체 영역 (16) 을 소스ㆍ드레인으로 하여, p형 웰 (11) 의 표층에 채널 형성 영역을 갖는 축적 트랜지스터 (Tr2) 가 구성되어 있다.
또, 소자 분리 절연막 (21, 22) 으로 구분된 영역에 있어서, p형 웰 (11) 의 표층에 하부 전극이 되는 p+형 반도체 영역 (17) 이 형성되어 있고, 이 상층에 산화 실리콘 등으로 이루어지는 용량 절연막 (25) 을 통하여 폴리실리콘 등으로 이루어지는 상부 전극 (32) 이 형성되어 있고, 이들로부터 축적 용량 소자 (CS) 가 구성되어 있다.
전송 트랜지스터 (Tr1), 축적 트랜지스터 (Tr2) 및 축적 용량 소자 (CS) 를 피복하여, 산화 실리콘 등으로 이루어지는 절연막이 형성되어 있고, n+형 반도체 영역 (15), n+형 반도체 영역 (16) 및 상부 전극 (32) 에 이르는 개구부가 형성되고, n+형 반도체 영역 (15) 에 접속하는 배선 (33) 과, n+형 반도체 영역 (16) 및 상부 전극 (32) 을 접속하는 배선 (34) 이 각각 형성되어 있다.
또, 전송 트랜지스터 (Tr1) 의 게이트 전극 (30) 에는 구동 라인 (ΦT) 이 접속하여 설치되어 있고, 또한, 축적 트랜지스터 (Tr2) 의 게이트 전극 (31) 에는 구동 라인 (ΦS) 이 접속하여 설치되어 있다.
상술한 다른 요소인 리셋 트랜지스터 (Tr3), 증폭 트랜지스터 (Tr4), 선택 트랜지스터 (Tr5), 각 구동 라인 (ΦT, ΦS, ΦR, ΦX) 및 출력 라인 (out) 에 대해서는, 예를 들어 배선 (33) 이 도시 생략된 증폭 트랜지스터 (Tr4) 에 접속되는 등, 도 1 의 등가 회로도에 나타내는 구성이 되도록, 도 2-1 에 나타내는 반도체 기판 (10) 상의 도시 생략된 영역에 있어서 구성되어 있다.
도 2-2 는 상술한 포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 및 축적 용량 소자 (CS) 에 상당하는 모식적인 포텐셜도이다.
포토 다이오드 (PD) 는 상대적으로 얕은 포텐셜의 용량 (CPD) 을 구성하고, 플로팅 영역 (FD) 및 축적 용량 소자 (CS) 는 상대적으로 깊은 포텐셜의 용량 (CFD, CS) 을 구성한다.
여기서, 전송 트랜지스터 (Tr1) 및 축적 트랜지스터 (Tr2) 는 트랜지스터의 on/off 에 따라 2 준위를 취할 수 있다.
도 1 의 등가 회로도, 도 2-1 의 단면도 및 도 2-2 의 포텐셜도에서 설명되는 본 실시형태의 CM0S 이미지 센서의 구동 방법에 대해 설명한다.
도 3-1 은 구동 라인 (ΦT, ΦS, ΦR) 에 인가하는 전압을, on/off 의 2 준위, ΦT 에 대해서는 또한 (+α) 로 나타내는 준위를 더한 3 준위로 나타낸 타이밍 차트이다.
구동 라인 (ΦT) 에 인가하는 전압은 ON/OFF 의 2 준위이어도 되지만, 본 예와 같이 3 준위로 하는 것이 포토 다이오드 (PD) 로부터 넘치는 전하를 보다 효율적으로 플로팅 영역 (FD) 과 축적 용량 소자 (Cs) 에 포획하여 축적할 수 있다.
도 3-2 및 도 3-3 은 각각 상술한 타이밍에 있어서의 포토 다이오드 (PD), 플로팅 영역 (FD) 및 축적 용량 소자 (CS) 로 구성되는 용량 (CPD, CFD, CS) 의 전위 (VPD, VFD, VCS) 의 변화를 나타내는 그래프이며, 도 3-2 는 포토 다이오드 (PD) 에서 생성되는 광 전자가 CPD 를 포화시키는 양 이하인 광량일 때, 도 3-3 은 CPD 를 포화시키는 양 이상인 광량일 때이다.
또, 도 4-1∼도 4-4 및 도 5-1∼도 5-4 는 타이밍 차트의 각 타이밍에 있어서의 포텐셜도에 상당한다.
우선, ΦT 를 off, ΦS 를 on 으로 한 상태에서 ΦR 을 on 으로 하여, 전(前) 필드에서 생긴 광 전하를 모두 배출하여 리셋해 두고, 시각 (T1) 에 있어서 다음의 필드가 시작됨과 함께, ΦR 을 off 로 한다.
이때, 도 4-1 에 나타내는 바와 같이, ΦS 가 on 으로 되어 있으므로 CFD 와 CS 가 결합한 상태가 되어 있고, 리셋 직후에는 리셋 동작에 수반하는 이른바 kTC 노이즈가 CFD＋CS 에 발생한다. 여기서, 이 CFD＋CS 의 리셋 레벨의 신호를 노이즈 (N2) 로서 판독한다.
노이즈 (N2) 를 판독하여 후술하는 프레임 메모리 (기억 수단) 에 축적해 두고, 화상 신호 생성시에 그 노이즈 (N2) 를 이용하는 방법이 가장 S/N비를 좋게 할 수 있는 동작 방법이지만, 과포화시에는 포화전 전하＋과포화 전하에 비해 노이즈 (N2) 가 충분히 작기 때문에, 노이즈 (N2) 대신해 후술하는 노이즈 (N1) 를 이용해도 된다. 또, 현재 프레임의 노이즈 (N2) 대신에 다음 프레임의 노이즈 (N2) 를 이용해도 된다.
다음으로, 축적 시간 (TLT) 동안, 포토 다이오드 (PD) 에 있어서 생성되는 광 전하를 축적한다. 이때, ΦT 에 대해서는 (+α) 준위로서 CPD 와 CFD 간의 장벽을 조금 내려 둔다.
도 3-2 에 나타내는 바와 같이, 광 전하는 우선 CPD 에 축적해 나가고, 이것에 수반하여 CPD 의 전위 (VPD) 가 서서히 내려간다. 광 전자가 CPD 를 포화시키는 양 이하인 경우에는, CPD 의 전위 (VPD) 가 변화될 뿐으로, CFD 와 CS 의 전위 (VFD, VCS) 는 변화하지 않는다.
한편, 광 전자가 CPD 를 포화시키는 양 이상인 경우에는, ΦT 를 (+α) 준위로서 약간 내려진 장벽을 넘어 광 전하가 CPD 로부터 넘치고, 이 화소의 CFD+CS 에 선택적으로 축적되어 간다. 이때, 도 3-3 에 나타내는 바와 같이, CPD 가 포화되기 직전까지는 CPD 의 전위 (VPD) 가 서서히 내려가고, CFD 와 CS 의 전위 (VFD, VCS) 는 변화하지 않지만, CPD 가 포화되는 직후부터 CPD 의 전위 (VPD) 가 일정해지고, CFD 와 CS 의 전위 (VFD, VCS) 가 서서히 내려간다.
이렇게 하여, 광 전자가 포토 다이오드 (PD) 를 포화시키는 양 이하인 경우에는 CPD 에만 광 전하가 축적되고, 광 전자가 포토 다이오드 (PD) 를 포화시키는 양 이상인 경우에는 CPD 에 더하여 CFD 와 CS 에도 광 전하가 축적된다.
도 4-2 는 CPD 가 포화되어 있고, CPD 에 포화전 전하 (QB) 가 축적되고, CFD 와 CS 에 과포화 전하 (QA) 가 축적되어 있는 상태를 나타낸다.
다음으로, 축적 시간 (TLT) 의 종료시에 ΦT 를 (+α) 준위로부터 off 로 되돌리고, 또한 ΦS 를 off 로 하여 도 4-3 에 나타내는 바와 같이, CFD 와 CS 의 포텐셜을 분할한다.
다음으로, ΦR 를 on 으로 하고, 도 4-4 에 나타내는 바와 같이, CFD 중의 광 전하를 배출하여 리셋한다.
다음으로, 시각 (T2) 에 있어서, ΦR 를 off 로 하여 리셋을 종료한 직후에는, 도 5-1 에 나타내는 바와 같이, kTC 노이즈가 CFD 에 새롭게 발생한다. 여기서, 이 CFD 의 리셋 레벨의 신호를 노이즈 (N1) 로서 판독한다.
다음으로, ΦT 를 on 으로 하여 도 5-2 에 나타내는 바와 같이, CPD 중의 포화전 전하 (QB) 를 CFD 에 전송한다. 여기서, CPD 의 포텐셜이 CFD 보다 얕고, 전송 트랜지스터의 준위가 CPD 보다 깊게 되어 있으므로, CPD 중에 있던 포화전 전하 (QB) 를 모두 CFD 에 전송하는 완전 전하 전송을 실현할 수 있다.
여기서, 시각 (T3) 에 있어서, ΦT 를 off 로 되돌리고, CFD 에 전송된 포화전 전하 (QB) 로부터 포화전 전하 신호 (S1) 를 판독한다. 단, 여기에서는 CFD 노이즈가 실려 있으므로, 실제로 판독되는 것은 S1＋N1 이 된다. 도 5-2 는 ΦT 를 off 로 되돌리기 전의 상태를 나타내고 있다.
다음으로, ΦS 를 on 으로 하고, 계속해서 ΦT 를 on 으로 함으로써 CFD 와 CS 의 포텐셜을 결합시키고, 도 5-3 에 나타내는 바와 같이, CFD 중의 포화전 전하 QB 와 CS 중의 과포화 전하 (QA) 를 혼합한다.
여기서, 시각 (T4) 에 있어서 ΦT 를 off 로 되돌리고, CFD＋CS 로 확산되는 포화전 전하 (QB)＋과포화 전하 (QA) 로부터 포화전 전하 신호 (S1) 와 과포화 전하 신호 (S2) 의 합의 신호를 판독한다. 단, 여기에서는 CFD＋CS 노이즈가 실려 있고, 또한 CFD＋CS 로 확산된 전하로부터 판독하는 점에서, 실제로 판독되는 것은 S1'＋S2'＋N2 (S1' 과 S2' 는 각각 CFD 와 CS 의 용량 비율에 의해 축소 변조된 S1 과 S2 의 값) 이 된다. 도 5-3 은 ΦT 를 off 로 되돌리기 전 상태를 나타내고 있다.
다음으로, 상술한 바와 같이 ΦT 를 off, ΦS 를 on 으로 한 상태에서 ΦR 을 on 으로 하고, 이 필드에서 생긴 광 전하를 모두 배출하여 리셋해 두고 (도 5-4), 다음의 필드로 옮겨 간다.
다음으로, 상술한 구성의 화소를 어레이 형상으로 집적한 CM0S 이미지 센서 전체의 회로 구성에 대해 설명한다.
도 6 은 본 실시형태의 CMOS 이미지 센서의 전체 회로 구성을 나타내는 등가 회로도이다.
복수개 (도면 상에는 대표적으로 4 개) 의 화소 (Pixel) 가 어레이 형상으로 배치되어 있고, 각 화소 (Pixel) 에는 행 시프트 레지스터 (SRV) 로 제어된 구동 라인 (ΦT, ΦS, ΦR, ΦX) 과 전원 (VDD) 및 그라운드 (GND) 등이 접속되어 있다.
각 화소 (Pixel) 로부터는, 열 시프트 레지스터 (SRH) 및 구동 라인 (ΦS1+N1, ΦN1, ΦS1'+S2'+N2, ΦN2) 으로 제어되고 상술한 바와 같이, 포화전 전하 신호 (S1)＋CFD 노이즈 (N1), CFD 노이즈 (N1), 변조된 포화전 전하 신호 (S1')＋변조된 과포화 전하 신호 (S2')＋CFD＋CS 노이즈 (N2) 및 CFD＋CS 노이즈 (N2) 의 4 개의 값이 각각의 타이밍으로 각 출력 라인에 출력된다.
여기서, 포화전 전하 신호 (S1)＋CFD 노이즈 (N1) 와 CFD 노이즈 (N1) 의 각 출력단 부분 (CTa) 은, 이하에 설명하는 바와 같이, 이들 차분을 취하는 점에서, 차동 앰프 (DC1) 를 포함하는 회로 (CTb) 를 CMOS 이미지 센서칩 상에 형성해 두어도 된다.
도 7 은 상술한 바와 같이 출력된 포화전 전하 신호 (S1)＋CFD 노이즈 (N1), CFD 노이즈 (N1), 변조된 포화전 전하 신호 (S1')＋변조된 과포화 전하 신호 (S2')＋CFD＋CS 노이즈 (N2) 및 CFD＋CS 노이즈 (N2) 의 4 개의 신호 처리를 실시하는 회로이다.
상술한 출력으로부터, 포화전 전하 신호 (S1)＋CFD 노이즈 (N1) 와 CFD 노이즈 (N1) 를 차동 앰프 (DC1) 에 입력하고, 이들 차분을 구함으로써 CFD 노이즈 (N1) 를 캔슬하고, 포화전 전하 신호 (S1) 가 얻어진다. 포화전 전하 신호 (S1) 는 필요에 따라 설치되는 A/D 컨버터 (ADC1) 에 의해 디지털화해도 되고, ADC1 을 설치하지 않고 아날로그 신호인 그대로이어도 된다.
한편, 변조된 포화전 전하 신호 (S1')＋변조된 과포화 전하 신호 (S2')＋CFD＋CS 노이즈 (N2) 와 CFD＋CS 노이즈 (N2) 를 차동 앰프 (DC2) 에 입력하고, 이들 차분을 취하여 CFD＋CS 노이즈 (N2) 를 캔슬하고, 또한 앰프 (AP) 에 의해 CFD 와 CS 의 용량 비율에 의해 복원하여 포화전 전하 신호 (S1) 와 동일한 게인으로 조정함으로써, 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 가 얻어진다. S1'＋S2'＋N2 신호와 N2 신호는 차동 앰프 (DC2) 에 입력하기 전에, 필요에 따라서 설치되는 A/D 컨버터 (ADC2, ADC3) 에 의해 각각 디지털화해도 되고, 또는 ADC2, ADC3 을 설치하지 않고 아날로그 신호인 그대로 차동 앰프 (DC2) 에 입력해도 된다.
여기서, 도 3-1∼도 3-3 의 타이밍 차트에 나타내는 바와 같이, CFD＋CS 노이즈 (N2) 는 다른 신호에 비해 상대적으로 빨리 취득되므로, 다른 신호가 취득될 때까지 기억 수단인 프레임 메모리 (FM) 에 일단 저장해 두고, 다른 신호가 취득되는 타이밍으로 프레임 메모리 (FM) 로부터 판독하고, 이하의 처리를 실시하도록 한다.
상술한 변조된 포화전 전하 신호 (S1')＋변조된 과포화 전하 신호 (S2') 의 복원에 대해 설명한다.
S1', S2',α (CFD 로부터 CFD＋CS 로의 전하 분배비) 및 β (CS 로부터 CFD＋CS 로의 전하 분배비) 는 이하의 수식에 의해 표시된다.
S1'=S1 ×α (1)
S2'=S2 ×α×β (2)
α=CFD/(CFD+CS) (3)
β=CS/(CFD+CS) (4)
따라서, CFD 와 CS 의 값으로부터 상술한 식 (3) 및 식 (4) 로부터 α 및 β 를 구하고, 그것을 상술한 식 (1) 및 (2) 에 대입함으로써, S1＋S2 로 복원하고, 별도 취득된 S1 과 동일한 게인으로 조정할 수 있다.
다음으로, 도 7 에 나타내는 바와 같이, 상술한 바와 같이 얻어진 S1 과 S1＋S2 중 어느 일방을 선택하여 최종적인 출력으로 한다.
이것에는, 우선 S1 을 콤퍼레이터 (CP) 에 입력하고, 미리 설정한 기준 전위 (V0) 와 비교한다. 한편, S1 과 S1＋S2 는 셀렉터 (SE) 에 입력되고, 상술한 콤퍼레이터 (CP) 의 출력에 따라서, S1 과 S1＋S2 중 어느 하나가 선택되어 출력된다. 기준 전위 (V0) 는 포토 다이오드 (PD) 의 용량에 따라 포화되기 전의 전위가 선택되고, 예를 들어 0.3V 정도로 한다.
즉, S1 로부터 V0 을 빼어 부(負) 가 되면, 즉, S1 이 V0 보다 작으면, 포토 다이오드 (PD) 는 포화되어 있지 않은 것으로 판단되고, S1 이 출력된다.
반대로, S1 로부터 V0 를 빼어 정(正) 이 되면, 즉, S1 이 V0 보다 크면, 포토 다이오드 (PD) 는 포화되어 있는 것으로 판단되고, S1＋S2 가 출력된다.
예를 들어, 이 출력까지를 CMOS 이미지 센서칩 (CH) 상에 형성하고, 차동 앰프 (DC1) 및 프레임 메모리 (FM) 이후의 회로를 외부 부착으로 실현한다. 또, 상술한 바와 같이 차동 앰프 (DC1) 에 대해서는 CMOS 이미지 센서칩 (CH) 상에 형성해도 된다.
또, 차동 앰프 (DC1) 및 프레임 메모리 (FM) 이후의 회로에 대해서는, 취급하는 아날로그 데이터가 커지는 점에서, 차동 앰프 (DC1) 및 프레임 메모리 (FM) 에 입력하기 전에 A/D 변환을 실시하고, 차동 앰프 (DC1) 및 프레임 메모리 (FM) 이후를 디지털 처리하는 것이 바람직하다. 이 경우, 이용하는 A/D 컨버터의 입력 레인지에 맞추어, 미리 도시 생략된 앰프에 의해 증폭해 두는 것이 바람직하다.
상술한 바와 같이, 본 실시형태의 CM0S 이미지 센서에 있어서는, 1 개의 화소당 1 필드마다, 포화전 전하 신호 (S1) 와, 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 의 2 개의 신호가 얻어지게 됨으로써, 실제로 포토 다이오드 (PD) (CPD) 가 포화 또는 거기에 가까운 상태였는지 여부를 판단하여, S1 과 S1＋S2 중 어느 쪽인지를 선택하게 된다.
도 8-1 은 상술한 바와 같이 하여 용량 (CFD) 을 이용했을 때에 얻어지는 전하수를 상대 광량에 대하여 플롯한 도면이고, 이것은 신호 (S1) 에 상당한다. 한편, 도 8-2 는 용량 (CFD＋CS) 을 이용했을 때에 얻어지는 전하수를 상대 광량에 대해 플롯한 도면이고, 이것은 신호 S1＋S2 에 상당한다.
예를 들어, 기준 전위 (V0 ; 예를 들어 0.3V) 로서 앞으로 저조도측에서는 도 8-1 로 표시되는 신호 (S1) 를 이용하고, 고조도측에서는 도 8-2 로 표시되는 신호 (S1＋S2) 를 이용한다.
이때, 양 그래프에 있어서 저조도 영역에 노이즈 Noise 가 나타나지만, 이것은 신호 (S1) 가 신호 (S1＋S2) 보다 작고, 저조도측에서는 신호 (S1) 를 채용하므로 노이즈 레벨을 높게 한다는 문제가 없다.
또, CFD 의 포화 전위는 화소마다 편차를 가지고 있고, 전하수로 1×104∼2×104 정도로 편차가 있지만, 이 영역에 들어가기 전에 CFD＋CS 를 이용한 신호 (S1＋S2) 로 전환되므로, CFD 의 포화 전위의 편차의 영향을 받지 않고 이루어진다는 이점이 있다.
또, 설령 기준 전위 (V0) 가 편차가 있어도, 기준 전위의 근방 일대에서 CFD 의 전하수와 CFD＋CS 의 전하수는 일치하므로, 기준 전위 부근에 있어서는, 신호 (S1) 를 이용해도 되고, 신호 (S1＋S2) 를 이용해도 문제는 없다.
도 8-3 은 도 8-1 에 나타내는 용량 (CFD) 을 이용했을 때의 플로팅 영역의 전압을 상대 광량에 대하여 플롯한 그래프 (CFD 로 표시) 와, 도 8-2 에 나타내는 용량 (CFD＋CS) 을 이용했을 때의 플로팅 영역의 전압을 상대 광량에 대해서 플롯한 그래프 (CFD＋CS 로 표시) 를 중복하여 나타낸 도면이다. 각각, 도 8-1 과 도 8-2 에 나타내는 그래프를 전하수에서 전압으로 변환한 것에 대응한다.
단, 용량 (CFD＋CS) 을 이용하면, 동일한 광량을 조사하여 동일한 전하수를 얻어도 CS 의 분용량치 (分容量値) 가 커지므로, 변환되는 전압은 그만큼 낮아진다.
예를 들어, 상술한 바와 같이 기준 전위 0.3V 를 넘을 때까지의 저조도측에서는 CFD 로 표시한 그래프의 신호 (S1) 를 이용하고, 0.3V 를 초과하는 고조도측에서는 CFD＋CS 로 표시한 그래프의 신호 (S1＋S2) 로 전환하여 이용한다.
본 실시형태의 CM0S 이미지 센서의 구성과 상술한 동작 방법에 의하면, 각각 노이즈를 캔슬하여 얻어진 포화전 전하 신호 (S1) 와, 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 의 2 개의 신호로부터, 포토 다이오드 (PD) (CPD) 가 포화되어 있지 않으면 포화전 전하 신호 (S1) 를 채용하고, 포화되어 있으면 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 을 채용한다.
이와 같이, 포토 다이오드 (PD) 가 포화되어 있지 않는 저조도 촬상에 있어서는, 노이즈를 캔슬하여 얻은 포화전 전하 신호 (S1) 에 의해 고감도, 고S/N비를 유지할 수 있고, 또한 포토 다이오드 (PD) 가 포화된 고조도 촬상에 있어서는, 포토 다이오드로부터 넘치는 광 전하를 축적 용량 소자에 의해 축적하여 이것을 받아들이고, 상술한 바와 동일하게 노이즈를 캔슬하여 얻은 신호 (포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2)) 에 의해 고S/N를 유지하고, 고조도측에 광 다이나믹 레인지화를 실현할 수 있다.
본 실시형태의 CM0S 이미지 센서는, 상술한 바와 같이 저조도측의 감도를 내리지 않고, 고조도측의 감도를 올려 광 다이나믹 레인지화를 도모하는 것 이외에, 전원 전압이 통상 이용되고 있는 범위로부터 올리지 않기 때문에, 장래의 이미지 센서의 미세화에 대응할 수 있다.
소자의 추가는 극소로 억제되어 있어, 화소 사이즈의 확대를 초래하는 일은 없다.
또한, 종래의 광 다이나믹 레인지화를 실현하는 이미지 센서와 같이, 고조도측과 저조도측에서 축적 시간을 분할하지 않는, 즉, 프레임을 걸치지 않고 동일한 축적 시간에 축적하고 있으므로, 동화상의 촬상에도 대응할 수 있다.
또, 플로팅 영역 (FD) 의 리크 전류 (FD 리크) 에 대해서도, 본 실시형태의 이미지 센서에서는 CFD＋CS 의 최소 신호가 과포화 전하＋포토 다이오드 (PD) 로부터의 포화 전하가 되어 FD 리크의 전하보다 큰 전하량을 취급하게 되므로, FD 리크의 영향을 잘 받지 않는다는 이점이 있다.
제 2 실시형태
본 실시형태는 제 1 실시형태에 관련된 CM0S 이미지 센서의 화소의 회로 구성을 변형한 형태이다.
도 9-1 은 본 실시형태의 CMOS 이미지 센서의 1 예의 1 화소 (픽셀) 분의 등가 회로도이다. 실질적으로 도 1 의 등가 회로도와 동일하지만, 증폭 트랜지스터 (Tr4) 및 선택 트랜지스터 (Tr5) 의 접속이 상이하고, 선택 트랜지스터 (Tr5) 를 증폭 트랜지스터 (Tr4) 의 상단측에 배치하고, 증폭 트랜지스터 (Tr4) 의 출력을 출력 라인 (out) 에 접속한 형태이다.
이렇게 접속함으로써, 증폭 트랜지스터 (Tr4) 의 앰프의 게인을 올리는 것이 가능해진다.
또, 도 9-2 는 본 실시형태의 CMOS 이미지 센서의 다른 예인 1 화소분의 등가 회로도이다. 실질적으로 도 1 의 등가 회로도와 동일하지만, 전송 트랜지스터 (Tr1), 축적 트랜지스터 (Tr2), 리셋 트랜지스터 (Tr3), 증폭 트랜지스터 (Tr4), 선택 트랜지스터 (Tr5) 의 5 개의 트랜지스터에 대해서, n 채널 MOS 트랜지스터를 p채널 MOS 트랜지스터로 치환한 구성이다.
이에 따라, 홀의 완전 전하 전송형의 이미지 센서를 실현할 수 있고, 예를 들어 실리콘 기판으로서 p형을 이용한 경우 등에 바람직하다.
다른 구성은 제 1 실시형태에 관련된 CM0S 이미지 센서와 동일한 구성으로 할 수 있다.
본 실시형태에 관련된 CM0S 이미지 센서에 의하면, 제 1 실시형태와 동일하게, 포토 다이오드 (PD) 가 포화되어 있지 않는 저조도 촬상에 있어서는 노이즈를 캔슬하여 얻은 포화전 전하 신호에 의해 고감도, 고S/N비를 유지할 수 있고, 또한 포토 다이오드 (PD) 가 포화된 고조도 촬상에 있어서는, 포토 다이오드로부터 넘치는 광 전하를 축적 용량 소자에 의해 축적하여 이것을 받아들이고, 상술한 바와 동일하게 노이즈를 캔슬하여 얻은 신호 (포화전 전하 신호와 과포화 전하 신호의 합) 에 의해, 고S/N를 유지하여 고조도측에 광 다이나믹 레인지화를 실현할 수 있다.
제 3 실시형태
본 실시형태에 관련된 고체 촬상 장치는 CCD 이미지 센서이다.
도 10-1 은 본 실시형태의 CCD 이미지 센서의 1 예의 1 화소분의 등가 회로도이다.
즉, ΦV1 과 ΦV2 의 2상 구동하는 제 1 전하 결합 전송로 (CCD1) 와 제 2 전하 결합 전송로 (CCD2) 가 수직 방향으로 연신하여 배치되고, 포토 다이오드 (PD) 는 제 1 전하 결합 전송로 (CCD1) 에 직접 접속되고, 한편, 제 2 전하 결합 전송로 (CCD2) 에 전송 트랜지스터 (Tr1) 를 통하여 접속되어 있다.
여기서, 제 2 전하 결합 전송로 (CCD2) 는 포토 다이오드 (PD) 가 포화되었을 때에 포토 다이오드 (PD) 로부터 넘치는 광 전하를 축적하는 축적 용량 소자 (CS) 로서 기능한다.
상술한 구성의 CCD 이미지 센서에 있어서는, 저조도측의 포화전 신호를 제 1 전하 결합 전송로 (CCD1) 에 의해 전송하여 CCD 의 구동에 의해 판독하고, 한편, 고조도측의 과포화 신호를 축적 용량 소자 (CS) 로 축적하고, 축적 용량 소자 (CS) 가 구성하는 제 2 전하 결합 전송로 (CCD2) 의 구동에 의해 그대로 판독하는 것이다.
저조도측의 포화전 신호와 포토 다이오드로부터 넘치는 광 전하를 축적 용량 소자에 의해 축적한 고조도측의 과포화 신호를 각각 판독함으로써, 고조도측에광 다이나믹 레인지화를 실현할 수 있다.
도 10-2 는 본 실시형태의 CCD 이미지 센서의 다른 예의 1 화소분의 등가 회로도이다.
제 1 실시형태의 CM0S 이미지 센서에 있어서, 저조도측의 포화전 신호를 제 1 전하 결합 전송로 (CCD1) 에 의해 전송하여 CCD 의 구동에 의해 판독하는 구성으로 한 것에 상당한다. 고조도측의 과포화 신호의 판독은, 제 1 실시형태의 CM0S 이미지 센서에 있어서의 신호 판독과 동일하게 실시할 수 있다.
이 경우, 포화전 신호와 과포화 신호를 혼합하는 공정이 불필요해지므로, 플로팅 영역 (FD) 및 축적 용량 소자 (CS) 사이의 축적 트랜지스터 (Tr2) 를 설치하지 않아도 되게 되어 있다.
저조도측의 포화전 신호와, 포토 다이오드로부터 넘치는 광 전하를 축적 용량 소자에 의해 축적한 고조도측의 과포화 신호를 각각 판독함으로써, 고조도측에광 다이나믹 레인지화를 실현할 수 있다.
제 4 실시형태
본 실시형태는 제 1 실시형태에 관련된 CM0S 이미지 센서의 화소의 회로 구성을 변형한 형태이다.
도 11-1 은 본 실시형태의 CM0S 이미지 센서의 1 예의 1 화소분의 등가 회로도이다. 실질적으로 도 1 의 등가 회로도와 동일하지만, 축적 용량 소자 (CS) 에 축적된 광 전하를 대수 변환하여 판독하는 대수 변환 회로를 구성하는 트랜지스터 (Tr6∼Tr8) 가 추가된 형태이다.
이와 같이 대수 변환하면서 출력함으로써, 고조도 촬상에 대응할 수 있고, 광 다이나믹 레인지화를 달성할 수 있다. 특히, 포토 다이오드 (PD) 의 포화 근방에 있어서는, 포화전 신호와 과포화 신호를 혼합함으로써 S/N 을 향상시킬 수 있다.
도 11-2 는 본 실시형태의 CMOS 이미지 센서의 다른 예인 1 화소분의 등가 회로도이다.
포토 다이오드 (PD) 로부터 넘치는 광 전하를 대수 변환하여 축적 용량 소자 (CS) 에 축적하는 대수 변환 회로를 구성하는 트랜지스터 (Tr6, Tr7, Tr9, Tr10) 가 추가된 형태이다.
이와 같이 대수 변환하면서 출력함으로써, 고조도 촬상에 대응할 수 있고, 광 다이나믹 레인지화를 달성할 수 있다. 특히, 대수 변환하여 축적 용량 소자 (CS) 에 축적하므로, 축적 용량 소자 (CS) 가 작아도 광 다이나믹 레인지화에 기여 할 수 있다.
제 5 실시형태
본 실시형태에 관련된 고체 촬상 장치는 제 1 실시형태와 동일한 CM0S 이미지 센서이며, 도 12 는 1 화소 (픽셀) 분의 등가 회로도이다.
각 화소는 광을 수광하여 광 전하를 생성하는 포토 다이오드 (PD), 포토 다이오드 (PD) 로부터의 광 전하를 전송하는 전송 트랜지스터 (Tr1), 전송 트랜지스터 (Tr1) 를 통하여 광 전하가 전송되는 플로팅 영역 (FD), 축적 동작시에 상술한 포토 다이오드로부터 넘치는 광 전하를 축적하는 축적 용량 소자 (CS), 플로팅 영역 (FD) 과 축적 용량 소자 (CS) 의 포텐셜을 결합 또는 분할하는 축적 트랜지스터 (Tr2), 축적 용량 소자 (CS) 에 직접 접속하고, 축적 트랜지스터 (Tr2) 를 통하여 플로팅 영역 (FD) 에 접속하여 형성되고, 축적 용량 소자 (CS) 및 플로팅 영역 (FD) 내의 광 전하를 배출하기 위한 리셋 트랜지스터 (Tr3), 플로팅 영역 (FD) 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터 (Tr4) 및 증폭 트랜지스터에 접속하여 형성되고, 화소를 선택하기 위한 선택 트랜지스터 (Tr5) 로 구성되어 있고, 이른바 5 트랜지스터 형태의 CMOS 이미지 센서이다. 예를 들어, 상술한 5 개의 트랜지스터는 모두 n채널 MOS 트랜지스터로 이루어진다.
본 실시형태에 관련된 CM0S 이미지 센서는, 상술한 구성의 화소가 어레이 형상으로 복수개 집적되어 있고, 각 화소에 있어서, 전송 트랜지스터 (Tr1), 축적 트랜지스터 (Tr2), 리셋 트랜지스터 (Tr3) 의 게이트 전극에 ΦT, ΦS, ΦR 의 각 구동 라인이 접속되고, 또한 선택 트랜지스터 (Tr5) 의 게이트 전극에는 행 시프트 레지스터로부터 구동되는 화소 선택 라인 SL (ΦX) 이 접속되고, 또한 선택 트랜지스터 (Tr5) 의 출력측 소스ㆍ드레인에 출력 라인 (out) 이 접속되고, 열 시프트 레지스터에 의해 제어되어 출력된다.
선택 트랜지스터 (Tr5), 구동 라인 (ΦX) 에 대해서는 화소의 선택, 비선택 동작을 할 수 있도록, 플로팅 영역 (FD) 의 전압을 적절한 값으로 고정시킬 수 있으면 되기 때문에, 그들을 생략하는 것도 가능하다.
도 13 은 상술한 포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 및 축적 용량 소자 (CS) 에 상당하는 모식적인 포텐셜도이다.
포토 다이오드 (PD) 는 상대적으로 얕은 포텐셜의 용량 (CPD) 을 구성하고, 플로팅 영역 (FD) 및 축적 용량 소자 (CS) 는 상대적으로 깊은 포텐셜의 용량 (CFD, CS) 을 구성한다.
여기서, 전송 트랜지스터 (Tr1) 및 축적 트랜지스터 (Tr2) 는 트랜지스터의 on/off 에 따라 2 준위를 취할 수 있다.
도 12 의 등가 회로도와 도 13 의 포텐셜도에서 설명되는 본 실시형태의 CMOS 이미지 센서의 구동 방법에 대해 설명한다.
도 14-1 은 구동 라인 (ΦT, ΦS, ΦR) 에 인가하는 전압을 on/off 의 2 준위, ΦT 에 대해서는 또한 (+α)로 나타내는 준위를 더한 3 준위로 나타낸 타이밍 차트이다.
구동 라인 (ΦT) 에 인가하는 전압 ON/OFF 의 2 준위이어도 되지만, 본 예와 같이 3 준위로 한 편이 포토 다이오드 (PD) 로부터 넘쳐 나온 전하를 보다 효율적으로 플로팅 영역 (FD) 과 축적 용량 소자 (Cs) 에 포획하여 축적할 수 있다.
또, 도 15-1∼도 15-3 및 도 16-1∼도 16-3 은 타이밍 차트의 각 타이밍에 있어서의 포텐셜도에 상당한다.
우선, 1 개의 필드 (1F) 의 시작에 있어서, ΦT 를 off, ΦS 를 on 으로 한 상태에서 ΦR 을 on 으로 하여 전 필드에서 생긴 광 전하를 모두 배출하여 리셋하고, 시각 (T1) 에 있어서 ΦR 을 off 로 한다.
이때, 도 15-1 에 나타내는 바와 같이, ΦS 가 on 으로 되어 있기 때문에, CFD 와 CS 가 결합한 상태로 되어 있고, 리셋 직후에는 리셋 동작에 수반하는 이른바 kTC 노이즈가 CFD＋CS 에 발생한다. 여기서, 이 CFD＋CS 의 리셋 레벨의 신호를 노이즈 (N2) 로서 판독한다.
다음으로, 축적 시간 (TLT) 동안, 포토 다이오드 (PD) 에 있어서 생성되는 광 전하를 축적한다. 이때, ΦT 에 대해서는 (+α) 준위로서 CPD 와 CFD 간의 장벽을 조금 내려 둔다.
전하의 축적이 개시되면, 광 전하는 우선 CPD 에 축적되어 가고, 광 전자가 CPD 를 포화시키는 양 이상인 경우에는, 도 15-2 에 나타내는 바와 같이, ΦT 를 (+α) 준위로서 조금 내려진 장벽을 넘어 광 전하가 CPD 로부터 넘치고, 이 화소의 CFD＋CS 에 선택적으로 축적되어 간다.
이렇게 하여, 광 전자가 포토 다이오드 (PD) 를 포화시키는 양 이하인 경우에는 CPD 에만 광 전하가 축적되고, 광 전자가 포토 다이오드 (PD) 를 포화시키는 양 이상인 경우에는 CPD 에 더하여 CFD 와 CS 에도 광 전하가 축적된다.
도 15-2 는 CPD 가 포화되어 있고, CPD 에 포화전 전하 (QB) 가 축적되고, CFD 와 CS 에 과포화 전하 (QA) 가 축적되어 있는 상태를 나타낸다.
다음으로, 축적 시간 (TLT) 의 종료시에 ΦT 를 (+α) 준위로부터 off 로 되돌리고, 또한 시각 (T2) 에 있어서, ΦS 를 off 로 하여 도 15-3 에 나타내는 바와 같이, CFD 와 CS 의 포텐셜을 분할한다. 이때, 과포화 전하 (QA) 가 CFD 와 CS 의 용량비에 따라, QA1 과 QA2 로 분할된다. 여기서, 과포화 전하의 일부 (QA1) 를 유지하고 있는 CFD 의 레벨 신호를 노이즈 (N1) 로서 판독한다.
다음으로, ΦT 를 on 으로 하여 도 16-1 에 나타내는 바와 같이, CPD 중의 포화전 전하 (QB) 를 CFD 에 전송하고, 원래부터 CFD 에 유지되고 있던 과포화 전하의 일부 (QA1) 와 혼합한다.
여기서, CPD 의 포텐셜이 CFD 보다 얕고, 전송 트랜지스터의 준위가 CPD 보다 깊게 되어 있으므로, CPD 중에 있던 포화전 전하 (QB) 를 모두 CFD 에 전송하는 완전 전하 전송을 실현할 수 있다.
다음으로, 시각 (T3) 에 있어서, ΦT 를 off 로 되돌리고, CFD 에 전송된 포화전 전하 (QB) 로부터 포화전 전하 신호 (S1) 를 판독한다. 단, CFD 에는 포화전 전하 (QB) 와 과포화 전하의 일부 (QA1) 의 합의 전하가 존재하고 있고, 실제로 판독되는 것은 S1＋N1 이 된다. 도 16-1 은 ΦT 를 off 로 되돌리기 전의 상태를 나타내고 있다.
다음으로, ΦS 를 on 으로 하고, 계속해서 ΦT 를 on 으로 함으로써 CFD 와 CS 의 포텐셜을 결합시키고, 도 16-2 에 나타내는 바와 같이, CFD 중의 포화전 전하 (QB) 와 과포화 전하의 일부 (QA1) 의 합의 전하와, CS 중의 과포화 전하의 일부 (QA2) 를 혼합한다. 과포화 전하의 일부 (QA1) 와 과포화 전하의 일부 (QA2) 의 합은 분할 전의 과포화 전하 (QA) 에 상당하므로, CFD 와 CS 가 결합한 포텐셜 중에 포화전 전하 (QB) 와 과포화 전하 (QA) 의 합의 신호가 유지된 상태가 된다.
여기서, 시각 (T4) 에 있어서 ΦT 를 off 로 되돌리고, CFD＋CS 로 확산되는 포화전 전하 (QB)＋과포화 전하 (QA) 로부터 포화전 전하 신호 (S1) 와 과포화 전하 신호 (S2) 의 합의 신호를 판독한다. 단, 여기에서는 CFD＋CS 노이즈가 실려 있고, 또한 CFD＋CS 로 확산된 전하로부터 판독되는 점에서, 실제로 판독되는 것은 S1'＋S2'＋N2 (S1' 과 S2' 는 각각 CFD 와 CS 의 용량 비율에 의해 축소 변조된 S1 과 S2 의 값) 가 된다. 도 16-2 는 ΦT 를 off 로 되돌리기 전의 상태를 나타내고 있다.
이상에서 1 개의 필드 (1F) 가 종료되고, 다음의 필드로 옮겨, ΦT 를 off, ΦS 를 on 으로 한 상태에서 ΦR 을 on 으로 하여, 도 16-3 에 나타내는 바와 같이, 전의 필드에서 생긴 광 전하를 전부 배출하여 리셋한다.
상술한 바와 같이 하여 얻은 4 개의 신호 N2, N1, S1＋N1, S1'＋S2'＋N2 로부터, 제 1 실시형태와 동일한 순서에 의해, 포화전 전하 신호 (S1) 와 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 을 얻는다. 포화전인지 포화후인지에 따라서, 어느 하나의 신호를 선택한다.
상술한 설명에 있어서는, 노이즈 (N2) 를 판독하여 프레임 메모리에 축적해 두고, 화상 신호 생성시에 그 노이즈 (N2) 를 이용하고 있지만, 과포화시에는 포화전 전하＋과포화 전하에 비해 노이즈 (N2) 가 충분히 작기 때문에, 현재 프레임의 노이즈 (N2) 대신에, 다음 프레임의 노이즈 (N2) 를 이용해도 된다.
또, 도 14-2 에 나타내는 타이밍 차트에 따라 구동시킬 수 있다. 즉, 도 14-1 의 타이밍 차트에 대해서, 각 필드의 리셋 동작 기간 중에, ΦT 를 on 으로 하는 기간을 형성하고 있는 것이 상이하다. 이 경우, CPD 중의 전하까지 확실하게 리셋하는 것이 가능하다.
상술한 것 외에, 전체의 회로 구성 등은 제 1 실시형태와 동일한 구성이다.
도 17 은 본 실시형태의 CMOS 고체 촬상 장치에 있어서, 플래너형 축적 용량 소자를 채용한 경우의 약 1 화소 (픽셀) 분의 레이아웃도의 일례이다.
포토 다이오드 (PD), 축적 용량 소자 (CS) 및 5 개의 트랜지스터 (Tr1∼Tr5) 를 도면과 같이 배치하고, 또한 트랜지스터 (Tr1) 와 트랜지스터 (Tr2) 사이의 플로팅 영역 (FD) 과 트랜지스터 (Tr4) 의 게이트를 배선 (W1) 으로 접속하고, 또한 트랜지스터 (Tr2) 와 트랜지스터 (Tr3) 사이의 확산층과 축적 용량 소자 (CS) 의 상부 전극을 배선 (W2) 으로 접속하여, 도 13 에 나타내는 본 실시형태의 등가 회로도에 상당하는 회로를 실현할 수 있다.
이 레이아웃에 있어서, 전송 트랜지스터 (Tr1) 채널의 폭은, 포토 다이오드 (PD) 측에서 넓고, 플로팅 영역 (FD) 측에서 좁아지도록 형성되어 있다. 이때문에, 포토 다이오드로부터 넘친 전하를 효율적으로 플로팅 영역측에 오버플로우 시킬 수 있다. 한편, 플로팅 영역 (FD) 측에서 좁게 함으로써, 플로팅 영역 (FD) 의 용량을 작게 구할 수 있고, 플로팅 영역 (FD) 중에 축적한 전하에 대한 전위의 변동폭을 크게 구할 수 있다.
본 실시형태의 CM0S 이미지 센서에 의하면, 제 1 실시형태와 동일하게, 각각 노이즈를 캔슬하여 얻어진 포화전 전하 신호 (S1) 와, 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 의 2 개의 신호로부터, 포토 다이오드 (PD) (CPD) 가 포화되어 있지 않으면 포화전 전하 신호 (S1) 를 채용하고, 포화되어 있으면 포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 을 채용한다.
이와 같이, 포토 다이오드 (PD) 가 포화되어 있지 않는 저조도 촬상에 있어서는 노이즈를 캔슬하여 얻은 포화전 전하 신호 (S1) 에 의해 고감도, 고S/N비를 유지할 수 있고, 또한 포토 다이오드 (PD) 가 포화된 고조도 촬상에 있어서는, 포토 다이오드로부터 넘치는 광 전하를 축적 용량 소자에 의해 축적하여 이것을 받아들이고, 상술한 바와 동일하게 노이즈를 캔슬하여 얻은 신호 (포화전 전하 신호와 과포화 전하 신호의 합 (S1＋S2) 에 의해 고S/N를 유지하고, 고조도측에 광 다이나믹 레인지화를 실현할 수 있다.
본 실시형태의 CM0S 이미지 센서는, 상술한 바와 같이 저조도측의 감도를 내리지 않고 고조도측의 감도를 올려 광 다이나믹 레인지화를 도모하는 것 이외에, 전원 전압을 통상 이용되고 있는 범위로부터 올리지 않기 때문에 장래의 이미지 센서의 미세화에 대응할 수 있다.
소자의 추가는 극소로 억제되어 있고, 화소 사이즈의 확대를 초래하는 일은 없다.
또한, 종래의 광 다이나믹 레인지화를 실현하는 이미지 센서와 같이 고조도측과 저조도측에서 축적 시간을 분할하지 않는, 즉, 프레임을 걸치지 않고 동일한 축적 시간에 축적하고 있으므로, 동화상의 촬상에도 대응할 수 있다.
또, 플로팅 영역 (FD) 의 리크 전류 (FD 리크) 에 대해서도, 본 실시형태의 이미지 센서에서는 CFD＋CS 의 최소 신호가 과포화 전하＋포토 다이오드 (PD) 로부터의 포화 전하가 되어 FD 리크의 전하보다 큰 전하량을 취급하게 되므로, FD 리크의 영향을 받기 어렵다는 이점이 있다.
본 실시형태의 CMOS 이미지 센서는 제 1 실시형태와 동일하게, PD 의 포화 불균형의 영향을 받지 않는다.
제 6 실시형태
본 실시형태의 CMOS 센서는, 상술한 제 1 실시형태∼제 5 실시형태의 CMOS 센서에 있어서, 하기의 구성으로 함으로써 플로팅 영역의 리크를 억제할 수 있는 CM0S 센서이다.
도 18-1 은 본 실시형태에 관련된 CMOS 센서의 플로팅 영역 부분을 상세하게 나타내는 단면도이다.
p형 웰 (p-well; 11) 의 활성 영역이, LOCOS 법에 의한 산화 실리콘의 소자 분리 절연막 (20) 으로 분리되어 있고, 소자 분리 절연막 (20) 의 하방에 상당하는 p형 웰 (11) 중에는, p+형 분리 영역 (12) 이 형성되어 있다. 또, 버즈비크 (bird's beak) 라 불리는 LOCOS 소자 분리 절연막 (20) 단부 (20a) 의 하방에도, 더 한층의 p+형 분리 영역 (12a) 이 형성되어 있다.
소자 분리 절연막 (20) 의 단부 (20a) 로부터 소정의 거리를 이간하여, p형 웰 (11) 의 표면에 산화 실리콘으로 이루어지는 게이트 절연막 (23) 을 통하여 폴리실리콘의 게이트 전극 (30) 이 형성되어 있다. 게이트 전극의 측부에는, 예를 들어 질화 실리콘의 사이드 월 스페이서 (30a) 가 형성되어 있다.
게이트 전극 (30) 과 소자 분리 절연막 (20) 사이의 p형 웰 (11) 의 표층에, 플로팅 영역 (FD) 이 되는 n+형 반도체 영역 (15) 이 형성되어 있다. n+형 반도체 영역 (15) 은 저농도 불순물 영역 (15a) 과 고농도 불순물 영역 (15b) 으로 이루어진다. 여기서, 고농도 불순물 영역 (15b) 의 단부로부터 저농도 불순물 영역 (15a) 이 비어져 나온, 이른바 LDD (lightly Doped Drain) 구조로 되어 있고, 소자 분리 절연막 (20) 의 단부 (20a) 근방 및 게이트 전극 (30) 근방에 있어서, 저농도 불순물 영역 (15a) 이 소자 분리 절연막 (20) 의 단부 (20a) 및 게이트 전극 (30) 측에 보다 넓게 형성되어 있다.
상술한 게이트 전극 (30) 과 n+형 반도체 영역 (15) 등으로 이루어지는 소스ㆍ드레인 등으로부터, p형 웰 (11) 의 표층에 채널 형성 영역을 갖는 전송 트랜지스터 (Tr1) 가 구성되어 있다.
게이트 전극 (30), n+형 반도체 영역 (15) 및 소자 분리 절연막 (20) 등을 피복하여 산화 실리콘으로 이루어지는 층간 절연막이 형성되고 있고, n+형 반도체 영역 (15) 에 이르는 콘택트가 개구되어 있고, 콘택트의 저부인 n+형 반도체 영역 (15) 의 상층에, TiSi층 (또는 Ti층; 41) 과 TiN층 (42) 이 적층되고, 그 상층에 콘택트를 매립하여 텅스텐 플러그 (43) 가 형성되어 있다. 또한, 텅스텐 플러그 (43) 에 접속하여 층간 절연막의 상층에 상층 배선 (44) 이 형성되어 있다. 상층 배선 (44) 은, n+형 반도체 영역 (15) 을 덮는 면적으로 형성되어 있고, 또한, 콘택트로 접속되어 n+형 반도체 영역 (15) 과 동일한 전위로 되어 있다.
도 18-1 에 나타내는 구조를 갖는 CMOS 센서에서는, LOCOS 소자 분리 절연막 (20) 의 버즈비크의 하부에도 p+형 분리 영역 (12a) 이 형성되어 있거나, n+형 반도체 영역 (15) 이 LDD 구조로 되어 있고, n+형 반도체 영역 (15) 의 단부, 특히 스트레스가 큰 LOCOS 소자 분리 절연막 (20) 의 버즈비크 근방에서의 전계 집중이 완화되고 있는 점에서, n+형 반도체 영역 (15; 플로팅 영역 (FD)) 에 있어서의 리크를 억제할 수 있다.
또, n+형 반도체 영역 (15; 플로팅 영역 (FD)) 을 덮도록, 동일 전위의 상층 배선 (44) 이 형성되어 있고, 상층 배선 (44) 에 의한 시일드 효과에 의해, 리크의 원인이 되는 n+형 반도체 영역 (15; 플로팅 영역 (FD)) 의 표면의 공핍화를 억제 할 수 있다.
상술한 바와 같이, n+형 반도체 영역 (15; 플로팅 영역 (FD)) 리크를 크게 억제 할 수 있는 구조이다.
도 18-2 및 도 18-3 은, 도 18-1 에 나타내는 CMOS 센서의 제조 공정을 나타내는 단면도이다.
도 18-2 에 나타내는 바와 같이, p형 웰 (11) 의 소자 분리 영역에, 채널 스톱이 되는 p+형 분리 영역 (12) 과 LOCOS법에 의해 소자 분리 절연막 (20) 을 형성하고, 또한 소자 분리 절연막 (20) 의 버즈비크 하부에 있어서도 p+형 분리 영역 (12a) 을 형성한다.
다음으로, 예를 들어 열 산화법에 의해 p형 웰 (11) 의 표면에 게이트 절연막 (23) 을 형성하고, 게이트 전극 (30) 을 패턴 형성하여, 게이트 전극 및 소자 분리 절연막 (20) 의 버즈비크에 의해 단부가 규정되도록, n형의 도전성 불순물 (DP1) 을 이온 주입하고, 저농도 불순물 영역 (15a) 을 형성한다.
다음으로, 도 18-3 에 나타내는 바와 같이, 예를 들어 CVD (화학 기상 성장) 법 등에 의해 전체면에 질화 실리콘을 막형성하고, 에칭백을 함으로써, 게이트 전극 (30) 의 측부에 사이드 월 스페이서 (30a) 를 형성한다. 또, 버즈비크로부터 어느 정도 비어져 나오도록 하여 소자 분리 절연막 (20) 을 피복하는 패턴으로 레지스트막 (PR) 을 형성한다.
상술한 사이드 월 스페이서 (30a) 와 레지스트 막 (PR) 에 의해 단부가 규정되는 바와 같이, n형의 도전성 불순물 (DP2) 을 이온 주입하여, 고농도 불순물 영역 (15b) 을 형성한다.
상술한 공정에 의해, 게이트 전극측 뿐만 아니라, LOCOS 소자 분리 절연막 (20) 측에 있어서도 LDD 구조로 할 수 있다.
다음으로, 예를 들어 CVD법에 의해 전체면에 산화 실리콘을 막형성하여 층간 절연막을 형성하고, 얻어진 층간 절연막에 대해서, n+형 반도체 영역 (15) 에 이르는 콘택트를 개구하고, 예를 들어 스퍼터링법 등에 의해 콘택트 저부에 TiSi층 (또는 Ti층; 41) 을 형성하고, 또한 TiN층 (42) 을 형성하고, 또한 텅스텐 플러그 (43) 를 콘택트에 매립하여 형성한다. 또한, 예를 들어 금속 재료에 의해, n+형 반도체 영역 (15) 을 덮는 넓이로 상층 배선 (44) 을 형성하고, 도 18-1 에 나타내는 구조로 한다.
본 실시형태의 CM0S 센서에 의하면, 상술한 각 실시형태와 동일하게, 고조도 측에 광 다이나믹 레인지화를 실현할 수 있는 것에 더하여, 플로팅 영역의 리크 전류를 억제하는 것이 가능하게 되어 있다.
제 7 실시형태
본 실시형태에 관련된 CMOS 센서는, 상술한 제 1 실시형태∼제 6 실시형태의 CMOS 센서에 있어서, 구동 라인 (ΦT) 에 인가하는 전압을 도 3-1 에 나타내는 (+α) 로 표시하는 준위로 하지 않고, on/off 의 2 준위만으로, 전하의 축적시에 있어서 포토 다이오드로부터 넘치는 전하를 플로팅 영역으로 순조롭게 이동시킬 수 있는 구조로 한 CM0S 센서이다.
도 19-1 및 도 19-2 에 나타내는 CMOS 센서는, 전송 트랜지스터가, 전송 트랜지스터를 구성하는 기판의 표면 또는 표면 근방으로부터 소정의 깊이까지 형성된 전송 트랜지스터의 채널과 동일한 도전형의 반도체층을 갖는 매립 채널형이다.
도 19-1 은 본 실시형태에 관련된 CMOS 센서의 일례의 단면도이며, 포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 의 부분에 상당한다. 축적 트랜지스터 (Tr2) 의 소스 드레인이 되는 n+형 반도체 영역 (16) 은 도시 생략된 축적 용량 소자 (CS) 에 접속되어 있다.
여기서, 전송 트랜지스터 (Tr1) 의 게이트 전극 (30) 의 하부에 있어서의 기판의 표면으로부터 소정의 깊이까지, n형 반도체 영역 (13) 과 n+형 반도체 영역 (15) 에 일부 겹치도록, n형 반도체 영역 (50) 이 형성되어 있다. n형 반도체 영역 (50) 은 n형 반도체 영역 (13) 및 n+형 반도체 영역 (15) 보다 불순물의 실효 농도가 낮은 n형의 영역이다.
상술한 구조에 있어서는, 전송 트랜지스터 (Tr1) 가 매립 채널화되어 있고, 이것은 포토 다이오드와 플로팅 영역간의 포텐셜 장벽을 낮추는 것에 상당한다. 따라서, 구동 라인 (ΦT) 에 도 3-1 의 (+α) 로 나타내는 전위를 인가하지 않아도, 동등한 포텐셜을 얻을 수 있고, 전하의 축적시에 있어서 포토 다이오드로부터 넘치는 전하를 플로팅 영역으로 순조롭게 이동시킬 수 있다.
도 19-2 는 본 실시형태에 관련된 CMOS 센서의 일례의 단면도이며, 도 19-1 의 CMOS 센서와 동일하게, 전송 트랜지스터 (Tr1) 의 게이트 전극 (30) 의 하부에 있어서의 기판의 표면으로부터 소정의 깊이까지, n형 반도체 영역 (13) 과 n+형 반도체 영역 (15) 에 일부 겹치도록, n형 반도체 영역 (50) 이 형성되어 있다. 또한, 전송 트랜지스터 (Tr1) 의 게이트 전극 (30) 의 하부 영역까지, 포토 다이오드 (PD) 의 표층에 형성되어 있는 p+형 반도체 영역 (14) 이 연신하여 형성되어 있다.
n형 반도체 영역 (50) 과 p+형 반도체 영역 (14) 이 형성되어 있음으로써, 전송 트랜지스터 (Tr1) 가 매립 채널화되어 있고, 이것은 포토 다이오드와 플로팅 영역간의 포텐셜 장벽을 낮추는 것에 상당한다. 따라서, 구동 라인 (ΦT) 에 도 3-1 의 (+α) 로 나타내는 전위를 인가하지 않아도, 동등한 포텐셜을 얻을 수 있고, 전하의 축적시에 있어서 포토 다이오드로부터 넘치는 전하를 플로팅 영역으로 순조롭게 이동시킬 수 있다.
도 20-1 및 도 20-2 에 나타내는 CMOS 센서는, 전송 트랜지스터가, 전송 트랜지스터를 구성하는 기판의 소정의 깊이에 있어서 형성되고, 전송 트랜지스터의 채널과 동일한 도전형이며, 전송 트랜지스터의 펀치스루의 장벽을 저감하는 반도체층을 갖는 구성이다.
도 20-1 은 본 실시형태에 관련된 CMOS 센서의 일례의 단면도이며, 포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 의 부분에 상당한다. 축적 트랜지스터 (Tr2) 의 소스 드레인이 되는 n+형 반도체 영역 (16) 은, 도시 생략된 축적 용량 소자 (CS) 에 접속되어 있다.
여기서, 전송 트랜지스터 (Tr1) 의 게이트 전극 (30) 의 하부에 있어서의 소정 깊이의 영역에 있어서, n형 반도체 영역 (13) 에 접속하여, n형 반도체 영역 (51) 이 형성되어 있다.
상술한 구조는, 전송 트랜지스터 (Tr1) 의 펀치스루의 장벽을 낮게 하고 있는 것에 상당한다. 이 n형 반도체 영역 (51) 으로부터 플로팅 영역 (FD) 으로의 경사 방향의 펀치스루의 루트가, 포토 다이오드로부터 플로팅 영역 (FD) 으로의 오버플로우 패스 (PA) 가 되고, 구동 라인 (ΦT) 에 도 3-1 의 (+α) 로 나타내는 전위를 인가하지 않아도, 전하의 축적시에 있어서 포토 다이오드로부터 넘치는 전하를 펀치스루시켜 플로팅 영역으로 순조롭게 이동시킬 수 있다.
도 20-2 는 본 실시형태에 관련된 CMOS 센서의 일례의 단면도이며, 도 20-1 의 CMOS 센서와 동일하게, 전송 트랜지스터 (Tr1) 의 게이트 전극 (30) 의 하부에 있어서의 소정 깊이의 영역에 있어서, n형 반도체 영역 (13) 에 접속하여, n형 반도체 영역 (52) 이 형성되어 있다. 본 실시형태에 있어서는, n형 반도체 영역 (52) 이 추가로 플로팅 영역의 하부에까지 연신하여 형성되어 있다.
상술한 구조는, 전송 트랜지스터 (Tr1) 의 펀치스루의 장벽을 낮게 하고 있는 것에 상당한다. 이 n형 반도체 영역 (52) 으로부터 플로팅 영역 (FD) 으로의 거의 수직 방향인 펀치스루의 루트가, 포토 다이오드로부터 플로팅 영역 (FD) 으로의 오버플로우 패스 (PA) 가 되고, 구동 라인 (ΦT) 에 도 3-1 의 (+α) 로 나타내는 전위를 인가하지 않아도, 전하의 축적시에 있어서 포토 다이오드로부터 넘치는 전하를 펀치스루시켜 플로팅 영역으로 순조롭게 이동시킬 수 있다.
제 8 실시형태
본 실시형태는, 상술한 각 실시형태에 있어서, 포토 다이오드로부터 넘치는 광 전하를 축적하기 위한 축적 용량 소자의 형태의 변형예를 나타낸다.
축적 용량 소자로서 정션형 축적 용량 소자를 생각한 경우, 조건을 고려해도 1㎛2 당 정전 용량은 0.3∼3fF/㎛2 정도이며, 면적 효율은 그다지 좋지 않아, 다이나믹 레인지를 넓게 하기에는 곤란이 따른다.
한편, 플래너형 축적 용량 소자에서는, 용량 절연막의 절연막 리크 전류를 억제하기 위해 절연막 전계를 3∼4MV/cm 이하, 최대 인가 전압이 2.5∼3V, 용량 절연막 두께가 7㎚ 정도로 설정되었을 때, 용량 절연막 재료의 유전율이 3.9 이고 4.8fF/㎛2, 유전율이 7.9 이고 9.9fF/㎛2, 유전율이 20 이고 25fF/㎛2, 유전율이 50 이고 63fF/㎛2 가 된다.
산화 실리콘 (유전율 3.9) 외, 질화 실리콘 (동 7.9), Ta2O5 (동 20∼30), HfO2 (동 30), ZrO2 (동 30), Ra2O3 (동 40∼50) 정도의 이른바 High-k 재료를 이용함으로서, 보다 큰 정전 용량을 실현할 수 있어 비교적 단순한 구조인 플래너형에서도 100∼120dB 의 광 다이나믹 레인지인 이미지 센서를 실현할 수 있다.
또한, 점유 면적을 억제하여 용량이 기여하는 면적을 확대 가능한 스택형이나 트렌치형 등의 구조를 적용함으로써도 120dB 의 넓은 다이나믹 레인지를 달성할 수 있고, 또한 상술한 High-k 재료를 조합함으로써, 스택형에서는 140dB, 트렌치형에서는 160dB 를 달성 가능하다.
이하에, 본 실시형태에서 적용할 수 있는 축적 용량 소자의 예를 나타낸다.
도 21-1 은 제 1 실시형태와 동일한 플래너형 MOS 축적 용량 소자의 단면도이다.
즉, 축적 용량 소자 (CS) 는 예를 들어, 반도체 기판 (10) 의 표층 부분에 형성된 하부 전극이 되는 p+형 반도체 영역 (17) 과 p+형 반도체 영역 (17) 상에 형성된 산화 실리콘의 용량 절연막 (25) 과, 용량 절연막 (25) 상에 형성된 폴리실리콘 등의 상부 전극 (32) 을 갖는 구성이다.
도 21-2 는 플래너형 MOS 및 정션형의 축적 용량 소자의 단면도이다.
예를 들어, n형 반도체 기판 (10) 에 형성된 p형 웰 (11) 의 표층 부분에 하부 전극이 되는 n+형 반도체 영역 (16b) 이 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16a) 과 일체로 형성되어 있고, 그 위의 산화 실리콘의 용량 절연막 (25) 을 통하여 상부 전극 (32) 이 형성되고, 축적 용량 소자 (CS) 가 구성되어 있다. 이 경우, 상부 전극 (32) 에는 전원 전압 (VDD) 또는 그라운드 (GND) 가 인가된다.
도 22-1 의 단면도에 나타내는 축적 용량 소자는 도 21-1 과 동일한 플래너형 MOS 축적 용량 소자이다.
단, 용량 절연막 (25a) 이 질화 실리콘 또는 Ta2O2 등의 High-k 재료로 구성되어 있고, 도 21-1 의 축적 용량 소자보다 대용량화되어 있다.
도 22-2 의 단면도에 나타내는 축적 용량 소자는 도 21-2 와 동일한 플래너형 MOS 및 정션형의 축적 용량 소자이다.
단, 용량 절연막 (25a) 이 질화 실리콘 또는 Ta2O5 등의 High-k 재료로 구성되어 있고, 도 21-2 의 축적 용량 소자보다 대용량화되어 있다.
도 23-1 은 스택형 축적 용량 소자의 단면도이다.
예를 들어, n형 반도체 기판 (10) 에 형성된 소자 분리 절연막 상에 형성된 하부 전극 (37) 과, 하부 전극 (37) 상에 형성된 용량 절연막 (25) 과, 용량 절연막 (25) 상에 형성된 상부 전극 (38) 을 갖는 구성이다.
여기서는, 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16) 과 하부 전극 (37) 이 배선 (36) 에 의해 접속되어 있다. 이 경우, 상부 전극 (38) 에는 전원 전압 (VDD) 또는 그라운드 (GND) 가 인가된다.
도 23-2 는 원통 형상의 스택형 축적 용량 소자의 단면도이다.
예를 들어, 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16) 에 접속하도록 형성된 원통 형상의 하부 전극 (37a) 과, 원통 형상의 하부 전극 (37a) 의 내벽면 상에 형성된 용량 절연막 (25) 과, 하부 전극 (37a) 의 원통의 내측 부분을 매립하도록 용량 절연막 (25) 을 통하여 형성된 상부 전극 (38a) 을 갖는 구성이다.
여기서는, 상부 전극 (38a) 에는 전원 전압 (VDD) 또는 그라운드 (GND) 가 인가된다.
원통 형상의 하부 전극 (37a) 과 하부 전극 (37a) 의 원통의 내측의 부분을 매립하도록 형성된 상부 전극 (38a) 의 구조는, 통상의 스택형보다 정전 용량에 기여하는 대향 면적을 크게 구할 수 있다.
도 24 는 플래너 MOS형과 스택형을 조합한 복합 축적 용량 소자의 단면도이다. 본 예에 의하면, 면적 효율이 높은 큰 용량을 형성할 수 있다.
도 25-1 은 트렌치형 축적 용량 소자의 단면도이다.
n형 반도체 기판 (10) 의 p형 웰 (11) 을 관통하여 n형 기판에 이르도록 트렌치 (TC) 가 형성되어 있고, 트렌치 (TC) 의 내벽에 형성된 하부 전극이 되는 n+형 반도체 영역 (18) 과, 트렌치 (TC) 의 내벽을 피복하여 형성된 용량 절연막 (25) 과, 용량 절연막 (25) 을 통하여 트렌치 (TC) 를 매립하여 형성된 상부 전극 (40) 을 갖는 구성이다.
여기서는, 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16) 과 상부 전극 (40) 이 배선 (34) 에 의해 접속되어 있다.
도 25-2 는 정션을 갖는 트렌치형 축적 용량 소자의 단면도이다.
n형 반도체 기판 (10) 의 p형 웰 (11) 내에 있어서 트렌치 (TC) 가 형성되어 있고, 트렌치 (TC) 의 내벽에 하부 전극이 되는 n+형 반도체 영역 (16d) 이 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16c) 과 일체로 형성되고, 트렌치 (TC) 의 내벽을 피복하여 용량 절연막 (25) 이 형성되고, 또한 용량 절연막 (25) 을 통해 트렌치 (TC) 를 매립하여 상부 전극 (40) 이 형성된 구성이다.
도 26-1 은 트렌치형 축적 용량 소자의 단면도이다.
n형 반도체 기판 (10) 의 p형 웰 (11) 을 관통하여 n형 기판에 이르도록 트렌치 (TC) 가 형성되어 있고, 트렌치 (TC) 의 어느 정도의 깊이보다 깊은 영역에 있어서, 그 내벽에 형성된 하부 전극이 되는 n+형 반도체 영역 (18) 과, 트렌치 (TC) 의 내벽을 피복하여 형성된 용량 절연막 (25) 과, 용량 절연막 (25) 을 통하여 트렌치 (TC) 를 매립하여 형성된 상부 전극 (40) 을 갖는 구성이다.
여기서는, 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16) 과 상부 전극 (40) 이 배선 (34) 에 의해 접속되어 있다.
도 26-2 는 트렌치형 축적 용량 소자의 단면도이다.
n형 반도체 기판 (10) 의 p형 웰 (11) 을 관통하여 n형 기판에 이르도록 트렌치 (TC) 가 형성되어 있고, 트렌치 (TC) 의 내벽에 형성된 하부 전극이 되는 p+형 반도체 영역 (19) 과, 트렌치 (TC) 의 내벽을 피복하여 형성된 용량 절연막 (25) 과, 용량 절연막 (25) 을 통하여 트렌치 (TC) 를 매립하여 형성된 상부 전극 (40) 을 갖는 구성이다.
여기서는, 축적 트랜지스터의 소스ㆍ드레인이 되는 n+형 반도체 영역 (16) 과 상부 전극 (40) 이 배선 (34) 에 의해 접속되어 있다.
도 27 은 정션 용량을 이용한 매립 축적 용량 소자를 갖는 CMOS 센서의 단면도이다.
예를 들어, p형 실리콘 반도체 기판 (p-sub; 60) 상에 p형 에피택셜층 (61) 이 형성되어 있고, p형 실리콘 반도체 기판 (60) 과 p형 에피택셜층 (61) 에 걸쳐 n+형 반도체 영역 (62) 이 형성되어 있다. 즉, n형 (제 1 도전형) 의 반도체 영역과 이것에 접합하는 p형 (제 2 도전형) 의 반도체 영역이, 고체 촬상 장치를 구성하는 반도체 기판의 내부에 매립되어, 정션 용량을 이용한 매립 축적 용량 소자가 형성되어 있다.
p형 실리콘 반도체 기판 (60) 과 p형 에피택셜층 (61) 영역에는, 추가로 p+형 분리 영역 (63) 이 형성되어 있다.
p형 에피택셜층 (61) 상에 p형 반도체층 (64) 이 형성되어 있고, p형 반도체층 (64) 에 대해서, 상술한 각 실시형태와 동일하게, 포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 가 형성되어 있다.
예를 들어, 축적 용량 소자가 되는 n+형 반도체 영역 (62) 은, 상술한 포토 다이오드 (PD), 전송 트랜지스터 (Tr1), 플로팅 영역 (FD), 축적 트랜지스터 (Tr2) 의 각 형성 영역에 걸쳐 넓게 형성되어 있다.
또, 축적 트랜지스터 (Tr2) 의 소스 드레인이 되는 n+형 반도체 영역 (16) 은, p형 반도체층 (64) 중을 수직으로 연신하는 n+형 반도체 영역 (65) 에 의해, 축적 용량 소자를 구성하는 n+형 반도체 영역 (62) 에 접속하고 있다.
도 28 은 절연막 용량 및 정션 용량을 이용한 매립 축적 용량 소자를 갖는 CM0S 센서의 단면도이다.
도 27 과 동일한 구조이지만, p형 실리콘 반도체 기판 (p-sub; 60) 상에 절연막 (60a) 을 통하여, 제 1 p형 에피택셜층 (61a) 과 제 2 p형 에피택셜층 (61b) 이 형성되어 있고, 반도체 기판 상에 절연막을 통하여 반도체층이 형성되어 있는 SOI (Semiconductor on Insulator) 기판으로 되어 있다.
여기서, 제 1 p형 에피택셜층 (61a) 과 제 2 p형 에피택셜층 (61b) 에 걸쳐, 절연막 (60a) 에 접하는 영역까지, n+형 반도체 영역 (62) 이 형성되어 있고, 절연막을 통하여 대향하는 반도체 기판과 반도체층 사이의 절연막 용량을 이용하여, 축적 용량 소자가 구성되어 있다.
또한, 도 27 의 축적 용량 소자와 동일하게, n+형 반도체 영역 (62) 과, 제 1 p형 에피택셜층 (61a) 및 제 2 p형 에피택셜층 (61b) 의 사이에서, 정션 용량이 형성되어 있다.
이 외의 구조에 대해서는, 도 27 의 CMOS 센서와 동일하다.
도 29 는 절연막 용량 및 정션 용량을 이용한 매립 축적 용량 소자를 갖는 CM0S 센서의 단면도이다.
도 28 과 동일한 구조이지만, 추가로 포토 다이오드 (PD) 를 구성하는 n형 반도체 영역 (13) 과 축적 용량 소자를 구성하는 n+형 반도체 영역 (62) 사이에, 저농도 반도체층 (i층; 66) 이 형성되어 있다.
상술한 구조는, n형 반도체 영역 (13) 과, n+형 반도체 영역 (62) 사이의 포텐셜 장벽을 낮게 하는 것에 상당하고, 포토 다이오드로부터 플로팅 영역 (FD) 으로의 오버플로우 패스 (PA) 가 된다. 이에 따라, 구동 라인 (ΦT) 에 도 3-1 의 (+α) 로 나타내는 전위를 인가하지 않아도, 전하의 축적시에 있어서 포토 다이오드로부터 넘치는 전하를 펀치스루시켜 축적 용량 소자로 이동시킬 수 있다.
상술한 각종의 축적 용량 소자는, 상술한 제 1 실시형태∼제 7 실시형태 중 어느 것에도 적용 가능하고, 상술한 바와 같이, 이들 형상의 축적 용량 소자에 의해, 포토 다이오드로부터 넘치는 광 전하를 축적함으로써, 고조도측에 광 다이나믹 레인지화를 실현할 수 있다.
(실시예 1)
본 발명의 CM0S 이미지 센서에 있어서, CFD 및 CS 의 포화 전압, CS 의 정전 용량치를 여러 가지 값으로 변화시켰을 때, 실현할 수 있는 다이나믹 레인지를 시뮬레이션에 의해 구하였다. 여기서, 노이즈 레벨은 2e- 로 하였다.
CFD 및 CS 의 포화 전압이 500mV, CS 가 64fF 의 정전 용량인 경우, 또는 CFD 및 CS 의 포화 전압이 1V, CS 가 32fF 의 정전 용량인 경우, CS 를 포함한 포화시의 전자수가 2×105e- 로 되어, 100dB 의 다이나믹 레인지를 실현할 수 있다.
또, CFD 및 CS 의 포화 전압이 500mV, CS 가 200fF 의 정전 용량인 경우, 또는 CFD 및 CS 의 포화 전압이 1V, CS 가 100fF 의 정전 용량인 경우, CS 를 포함한 포화시의 전자수가 6.3×105e- 가 되어, 110dB 의 다이나믹 레인지를 실현할 수 있다.
또, CFD 및 CS 의 포화 전압이 500mV, CS 가 640fF 의 정전 용량인 경우, 또는 CFD 및 CS 의 포화 전압이 1V, CS 가 320fF 의 정전 용량인 경우, CS 를 포함한 포화시의 전자수가 2×106e- 가 되어, 120dB 의 다이나믹 레인지를 실현할 수 있다.
(실시예 2)
본 발명의 CM0S 이미지 센서에 있어서, 상술한 트렌치형 축적 용량 소자를 적용한 경우에 달성할 수 있는 다이나믹 레인지를 시뮬레이션에 의해 구하였다.
도 30 은 트렌치형 축적 용량 소자를 채용한 경우의 화소의 개략 평면도이다.
각 화소 (Pixel) 는 포토 다이오드 (PD), 픽셀 회로 (PC) 및 트렌치형의 축적 용량 소자 (Cap) 로 구성되어 있다.
여기서, 각 화소의 한 변이 5㎛ 정도라고 상정하면, 트렌치형 축적 용량 소자의 평면도상의 길이는 길어도 4㎛×2 정도가 된다.
도 31 은 상정한 트렌치형 축적 용량 소자의 크기를 설명하는 모식도이다.
n형 반도체 기판 (10) 의 p형 웰 (11) 내에 트렌치 (TC) 가 형성되고, 트렌치 (TC) 의 내벽에 하부 전극이 되는 p형 반도체 영역 (19) 이 형성되고, 트렌치 (TC) 의 내벽을 피복하여 산화 실리콘의 용량 절연막 (25) 이 형성되고, 용량 절연막 (25) 을 통하여 트렌치 (TC) 를 매립하여 상부 전극 (40) 이 형성된 구성이다.
여기서, 길이 (L) 는 상술한 바와 같이 4㎛×2 로 한다.
또한, 트렌치의 깊이 (D) 를 2㎛, 산화 실리콘 (유전율 3.9) 의 용량 절연막 (25) 의 막두께 (tOX) 를 7㎚ 으로 하면, 트렌치의 측면만을 고려할 경우, 용량이 160fF, 포화시의 전자수가 5×105e- 가 되어, 100∼108dB 의 다이나믹 레인지를 실현할 수 있다.
(실시예 3)
본 발명의 CM0S 이미지 센서에 있어서, 상술한 플래너형 축적 용량 소자를 적용한 경우에 달성할 수 있는 다이나믹 레인지를 구하였다.
도 32 는 플래너형 축적 용량 소자를 채용한 경우의 화소의 레이아웃도이다.
포토 다이오드 (PD), 플로팅 영역 (FD), 축적 용량 소자 (CS) 및 그 외의 픽셀 회로를 배치하여 도 32 의 레이아웃을 얻었다.
화소의 한 변은 8.2㎛ 이며, 플래너형 축적 용량 소자의 용량 절연막을 7㎚ 의 막두께의 산화 실리콘으로 하면, CS=38fF 를 얻었다. 이때, CFD=4.2fF (프린지 용량을 제외한다) 가 되어, 다이나믹 레인지로서 88∼96dB 을 얻었다.
(실시예 4)
본 발명의 CMOS 이미지 센서에 있어서, 일편이 3㎛ 화소의 포토 다이오드 (PD) 의 면적이 개구율로 25% 로 하고, 또한 포토 다이오드 (PD) 에 마이크로 렌즈를 삽입하여 실질 개구율 80% 가 된 화소를 상정한다.
여기서, 포토 다이오드 (PD) 로부터 넘치는 광 전자를 축적하는 축적 용량 소자로서 64fF 와 640fF 의 2 종을 설정하고, 양자에 있어서, 포토 다이오드 (PD) 가 포화되기 전과 포화된 후에서의 출력 (V) 과 광량 (lux) 의 선형성을 시뮬레이션으로 구하였다.
도 33-1 은 포토 다이오드 (PD) 가 포화되기 전의 출력 (V) 을 광량 (lux) 에 대하여 플롯한 도면이고, 포화전이므로 축적 용량 소자가 64fF 와 640fF 중 어느 쪽의 경우도 일치하고, 출력 (V) 과 광량 (lux) 의 상관은 높은 선형성을 갖는것이 확인되었다.
또, 도 33-2 는 포화후의 출력 (V) 을 광량 (lux) 에 대하여 플롯한 도면이고, 동일한 광량인 경우, 축적 용량 소자가 640fF 인 쪽이 64fF 보다 낮은 출력이 되고, 출력이 포화되어 버릴 때까지의 선형성을 갖는 부분이 넓게 취해지는 것이 확인되었다.
이때, 예를 들어 102lux 이하에서는 포화 전의 출력을 채용하고, 102lux 이상에서는 포화후의 출력을 채용함으로써, 포토 다이오드 (PD) 의 포화 전후를 연결하고, 광량에 대해서 높은 선형성을 가지는 출력을 광 레인지로 얻을 수 있다.
그 외, 본 발명과 관련된 CM0S 이미지 센서의 성능을 표 1 에 정리하였다.
항목 제원
CFD 3.2fF 6.4fF
CS 32fF 320fF 64fF 640fF
화소 사이즈 ≤5㎛
PD 사이즈 ≤3㎛
입력 환산 감도 50㎶/e- 25㎶/e-
CFD 포화 전하량 1×104e- 2×104e-
포화 전압 500mVmin@CFD,CS
포화 전하량 1×105e- 1×106e- 2×105e- 2×106e-
다이나믹 레인지 88dB 106dB 100dB 120dB
본 발명은 상술한 설명에 한정되지 않는다.
예를 들어, 실시형태에 있어서는, 고체 촬상 장치에 대해 설명하고 있지만, 이것에 한정되지 않고, 각 고체 촬상 장치의 화소를 직선 형상으로 배치한 라인 센서나, 각 고체 촬상 장치의 화소를 그대로 단독으로 구성함으로써 얻어지는 광 센서에 대해서도, 종래에는 얻을 수 없었던 광 다이나믹 레인지화와 고감도, 고S/N비를 달성할 수 있다.
또, 축적 용량 소자의 형상 등은 특별히 한정은 없고, DRAM 의 메모리 축적 용량 소자 등으로 용량을 높이기 위해 지금까지 개발된 여러 가지 방법을 채용할 수 있다.
고체 촬상 장치로서는, 포토 다이오드와 포토 다이오드로부터 넘치는 광 전하를 축적하는 축적 용량 소자가 전송 트랜지스터를 통하여 접속되어 있는 구성이면 되고, CMOS 이미지 센서 외에, CCD 에도 적용할 수 있다.
그 외, 본 발명의 요지를 일탈하지 않는 범위에서, 여러 가지 변경이 가능하다.
본 발명의 고체 촬상 장치는, 디지털 카메라나 카메라 장착 휴대전화 등에 탑재되는 CMOS 이미지 센서나 CCD 이미지 센서 등의 넓은 다이나믹 레인지가 요구되는 이미지 센서에 적용할 수 있다.
본 발명의 라인 센서는 넓은 다이나믹 레인지가 요구되는 라인 센서에 적용할 수 있다.
본 발명의 광 센서는 넓은 다이나믹 레인지가 요구되는 광 센서에 적용할 수 있다.
본 발명의 고체 촬상 장치의 동작 방법은 넓은 다이나믹 레인지가 요구되는 이미지 센서의 동작 방법에 적용할 수 있다.

Claims (30)

  1. 광을 수광하여 광 전하를 생성하는 포토 다이오드;
    상기 광 전하를 전송하는 전송 트랜지스터;
    적어도 상기 전송 트랜지스터를 통하여 상기 포토 다이오드에 접속하여 설치되고, 축적 동작시에 상기 포토 다이오드로부터 넘치는 광 전하를 적어도 상기 전송 트랜지스터를 통하여 축적하는 축적 용량 소자;
    상기 전송 트랜지스터와 상기 축적 용량 소자 사이에,
    상기 전송 트랜지스터를 통하여 상기 광 전하가 전송되는 플로팅 영역; 및
    상기 플로팅 영역과 상기 축적 용량 소자의 포텐셜을 결합 또는 분할하는 축적 트랜지스터를 갖는 화소가 어레이 형상으로 복수개 집적된, 고체 촬상 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 플로팅 영역에 접속하여 형성되고, 상기 플로팅 영역 내의 광 전하를 배출하기 위한 리셋 트랜지스터;
    상기 플로팅 영역 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터; 및
    상기 증폭 트랜지스터에 접속하여 형성되고, 상기 화소를 선택하기 위한 선택 트랜지스터를 추가로 갖는, 고체 촬상 장치.
  4. 제 3 항에 있어서,
    상기 축적 용량 소자에 축적된 광 전하를 대수 변환하여 판독하는 대수 변환 회로를 포함하는, 고체 촬상 장치.
  5. 제 3 항에 있어서,
    상기 포토 다이오드로부터 넘치는 광 전하를 대수 변환하여 상기 축적 용량 소자에 축적하는 대수 변환 회로를 포함하는, 고체 촬상 장치.
  6. 제 1 항에 있어서,
    상기 축적 용량 소자와 상기 축적 트랜지스터의 접속부에 접속하여 형성되고, 상기 축적 용량 소자 및 상기 플로팅 영역 내의 광 전하를 배출하기 위한 리셋 트랜지스터;
    상기 플로팅 영역 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터; 및
    상기 증폭 트랜지스터에 접속하여 형성되고, 상기 화소를 선택하기 위한 선택 트랜지스터를 추가로 갖는, 고체 촬상 장치.
  7. 제 1 항에 있어서,
    상기 전송 트랜지스터가, 상기 전송 트랜지스터를 구성하는 기판의 표면 또는 표면 근방으로부터 소정의 깊이까지 형성된 상기 전송 트랜지스터의 채널과 동일한 도전형의 반도체층을 갖는 매립 채널형인, 고체 촬상 장치.
  8. 제 1 항에 있어서,
    상기 전송 트랜지스터가, 상기 전송 트랜지스터를 구성하는 기판의 소정의 깊이에 형성되고, 상기 전송 트랜지스터의 채널과 동일한 도전형이며, 상기 전송 트랜지스터의 펀치스루의 장벽을 저감하는 반도체층을 갖는, 고체 촬상 장치.
  9. 제 1 항에 있어서,
    상기 축적 용량 소자는,
    상기 고체 촬상 장치를 구성하는 반도체 기판의 표층 부분에 형성된 하부 전극이 되는 반도체 영역;
    상기 반도체 영역 상에 형성된 용량 절연막; 및
    상기 용량 절연막 상에 형성된 상부 전극을 갖는, 고체 촬상 장치.
  10. 제 1 항에 있어서,
    상기 축적 용량 소자는,
    상기 고체 촬상 장치를 구성하는 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성된 용량 절연막; 및
    상기 용량 절연막 상에 형성된 상부 전극을 갖는, 고체 촬상 장치.
  11. 제 1 항에 있어서,
    상기 축적 용량 소자는,
    상기 고체 촬상 장치를 구성하는 반도체 기판에 형성된 트렌치의 내벽에 형성된 하부 전극이 되는 반도체 영역;
    상기 트렌치의 내벽을 피복하여 형성된 용량 절연막; 및
    상기 용량 절연막을 통하여 상기 트렌치를 매립하여 형성된 상부 전극을 갖는, 고체 촬상 장치.
  12. 제 1 항에 있어서,
    제 1 도전형 반도체 영역과 상기 제 1 도전형 반도체 영역에 접합하는 제 2 도전형 반도체 영역이 상기 고체 촬상 장치를 구성하는 반도체 기판의 내부에 매립되어, 상기 축적 용량 소자가 구성되어 있는, 고체 촬상 장치.
  13. 제 1 항에 있어서,
    상기 고체 촬상 장치를 구성하는 기판이 반도체 기판 상에 절연막을 통하여 반도체층이 형성되어 있는 SOI (Semiconductor on Insulator) 기판이며,
    상기 절연막을 통하여 대향하는 상기 반도체 기판과 상기 반도체층 사이의 절연막 용량을 이용하여 상기 축적 용량 소자가 구성되어 있는, 고체 촬상 장치.
  14. 제 3 항에 있어서,
    상기 플로팅 영역 또는 상기 플로팅 영역 및 상기 축적 용량 소자에 전송된 광 전하로부터 얻어진 전압 신호와, 상기 플로팅 영역 또는 상기 플로팅 영역 및 상기 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하는 노이즈 캔슬 수단을 추가로 갖는, 고체 촬상 장치.
  15. 제 14 항에 있어서,
    상기 플로팅 영역 및 상기 축적 용량 소자의 리셋 레벨의 전압 신호를 기억하는 기억 수단을 추가로 갖는, 고체 촬상 장치.
  16. 제 6 항에 있어서,
    상기 플로팅 영역에 전송된 광 전하로부터 얻어진 전압 신호와, 상기 플로팅 영역의 상기 전송 전의 레벨의 전압 신호의 차분을 취하는 노이즈 캔슬 수단을 추가로 갖는, 고체 촬상 장치.
  17. 제 6 항에 있어서,
    상기 플로팅 영역 및 상기 축적 용량 소자에 전송된 광 전하로부터 얻어진 전압 신호와, 상기 플로팅 영역 및 상기 축적 용량 소자의 리셋 레벨의 전압 신호 의 차분을 취하는 노이즈 캔슬 수단을 추가로 갖는, 고체 촬상 장치.
  18. 제 17 항에 있어서,
    상기 플로팅 영역 및 상기 축적 용량 소자의 리셋 레벨의 전압 신호를 기억하는 기억 수단을 추가로 갖는, 고체 촬상 장치.
  19. 제 1 항에 있어서,
    상기 포토 다이오드 내의 광 전하를 전송하는 제 1 전하 결합 전송로가 상기 포토 다이오드에 접속하여 형성되고,
    상기 축적 용량 소자가 인접하는 화소 사이에서 접속되어, 상기 제 1 전하 결합 전송로와는 별도로 상기 축적 용량 소자 내의 광 전하를 전송하는 제 2 전하 결합 전송로를 구성하는, 고체 촬상 장치.
  20. 제 1 항에 있어서,
    상기 포토 다이오드에 접속하여 형성되고, 상기 포토 다이오드 내의 광 전하를 전송하는 전하 결합 전송로;
    상기 축적 용량 소자에 접속하여 형성되고, 상기 축적 용량 소자 내의 광 전하를 배출하기 위한 리셋 트랜지스터;
    상기 축적 용량 소자 내의 광 전하를 전압 신호로 증폭 변환하는 증폭 트랜지스터; 및
    상기 증폭 트랜지스터에 접속하여 형성되고, 상기 화소를 선택하기 위한 선택 트랜지스터를 추가로 갖는, 고체 촬상 장치.
  21. 제 1 항 및 제 3 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 화소를 구성하는 트랜지스터가 n채널 M0S 트랜지스터인, 고체 촬상 장치.
  22. 제 1 항 및 제 3 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 화소를 구성하는 트랜지스터가 p채널 M0S 트랜지스터인, 고체 촬상 장치.
  23. 삭제
  24. 삭제
  25. 광을 수광하여 광 전하를 생성하는 포토 다이오드, 상기 광 전하를 전송하는 전송 트랜지스터 및 축적 트랜지스터, 상기 전송 트랜지스터를 통하여 상기 포토 다이오드에 접속하여 형성된 플로팅 영역, 축적 동작시에 상기 포토 다이오드로부터 넘치는 광 전하를 상기 전송 트랜지스터 및 상기 축적 트랜지스터를 통하여 축적하고, 상기 축적 트랜지스터에 의해 상기 플로팅 영역과의 포텐셜의 결합 또는 분할이 제어되는 축적 용량 소자를 갖는, 화소가 어레이 형상으로 복수개 집적된 고체 촬상 장치의 동작 방법으로서,
    전하 축적 전에 있어서, 상기 전송 트랜지스터를 오프로 하고, 상기 축적 트랜지스터를 온으로 하여 상기 플로팅 영역 및 상기 축적 용량 소자 내의 광 전하를 배출하는 공정;
    상기 플로팅 영역과 상기 축적 용량 소자의 리셋 레벨의 전압 신호를 판독하는 공정;
    상기 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상기 포토 다이오드에 축적하고, 상기 포토 다이오드로부터 넘치는 과포화 전하를 상기 플로팅 영역 및 상기 축적 용량 소자에 축적하는 공정;
    상기 축적 트랜지스터를 오프로 하여, 상기 플로팅 영역과 상기 축적 용량 소자의 포텐셜을 분할하고, 상기 플로팅 영역 내의 광 전하를 배출하는 공정;
    상기 플로팅 영역의 리셋 레벨의 전압 신호를 판독하는 공정;
    상기 전송 트랜지스터를 온으로 하여, 상기 포화전 전하를 상기 플로팅 영역에 전송하고, 상기 포화전 전하의 전압 신호를 판독하는 공정; 및
    상기 축적 트랜지스터를 온으로 하여 상기 플로팅 영역과 상기 축적 용량 소자의 포텐셜을 결합하고, 상기 포화전 전하와 상기 과포화 신호를 혼합해, 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호를 판독하는 공정을 갖는, 고체 촬상 장치의 동작 방법.
  26. 제 25 항에 있어서,
    상기 포화전 전하의 전압 신호와 상기 플로팅 영역의 리셋 레벨의 전압 신호의 차분을 취하여 상기 포화전 전하의 전압 신호를 노이즈 캔슬하는 공정;
    상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호와, 상기 플로팅 영역과 상기 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하여 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호를 노이즈 캔슬하는 공정;
    상기 포화전 전하의 전압 신호와 동일한 게인이 되도록, 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호의 게인을 조정하는 공정; 및
    기준 전압과 비교하여, 노이즈 캔슬된 상기 포화전 전하의 전압 신호와, 노이즈 캔슬된 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호 중 어느 하나를 선택하는 공정을 추가로 갖는, 고체 촬상 장치의 동작 방법.
  27. 제 25 항에 있어서,
    상기 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상기 포토 다이오드에 축적하고, 상기 포토 다이오드로부터 넘치는 과포화 전하를 상기 플로팅 영역 및 상기 축적 용량 소자에 축적하는 공정에 있어서,
    상기 전송 트랜지스터 부분의 포텐셜이, 상기 전송 트랜지스터를 완전히 오프로 하는 레벨 또는 그것보다 낮은 레벨이 되도록 조절하는, 고체 촬상 장치의 동작 방법.
  28. 광을 수광하여 광 전하를 생성하는 포토 다이오드, 상기 광 전하를 전송 하는 전송 트랜지스터 및 축적 트랜지스터, 상기 전송 트랜지스터를 통하여 상기 포토 다이오드에 접속하여 형성된 플로팅 영역, 축적 동작시에 상기 포토 다이오드로부터 넘치는 광 전하를 상기 전송 트랜지스터 및 상기 축적 트랜지스터를 통하여 축적하고, 상기 축적 트랜지스터에 의해 상기 플로팅 영역과의 포텐셜의 결합 또는 분할이 제어되는 축적 용량 소자를 갖는, 화소가 어레이 형상으로 복수개 집적된 고체 촬상 장치의 동작 방법으로서,
    전하 축적 전에 있어서, 상기 전송 트랜지스터를 오프로 하고, 상기 축적 트랜지스터를 온으로 하여 상기 플로팅 영역 및 상기 축적 용량 소자 내의 광 전하를 배출하는 공정;
    상기 플로팅 영역과 상기 축적 용량 소자의 리셋 레벨의 전압 신호를 판독하 는 공정;
    상기 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상기 포토 다이오드에 축적하고, 상기 포토 다이오드로부터 넘치는 과포화 전하를 상기 플로팅 영역 및 상기 축적 용량 소자에 축적하는 공정;
    상기 축적 트랜지스터를 오프로 하여 상기 플로팅 영역과 상기 축적 용량 소자의 포텐셜을 분할하고, 상기 플로팅 영역의 상기 포화전 전하의 전송전 레벨의 전압 신호를 판독하는 공정;
    상기 전송 트랜지스터를 온으로 하여 상기 포화전 전하를 상기 플로팅 영역에 전송하고, 상기 포화전 전하의 전송 후 레벨의 전압 신호를 판독하는 공정; 및
    상기 축적 트랜지스터를 온으로 하여 상기 플로팅 영역과 상기 축적 용량 소자의 포텐셜을 결합하고, 상기 포화전 전하와 상기 과포화 신호를 혼합하여, 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호를 판독하는 공정을 갖는, 고체 촬상 장치의 동작 방법.
  29. 제 28 항에 있어서,
    상기 포화전 전하의 전송 후 레벨의 전압 신호와 상기 포화전 신호의 전송전 레벨의 전압 신호의 차분을 취하여 상기 포화전 전하의 전압 신호를 노이즈 캔슬하는 공정;
    상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호와, 상기 플로팅 영역과 상기 축적 용량 소자의 리셋 레벨의 전압 신호의 차분을 취하여 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호를 노이즈 캔슬하는 공정;
    상기 포화전 전하의 전압 신호와 동일한 게인이 되도록, 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호의 게인을 조정하는 공정; 및
    기준 전압과 비교하여, 노이즈 캔슬된 상기 포화전 전하의 전압 신호와, 노이즈 캔슬된 상기 포화전 전하와 상기 과포화 신호의 합인 전압 신호 중 어느 하나를 선택하는 공정을 추가로 갖는, 고체 촬상 장치의 동작 방법.
  30. 제 28 항에 있어서,
    상기 포토 다이오드에서 발생하는 광 전하 중 포화전 전하를 상기 포토 다이오드에 축적하고, 상기 포토 다이오드로부터 넘치는 과포화 전하를 상기 플로팅 영역 및 상기 축적 용량 소자에 축적하는 공정에 있어서,
    상기 전송 트랜지스터 부분의 포텐셜이, 상기 전송 트랜지스터를 완전히 오프로 하는 레벨 또는 그것보다 낮은 레벨이 되도록 조절하는, 고체 촬상 장치의 동작 방법.
KR1020067019971A 2004-02-27 2005-02-25 고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의동작 방법 KR101105617B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190043620A (ko) * 2016-10-07 2019-04-26 고쿠리츠다이가쿠호진 도호쿠다이가쿠 광 센서 및 그 신호 판독 방법 그리고 고체 촬상 장치 및 그 신호 판독 방법

Families Citing this family (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002336341A1 (en) 2002-02-20 2003-09-09 Planar Systems, Inc. Light sensitive display
US7009663B2 (en) 2003-12-17 2006-03-07 Planar Systems, Inc. Integrated optical light sensitive active matrix liquid crystal display
US7053967B2 (en) 2002-05-23 2006-05-30 Planar Systems, Inc. Light sensitive display
US20080084374A1 (en) 2003-02-20 2008-04-10 Planar Systems, Inc. Light sensitive display
EP1732134B1 (en) * 2004-02-27 2012-10-24 National University Corporation Tohoku Unversity Solid-state imagine device, line sensor, optical sensor, and method for operating solid-state imaging device
US7773139B2 (en) * 2004-04-16 2010-08-10 Apple Inc. Image sensor with photosensitive thin film transistors
JP4416668B2 (ja) * 2005-01-14 2010-02-17 キヤノン株式会社 固体撮像装置、その制御方法及びカメラ
JP4459099B2 (ja) * 2005-03-18 2010-04-28 キヤノン株式会社 固体撮像装置及びカメラ
JP4677258B2 (ja) * 2005-03-18 2011-04-27 キヤノン株式会社 固体撮像装置及びカメラ
JP4695902B2 (ja) * 2005-03-18 2011-06-08 キヤノン株式会社 固体撮像装置の製造方法
JP2006294871A (ja) * 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd 固体撮像装置
KR100790228B1 (ko) * 2005-12-26 2008-01-02 매그나칩 반도체 유한회사 시모스 이미지 센서
JP5052007B2 (ja) * 2005-12-28 2012-10-17 住友電工デバイス・イノベーション株式会社 半導体装置
US7492048B2 (en) * 2006-01-10 2009-02-17 International Business Machines Corporation CMOS sensors having charge pushing regions
JP4747858B2 (ja) * 2006-01-27 2011-08-17 船井電機株式会社 撮像装置
JP4242880B2 (ja) * 2006-05-17 2009-03-25 日本テキサス・インスツルメンツ株式会社 固体撮像装置及びその動作方法
JP4835270B2 (ja) 2006-06-03 2011-12-14 株式会社ニコン 固体撮像素子及びこれを用いた撮像装置
JP4361072B2 (ja) * 2006-06-15 2009-11-11 日本テキサス・インスツルメンツ株式会社 固体撮像装置及びその製造方法
JP4467542B2 (ja) * 2006-06-15 2010-05-26 日本テキサス・インスツルメンツ株式会社 固体撮像装置
EP2942813B1 (en) * 2006-08-09 2020-09-30 Tohoku University Optical sensor and solid-state imaging device
US8184191B2 (en) 2006-08-09 2012-05-22 Tohoku University Optical sensor and solid-state imaging device
US7674648B2 (en) * 2007-03-21 2010-03-09 Eastman Kodak Company Extended dynamic range using variable sensitivity pixels
KR100904716B1 (ko) * 2007-06-13 2009-06-29 삼성전자주식회사 수광 효율이 향상된 이미지 센서
JP5205155B2 (ja) * 2007-08-31 2013-06-05 パナソニック株式会社 固体撮像素子
EP2663071B1 (en) * 2007-09-05 2015-11-18 Tohoku University Solid-state image sensor and drive method for the same
US8077237B2 (en) * 2007-10-16 2011-12-13 Aptina Imaging Corporation Method and apparatus for controlling dual conversion gain signal in imaging devices
US7920193B2 (en) * 2007-10-23 2011-04-05 Aptina Imaging Corporation Methods, systems and apparatuses using barrier self-calibration for high dynamic range imagers
US8149605B2 (en) 2007-11-28 2012-04-03 Nxp B.V. Compact and accurate analog memory for CMOS imaging pixel detectors
EP2079229B1 (en) 2008-01-10 2011-09-14 Stmicroelectronics Sa Pixel circuit for global electronic shutter
JP4788742B2 (ja) * 2008-06-27 2011-10-05 ソニー株式会社 固体撮像装置及び電子機器
JP5374941B2 (ja) * 2008-07-02 2013-12-25 ソニー株式会社 固体撮像装置及び電子機器
JP5283216B2 (ja) * 2008-07-31 2013-09-04 国立大学法人静岡大学 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置
JP5282543B2 (ja) * 2008-11-28 2013-09-04 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP5251563B2 (ja) * 2009-02-04 2013-07-31 日本テキサス・インスツルメンツ株式会社 撮像装置
KR101605046B1 (ko) 2009-07-29 2016-03-21 삼성전자주식회사 싱글 게이트 픽셀 및 싱글 게이트 픽셀 동작 방법
JP5733970B2 (ja) * 2010-01-15 2015-06-10 キヤノン株式会社 焦点検出装置
JP5521682B2 (ja) * 2010-02-26 2014-06-18 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US20130113768A1 (en) * 2010-07-27 2013-05-09 Sharp Kabushiki Kaisha Display device and drive method for same
JP5634194B2 (ja) * 2010-09-28 2014-12-03 キヤノン株式会社 放射線撮像装置及びその制御方法
JP5721405B2 (ja) * 2010-11-22 2015-05-20 キヤノン株式会社 撮像システム、その制御方法及びプログラム
JP5664175B2 (ja) 2010-11-29 2015-02-04 ソニー株式会社 固体撮像装置とその駆動方法、及び電子機器
US9310923B2 (en) 2010-12-03 2016-04-12 Apple Inc. Input device for touch sensitive devices
JP5706212B2 (ja) * 2011-03-29 2015-04-22 シャープ株式会社 固体撮像素子およびその製造方法、電子情報機器
TWI456990B (zh) 2011-04-08 2014-10-11 Pixart Imaging Inc 高動態範圍影像感測電路及高動態範圍影像讀取方法
JP5361938B2 (ja) * 2011-05-02 2013-12-04 キヤノン株式会社 固体撮像装置及びカメラ
WO2012174508A1 (en) * 2011-06-16 2012-12-20 Suni Medical Imaging, Inc. Digital x-ray image sensor device
US8928635B2 (en) 2011-06-22 2015-01-06 Apple Inc. Active stylus
US8638320B2 (en) 2011-06-22 2014-01-28 Apple Inc. Stylus orientation detection
US9329703B2 (en) 2011-06-22 2016-05-03 Apple Inc. Intelligent stylus
JP6024103B2 (ja) * 2011-06-30 2016-11-09 ソニー株式会社 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器
TWI505453B (zh) * 2011-07-12 2015-10-21 Sony Corp 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置
US8253178B1 (en) * 2011-08-02 2012-08-28 Omnivision Technologies, Inc. CMOS image sensor with peripheral trench capacitor
FR2983972B1 (fr) * 2011-12-08 2013-12-27 Soc Fr Detecteurs Infrarouges Sofradir Dispositif de detection de rayonnement electromagnetique impulsionnel
TWI533699B (zh) 2012-01-27 2016-05-11 Sony Corp A solid-state imaging element and a driving method, and an electronic device
JP2013162148A (ja) * 2012-02-01 2013-08-19 Sony Corp 個体撮像装置および駆動方法、並びに電子機器
FR2986906B1 (fr) 2012-02-15 2015-06-19 New Imaging Technologies Sas Structure de pixel actif a transfert de charge ameliore
US9652090B2 (en) 2012-07-27 2017-05-16 Apple Inc. Device for digital communication through capacitive coupling
US9557845B2 (en) 2012-07-27 2017-01-31 Apple Inc. Input device for and method of communication with capacitive devices through frequency variation
US9176604B2 (en) 2012-07-27 2015-11-03 Apple Inc. Stylus device
JP2014199898A (ja) * 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
US10048775B2 (en) 2013-03-14 2018-08-14 Apple Inc. Stylus detection and demodulation
US10845901B2 (en) 2013-07-31 2020-11-24 Apple Inc. Touch controller architecture
JP6247918B2 (ja) * 2013-12-09 2017-12-13 浜松ホトニクス株式会社 放射線イメージセンサ
JP6366285B2 (ja) * 2014-01-30 2018-08-01 キヤノン株式会社 固体撮像装置
JP6376785B2 (ja) * 2014-03-14 2018-08-22 キヤノン株式会社 撮像装置、および、撮像システム
US9686490B2 (en) * 2014-04-01 2017-06-20 Sensors Unlimited, Inc. Integrating pixels and methods of operation
TWI676280B (zh) * 2014-04-18 2019-11-01 日商新力股份有限公司 固體攝像裝置及具備其之電子機器
GB2525625B (en) * 2014-04-29 2017-05-31 Isdi Ltd Device and method
JP6484513B2 (ja) * 2014-10-08 2019-03-13 株式会社テクノロジーハブ 画像センサ
US9774802B2 (en) * 2014-11-10 2017-09-26 Raytheon Company Method and apparatus for increasing pixel sensitivity and dynamic range
CN108183103B (zh) * 2014-11-17 2021-10-26 国立大学法人东北大学 光传感器的信号读出方法和摄像装置的信号读出方法
JP2016111425A (ja) 2014-12-03 2016-06-20 ルネサスエレクトロニクス株式会社 撮像装置
US10061449B2 (en) 2014-12-04 2018-08-28 Apple Inc. Coarse scan and targeted active mode scan for touch and stylus
US9986186B2 (en) * 2014-12-18 2018-05-29 Sony Corporation Solid-state image sensor, imaging device, and electronic device
CN105744183B (zh) * 2014-12-26 2020-08-11 松下知识产权经营株式会社 摄像装置
JP2016139660A (ja) * 2015-01-26 2016-08-04 株式会社東芝 固体撮像装置
US9490282B2 (en) * 2015-03-19 2016-11-08 Omnivision Technologies, Inc. Photosensitive capacitor pixel for image sensor
US10236288B2 (en) * 2015-04-28 2019-03-19 CoolStar Technology, Inc. Integrated on-chip junction capacitor for power management integrated circuit device
US9819882B2 (en) * 2015-06-05 2017-11-14 Caeleste Cvba Global shutter high dynamic range sensor
DE102015108961A1 (de) * 2015-06-08 2016-12-08 Pmdtechnologies Gmbh Bildsensor
JP6551882B2 (ja) 2015-06-08 2019-07-31 パナソニックＩｐマネジメント株式会社 撮像装置および信号処理回路
TWI701819B (zh) * 2015-06-09 2020-08-11 日商索尼半導體解決方案公司 攝像元件、驅動方法及電子機器
US10341592B2 (en) * 2015-06-09 2019-07-02 Sony Semiconductor Solutions Corporation Imaging element, driving method, and electronic device
TWI704811B (zh) 2015-07-27 2020-09-11 日商新力股份有限公司 固體攝像裝置及其控制方法、以及電子機器
US10805561B2 (en) 2015-07-27 2020-10-13 Sony Corporation Solid-state image pickup device and control method therefor, and electronic apparatus
JP2017055248A (ja) 2015-09-09 2017-03-16 ルネサスエレクトロニクス株式会社 撮像素子
WO2017042658A1 (en) * 2015-09-10 2017-03-16 Semiconductor Energy Laboratory Co., Ltd. Imaging device, module, electronic device, and method of operating the imaging device
CN107924931B (zh) 2015-09-11 2022-08-16 索尼半导体解决方案公司 固态成像装置和电子设备
US9838628B2 (en) * 2016-03-16 2017-12-05 Sony Corporation Detecting quantities beyond sensor saturation
US10474277B2 (en) 2016-05-31 2019-11-12 Apple Inc. Position-based stylus communication
US10002986B1 (en) * 2016-12-19 2018-06-19 Waymo Llc Hybrid integration of photodetector array with digital front end
US10075663B2 (en) * 2017-01-20 2018-09-11 Semiconductor Components Industries, Llc Phase detection pixels with high speed readout
WO2018155297A1 (ja) * 2017-02-27 2018-08-30 パナソニックＩｐマネジメント株式会社 固体撮像装置
US12009379B2 (en) * 2017-05-01 2024-06-11 Visera Technologies Company Limited Image sensor
JP6796777B2 (ja) 2017-05-25 2020-12-09 パナソニックＩｐマネジメント株式会社 固体撮像素子、及び撮像装置
US10917589B2 (en) * 2017-06-26 2021-02-09 Facebook Technologies, Llc Digital pixel with extended dynamic range
US10686996B2 (en) 2017-06-26 2020-06-16 Facebook Technologies, Llc Digital pixel with extended dynamic range
US10419701B2 (en) 2017-06-26 2019-09-17 Facebook Technologies, Llc Digital pixel image sensor
US10598546B2 (en) 2017-08-17 2020-03-24 Facebook Technologies, Llc Detecting high intensity light in photo sensor
US11393867B2 (en) 2017-12-06 2022-07-19 Facebook Technologies, Llc Multi-photodiode pixel cell
US10559614B2 (en) * 2018-03-09 2020-02-11 Semiconductor Components Industries, Llc Dual conversion gain circuitry with buried channels
US10969273B2 (en) * 2018-03-19 2021-04-06 Facebook Technologies, Llc Analog-to-digital converter having programmable quantization resolution
US11004881B2 (en) 2018-04-03 2021-05-11 Facebook Technologies, Llc Global shutter image sensor
US10812742B2 (en) * 2018-04-18 2020-10-20 Facebook Technologies, Llc Apparatus and method for determining whether a photodiode saturates and outputting a digital value representing a charge from that photodiode based on that determination
US10834344B2 (en) 2018-06-09 2020-11-10 Facebook Technologies, Llc Digital pixel with extended dynamic range
US11089210B2 (en) 2018-06-11 2021-08-10 Facebook Technologies, Llc Configurable image sensor
US10903260B2 (en) 2018-06-11 2021-01-26 Facebook Technologies, Llc Multi-photodiode pixel cell
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11089241B2 (en) 2018-06-11 2021-08-10 Facebook Technologies, Llc Pixel cell with multiple photodiodes
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US10897586B2 (en) 2018-06-28 2021-01-19 Facebook Technologies, Llc Global shutter image sensor
JP7150504B2 (ja) 2018-07-18 2022-10-11 キヤノン株式会社 固体撮像装置及びその駆動方法
US10931884B2 (en) 2018-08-20 2021-02-23 Facebook Technologies, Llc Pixel sensor having adaptive exposure time
US11956413B2 (en) 2018-08-27 2024-04-09 Meta Platforms Technologies, Llc Pixel sensor having multiple photodiodes and shared comparator
JP7356214B2 (ja) 2018-09-04 2023-10-04 キヤノン株式会社 撮像装置、その製造方法及びカメラ
CN109254800B (zh) * 2018-09-30 2021-11-16 联想(北京)有限公司 一种设备信息处理方法、电子设备及服务器
US11595602B2 (en) 2018-11-05 2023-02-28 Meta Platforms Technologies, Llc Image sensor post processing
CN109327666B (zh) * 2018-11-20 2020-11-06 京东方科技集团股份有限公司 像素感应电路及其驱动方法、图像传感器、电子设备
US11102430B2 (en) 2018-12-10 2021-08-24 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
KR20200085983A (ko) * 2019-01-07 2020-07-16 삼성전자주식회사 이미지 센서 및 이의 제조 방법
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
JP7178597B2 (ja) * 2019-03-28 2022-11-28 パナソニックＩｐマネジメント株式会社 固体撮像素子
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
DE112020003135T5 (de) * 2019-06-25 2022-03-10 Sony Semiconductor Solutions Corporation Festkörperbildgebungselement und festkörperbildgebungselementherstellungsverfahren
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
KR20220122646A (ko) 2019-12-26 2022-09-02 하마마츠 포토닉스 가부시키가이샤 광 검출 장치, 및 광 센서의 구동 방법
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11910114B2 (en) 2020-07-17 2024-02-20 Meta Platforms Technologies, Llc Multi-mode image sensor
US11956560B2 (en) 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation
US20240038808A1 (en) * 2020-12-28 2024-02-01 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US12022218B2 (en) 2020-12-29 2024-06-25 Meta Platforms Technologies, Llc Digital image sensor using a single-input comparator based quantizer
US11509848B2 (en) * 2021-01-11 2022-11-22 Microsoft Technology Licensing, Llc Photodiode assembly
WO2024038828A1 (ja) * 2022-08-17 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000165754A (ja) 1998-11-27 2000-06-16 Canon Inc 固体撮像装置および固体撮像装置の信号読出し方法
JP2003101006A (ja) 2001-09-27 2003-04-04 Sharp Corp 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置
JP2003188367A (ja) 2001-12-14 2003-07-04 Toshiba Corp 固体撮像装置

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270579A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 赤外線撮像装置
JPH0590556A (ja) 1990-05-11 1993-04-09 Olympus Optical Co Ltd 固体撮像素子
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
JP3403061B2 (ja) * 1998-03-31 2003-05-06 株式会社東芝 固体撮像装置
US6690423B1 (en) 1998-03-19 2004-02-10 Kabushiki Kaisha Toshiba Solid-state image pickup apparatus
US6657663B2 (en) * 1998-05-06 2003-12-02 Intel Corporation Pre-subtracting architecture for enabling multiple spectrum image sensing
JP2001197370A (ja) * 2000-01-06 2001-07-19 Minolta Co Ltd 固体撮像装置
US8379126B2 (en) 1999-06-24 2013-02-19 Konica Minolta Holdings, Inc. Image-sensing apparatus
US6204524B1 (en) * 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
JP3668926B2 (ja) * 1999-08-27 2005-07-06 株式会社ルネサステクノロジ 光インタコネクション受信モジュール
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6486504B1 (en) 1999-10-26 2002-11-26 Eastman Kodak Company CMOS image sensor with extended dynamic range
JP2001285720A (ja) * 2000-04-03 2001-10-12 Fuji Film Microdevices Co Ltd Ｍｏｓ型固体撮像装置および電子カメラ
JP3558589B2 (ja) 2000-06-14 2004-08-25 Ｎｅｃエレクトロニクス株式会社 Ｍｏｓ型イメージセンサ及びその駆動方法
JP4374745B2 (ja) * 2000-07-19 2009-12-02 コニカミノルタホールディングス株式会社 固体撮像装置
JP3493405B2 (ja) * 2000-08-31 2004-02-03 ミノルタ株式会社 固体撮像装置
AU2001293062A1 (en) * 2000-09-25 2002-04-08 Foveon, Inc. Active pixel sensor with noise cancellation
KR100542691B1 (ko) 2001-07-27 2006-01-16 매그나칩 반도체 유한회사 필팩터를 증가시킬 수 있는 씨모스 이미지 센서 및 그구동 방법
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US6951822B2 (en) * 2001-09-28 2005-10-04 Infineon Technologies North America Corp. Method for forming inside nitride spacer for deep trench device DRAM cell
JP3984814B2 (ja) 2001-10-29 2007-10-03 キヤノン株式会社 撮像素子、その撮像素子を用いた放射線撮像装置及びそれを用いた放射線撮像システム
EP1341377B1 (en) * 2002-02-27 2018-04-11 Canon Kabushiki Kaisha Signal processing device for image pickup apparatus
US6960796B2 (en) * 2002-11-26 2005-11-01 Micron Technology, Inc. CMOS imager pixel designs with storage capacitor
US7075049B2 (en) * 2003-06-11 2006-07-11 Micron Technology, Inc. Dual conversion gain imagers
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7125781B2 (en) * 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7067385B2 (en) * 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
EP1732134B1 (en) * 2004-02-27 2012-10-24 National University Corporation Tohoku Unversity Solid-state imagine device, line sensor, optical sensor, and method for operating solid-state imaging device
US7387939B2 (en) * 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US7439152B2 (en) * 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7202127B2 (en) * 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7320911B2 (en) * 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7557015B2 (en) * 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
JP4459099B2 (ja) * 2005-03-18 2010-04-28 キヤノン株式会社 固体撮像装置及びカメラ
US7517753B2 (en) * 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) * 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
KR100640657B1 (ko) * 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US7199005B2 (en) * 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7557013B2 (en) * 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7902081B2 (en) * 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7785962B2 (en) * 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7682924B2 (en) * 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7759193B2 (en) * 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000165754A (ja) 1998-11-27 2000-06-16 Canon Inc 固体撮像装置および固体撮像装置の信号読出し方法
JP2003101006A (ja) 2001-09-27 2003-04-04 Sharp Corp 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置
JP2003188367A (ja) 2001-12-14 2003-07-04 Toshiba Corp 固体撮像装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190043620A (ko) * 2016-10-07 2019-04-26 고쿠리츠다이가쿠호진 도호쿠다이가쿠 광 센서 및 그 신호 판독 방법 그리고 고체 촬상 장치 및 그 신호 판독 방법
KR102268948B1 (ko) * 2016-10-07 2021-06-23 고쿠리츠다이가쿠호진 도호쿠다이가쿠 광 센서 및 그 신호 판독 방법 그리고 고체 촬상 장치 및 그 신호 판독 방법

Also Published As

Publication number Publication date
US7820467B2 (en) 2010-10-26
KR20070004782A (ko) 2007-01-09
US7518143B2 (en) 2009-04-14
EP2533289B1 (en) 2017-08-30
WO2005083790A1 (ja) 2005-09-09
US20090225210A1 (en) 2009-09-10
JP4502278B2 (ja) 2010-07-14
US20070131991A1 (en) 2007-06-14
JPWO2005083790A1 (ja) 2007-11-29
EP1732134B1 (en) 2012-10-24
EP1732134A4 (en) 2010-09-22
US8120016B2 (en) 2012-02-21
EP2533289A1 (en) 2012-12-12
US20090140305A1 (en) 2009-06-04
EP1732134A1 (en) 2006-12-13

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