JPH09246514A

JPH09246514A - 増幅型固体撮像装置

Info

Publication number: JPH09246514A
Application number: JP8055234A
Authority: JP
Inventors: Yasushi Watanabe; 恭志渡辺; Hiroaki Kudo; 裕章工藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-12
Filing date: 1996-03-12
Publication date: 1997-09-19
Also published as: US6023293A; KR100262286B1; KR970067922A

Abstract

(57)【要約】【課題】イメージセンサ部と複数の駆動回路部の電位
が独立に設定でき、駆動条件の最適化が図れる増幅型固
体撮像装置を実現する。【解決手段】イメージセンサ部Ａと駆動回路部Ｂは、
共通のｎ^-型の半導体基板100上に中間にウェル分離部Ｃ
を挟んで形成されている。両者はそれぞれ独立したｐ^-
型の半導体ウェル層２１、ｐ^-型の半導体ウェル層120内
に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ（金属−酸
化膜−半導体）型又は接合ゲート型ＦＥＴ（電界効果ト
ランジスタ）を用いた増幅型固体撮像装置に関し、特に
優れた性能と低い駆動電圧を達成できる構造を有する増
幅型固体撮像装置に関する。

【０００２】

【発明の背景】固体撮像装置としては現在主流である電
荷結合素子（ＣＣＤ）にかわり、各画素で発生した信号
電荷そのものを読み出さず、画素内で信号を増幅した
後、走査回路により読み出す、増幅型固体撮像装置が提
案されている。これによリ読み出しによる信号量の制限
はなくなり、ダイナミックレンジはＣＣＤより有利とな
る。また駆動は信号読み出し画素を含む水平・垂直ライ
ンのみの駆動で良くその電圧も低いため、消費電力はＣ
ＣＤより少ない。

【０００３】ところで、画素内での増幅にはトランジス
タを用いるのが一般的で、トランジスタの種類によりＳ
ＩＴ型、バイポーラ型、ＦＥＴ型（ＭＯＳ型および接合
型がある）等に分けられる。読み出しの走査回路は通常
ＭＯＳ−ＦＥＴ型が構造が簡単で、作製が容易であるた
め、ＭＯＳ−ＦＥＴ型が好ましく、両者をモノリシック
に形成できるので、ＦＥＴ型画素の方が装置全体の構成
上有利である。ＦＥＴ型の内、画素内に単一のＦＥＴの
み含むものが画素密度を高める上で有利となる。このタ
イプには、ＣＭＤ（ＣｈａｒｇｅＭｏｄｕｌａｔｉｏ
ｎＤｅｖｉｃｅ）型、ＦＧＡ（ＦｌｏａｔｉｎｇＧ
ａｔｅＡｒｒａｙ）型、ＢＣＭＤ（ＢｕｌｋＣｈａ
ｒｇｅＭｏｄｕｌａｔｅｄＤｅｖｉｃｅ）型等が報
告されている。

【０００４】図１２にＣＭＤ型の画素を示す。ＣＭＤ型
の画素を有する増幅型固体撮像装置は、図１２に示す画
素が複数個用いられ、複数個の画素がマトリクス状に配
列された構成になっている。図１２（ａ）は前記画素の
平面図であり、（ｂ）は（ａ）のＧ−Ｇ線よる断面図で
ある。図１３は図１１（ｂ）に於けるラインＨ−Ｈに沿
う深さ方向のポテンシャル分布図を示す。これら図１２
及び図１３で示される増幅型固体撮像装置は、−中村
他、『ゲート蓄積型ＭＯＳフォトトランジスタ・イメー
ジセンサ』、１９８６年テレビジョン学会全国大会、
ｐ．５７に示されている。

【０００５】以下にその構成を概説する。図１２（ｂ）
に示すように、ｐ型基板１上にはｎ型ウェル２が埋め込
みチャネルとして形成されている。ｎ型ウェル２上には
絶縁膜６を介してゲート電極３が形成されている。ま
た、ｎ型ウェル２により相互に分離された高濃度ｎ層か
らなるソース（ソース領域）４及びドレイン（ドレイン
領域）５が、ｎ型ウェル２内に形成されている。図１２
（ａ）に示すように、各画素毎に形成されたゲート電極
３には水平方向に共通に、ゲート端子７に接続され、各
ソース４は垂直方向に共通にソース端子８に接続されて
いる。

【０００６】次に、図１３を参照しつつ、ＣＭＤ型画素
の動作を説明する。まず、信号蓄積時には、ゲート電圧
が電圧Ｖ_Lとされ、光電変換により発生した信号電荷
（正孔）は半導体／絶縁膜界面に蓄積される。次いで、
信号読み出し時に、ゲート電圧を前記電圧Ｖ_Lよりも高
電位の電圧Ｖ_Mとする。このとき、信号電荷の量に応じ
てドレイン５とソース４との間の電流が変化するので、
この変化した電流値を信号出力として読み出す。このと
き、同一ソース端子８上の他の画素はゲート電圧がＶ_L
レベルのため検出されない。即ち、選択された画素のみ
が読み出される。信号電荷をクリアし次の信号蓄積に備
えるリセット動作は、ゲート電圧をＶ_Hとし、深さ方向
に単調減少するポテンシャル勾配を付けることにより、
ｎ形ウェル２／絶縁膜６の界面に蓄積した信号電荷（正
孔）をその真下の基板１ヘ、図１２（ｂ）に破線で示す
経路により排出する。

【０００７】ＣＭＤ型構造の問題点としては、信号電荷
蓄積密度を高めるため、ｎ形ウェルである埋め込みチャ
ネル層の不純物濃度を高めると、前記リセット動作時の
ゲート電圧を非常に高くしなければならない点である。
例えば以下の条件１を考える。

【０００８】（条件１）基板濃度：１．０×１０¹⁵ｃｍ^-3 ｎ層濃度：３．０×１０¹⁵ｃｍ^-3 ｎ層厚：１．５μｍゲート絶縁膜厚：８０ｎｍここで、ｎ型ウェル２の表面からｐ型基板１側ヘポテン
シャルが単調滅少する限界条件は、前記条件の場合、下
式（１）式のようになる。

【０００９】

【数１】

【００１０】従って、リセット動作に必要なゲート電圧
Ｖ_Gは、フラットバンド電圧Ｖ_FB＝−０．８５Ｖの場
合、Ｖ_G＝２０．０となり、非実用的な大きな値とな
る。

【００１１】ＣＭＤ型の他の問題点として、暗時におい
てｎ型ウェル２／絶縁膜６の界面が空乏化するため、暗
電流が多くなることが挙げられる。

【００１２】ＦＥＴ型の増幅型固体撮像装置で暗電流を
低減できる方式のものとしてＦＧＡ型がある。図１４は
ＦＧＡ型の画素部を示す。同図（ａ）は画素部の断面図
を、同図（ｂ）は（ａ）のラインＫ−Ｋに沿う深さ方向
ポテンシャル分布を示す。これらの従来技術は、−Ｊ．
Ｈｙｎｅｃｅｋ，”ＡＮｅｗＤｅｖｉｃｅＡｒｃ
ｈｉｔｅｃｔｕｒｅＳｕｉｔａｂｌｅｆｏｒＨｉ
ｇｈ−ＲｅｓｏｌｕｔｉｏｎａｎｄＨｉｇｈ−Ｐｅ
ｒｆｏｒｍａｎｃｅＩｍａｇｅＳｅｎｓｏｒ”，Ｉ
ＥＥＥＴｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，ｐ．６４
６，（１９８８）．に記載されている。

【００１３】このＦＧＡ型のＣＭＤ型との相違は、図１
４（ａ）に示すように、ゲート電極３下のｎ型ウェル２
上に、比較的高濃度のｐ層９を設けたことである。信号
蓄積時及び読み出し時にはゲート電圧はＶ_Lとし、信号
電荷（正孔）がｐ層９に蓄積することによるｎウェル層
２のチャネルポテンシャルの変化を、トランジスタの閾
値の変化として読み出す。同一信号線上の他の画素は、
そのゲート電圧が読み出し時のみＶ_Lレベルのため検出
されない。リセット動作はＣＭＤ型と同様で、ゲート電
圧をＶ_Hとして深さ方向に単調減少するポテンシャル勾
配を付けることにより、ｐ層９に蓄積した信号電荷をそ
の真下の半導体基板１へ排出する。ｐ層９はこのリセッ
ト動作時においても空乏化しないから、暗電流は抑えら
れる。

【００１４】しかしながら、ｐ層９がリセット動作時に
も空乏化しないことは、信号電荷の完全転送がされない
ことを意味し、残像の発生とリセットノイズの増大とい
う欠点をもたらす。

【００１５】ＦＧＡ型の改善としてＢＣＭＤ型が提案さ
れている。−Ｊ．Ｈｙｎｅｃｅｋ，“ＢＣＭＤ−Ａｎ
ＩｍｐｒｏｖｅｄＰｈｏｔｏｓｉｔｅＳｔｒｕｃｔ
ｕｒｅｆｏｒＨｉｇｈＤｅｎｓｉｔｙＩｍａｇ
ｅＳｅｎｓｏｒ”，ＩＥＥＥＴｒａｎｓ．Ｅｌｅ
ｃ．Ｄｅｖ．，ｐ−１０１１，（１９９１）．図１５は
ＢＣＭＤ型の画素を示したものであり、同図（ａ）は画
素の断面図であり、同図（ｂ）は（ａ）のラインＬ−Ｌ
に沿う深さ方向ポテンシャル分布を示している。同図
（ａ）に示すように、ＢＣＭＤ型は、ｎ型半導体基板１
０上にｐ層１１、ｎ層１２、及びｐ層１３を積層し、ｐ
層１１、ｎ層１２、及びｐ層１３に亘るソース及びドレ
イン用の高濃度ｐ層１４を形成した構造になっている。

【００１６】ＦＧＡ型と比べると、以下の相違点を有す
る。

【００１７】（１）信号電荷を電子とし、ｎ層１２であ
る埋め込みチャネルに電子を蓄積させている。

【００１８】（２）信号電荷による表面ｐ層１３のポテ
ンシャル変化をＰ−ＭＯＳの閾値変化として検出させて
いる。

【００１９】（３）半導体基板１０をｎ型とし、リセッ
ト動作時にはゲート電圧を低く（Ｖ_L）して信号電荷を
基板１０へ排出させている。

【００２０】ＢＣＭＤ型によれば、信号電荷の完全転送
が達成される。しかしながら、本構造ではｐ−ｎ−ｐ−
ｎの多層構造のため、駆動条件の最適化を図るのが困難
であり、また作製も複雑になるという欠点を有する。

【００２１】本願出願人は上述の各増幅型固体撮像装置
の問題点を解決するため、新規な構造の画素について以
下の４種類のものを提案し、特願平６−３０９５３号、
特願平７−５１６４１号、特願平８−１９１９９号及び
特願平８−１９２００号でそれぞれ別途出願している。

【００２２】図１６は特願平６−３０９５３号に開示し
たＴＧＭＩＳ型（ＴｗｉｎＧａｔｅＭＯＳＩｍａ
ｇｅＳｅｎｓｏｒ）と呼ばれる構造の画素を示してい
る。ｐ型の半導体基板２１上には、絶縁膜２７を介して
第１のゲート（ホトゲート）電極２２及び第２のゲート
（リセットゲート）電極２３が形成されている。ホトゲ
ート電極２２の下方の半導体基板２１の表面側には、ｎ
型の半導体層２４が形成され、半導体層２４には一組の
ｎ⁺拡散層が形成されている。一方のｎ⁺拡散層は、第１
ゲート電極２２をゲートとするＭＯＳ型ＦＥＴのソース
（ソース領域）２５を構成し、他方のｎ⁺拡散層はドレ
イン（ドレイン領域）を構成する。

【００２３】上記構成において、第１ゲート電極２２を
貫いて入射した光ｈνは、光電変換されて電子・正孔対
を発生するが、電子はドレイン２６へ流出する。一方、
正孔はｎ型の半導体層２４の深さ方向中程に形成される
ポテンシャルバリア及びリセット電極２３下のポテンシ
ャルバリアにより閉じ込められ、半導体層２４の半導体
／絶縁膜界面に蓄積し信号電荷となる。

【００２４】この信号電荷量に応じて半導体層２４のポ
テンシャルが変化する量を、ソース２５における電位変
化として読み出し、出力信号とする。信号電荷の排出
は、第２ゲート電極２３下のポテンシャルバリアを引き
下げてやれば、図１６の点線で示す経路によりｐ型の半
導体基板２１へ流れることにより、容易に達成される。
図１６に示した構造では、信号電荷を表層部に蓄積する
ため十分大きな信号電荷量が扱えると共に、リセット電
圧が低い電圧で可能となる。

【００２５】なお、図中３２は第１のゲート領域を示
し、ｎ型の半導体層２４の内第１ゲート電極２２の下方
に相当する領域が該当する。また、３３は第２ゲート電
極２３下のリセット領域を示している。

【００２６】図１７は図１６に示す画素がマトリクス状
に配設されたイメージセンサ部Ａを示す。第１ゲート電
極２２は水平方向に共通に、Ｖ_A（ｉ），Ｖ_A（ｉ＋
１），…で標記されるクロックライン３０に接続され、
第１垂直走査回路４０に接続される。第２ゲート電極２
３も水平方向に共通に、Ｖ_B（ｉ），Ｖ_B（ｉ＋１），…
で標記されるクロックライン３１に接続され、第２垂直
走査回路４１に接続される。

【００２７】ソース２５は各画素毎に、ｎ型の半導体層
２４の第１のゲート領域３２の中程に形成され、垂直方
向に共通に、Ｖ_S（ｊ），Ｖ_S（ｊ＋１），…と標記した
信号ライン２８に接続される。ドレイン２６は、各画素
周辺にハッチングで示すように形成され、周辺部からド
レイン端子２９を介して電圧Ｖ_Dが与えられる。

【００２８】図１８は上述のＴＧＭＩＳ型を改良した構
造の画素で、特願平８−１９１９９号に開示したもので
ある。ｐ型半導体基板1001上に、ｎ型半導体ウェル層10
04を形成し、第１のゲート領域1009の一部となる第１の
ゲート電極1003を上記ｎ型半導体ウェル層1004上に形成
し、第２のゲート領域1010の一部となる第２のゲート電
極1002を上記ｎ型半導体ウェル層1004に隣接して、上記
ｐ型半導体基板1001上に形成する。更に、第２のゲート
領域に、上記第２のゲート電極1002によるポテンシャル
バリアが形成される領域をｎ型半導体ウェル層1004との
間に確保し、ｐ型低抵抗表面チャネル層1008を上記第２
のゲート電極1002を形成する前に形成しておく。次に、
第１のゲート電極1003をゲートとするＭＯＳ型トランジ
スタのソース1005及びドレイン1006用のｎ⁺拡散層を形
成する。

【００２９】上記構成において、第１のゲート電極1003
を貫いて入射した光ｈνは、上記ｎ型半導体ウェル層10
04の光電変換領域において、光電変換により電子・正孔
対を発生するが、電子はドレイン領域へ流出する。一
方、正孔はｎ型半導体ウェル層1004の中程に形成される
ポテンシャルバリア及び第２のゲート電極1002下のポテ
ンシャルバリアにより閉じ込められ、第１のゲート領域
の半導体／絶縁膜界面に蓄積し信号電荷となる。この信
号電荷量に応じてｎ型半導体ウェル層1004のポテンシャ
ルが変化する量を、ソース1005の電位変化として読み出
し、出力信号とする。

【００３０】信号電荷の排出は、第２のゲート領域1002
下のポテンシャルバリアを引き下げてやれば、図１８に
示す経路により上記低抵抗表面リセットドレイン（ｐ型
低抵抗表面チャネル層1008）へ流れることにより容易に
達成される。ここで、第２のゲート領域の半導体表面と
ｐ型半導体基板1001との中程に形成されるポテンシャル
の尾根1007の影響を受けることなく完全に蓄積電荷を排
出するリセット動作を完遂できる。なお、ポテンシャル
の尾根1007については、この先行出願で明らかにされて
いるので、ここでは省略する。

【００３１】図１９は図１８に示す画素を用いて２次元
イメージセンサを構成する場合の例を示したものであ
る。ここで、第１のゲート電極1003は水平方向に共通
に、Ｖ_A（ｉ），Ｖ_A（ｉ＋１），…で標記されるクロッ
クラインに接続される。第２のゲート電極1002も水平方
向に共通に、Ｖ_B（ｉ），Ｖ_B（ｉ＋１），…で標記され
るクロックラインに接続される。なお、第２のゲート電
極1002は第１のゲート電極1003の下側に形成される。ソ
ース1005は各画素で第１のゲート電極下部のｎ型半導体
ウェル層の中央付近に形成され、垂直方向に共通に、Ｖ
_S（ｊ），Ｖ_S（ｊ＋１）で標記される信号ラインに接続
される。ドレイン1006は各画素の周辺部よりドレイン端
子1019を介して電圧Ｖ_Dが与えられる。また、リセット
ドレイン1008は第２のゲート電極1002の下部に形成さ
れ、水平方向に共通に接続されてリセット電圧Ｖ_RDが与
えられる。

【００３２】図２０は上述のＴＧＭＩＳ型のものを別の
観点から改良した構造の画素であり、特願平８−１９２
００号で開示したものである。

【００３３】ｐ型半導体基板1011上に、ｎ型半導体ウェ
ル層1014を形成し、第１のゲート領域1076の一部となる
第１のゲート電極1013を上記ｎ型半導体ウェル層1014上
に形成し、第２のゲート領域1017の一部となる第２のゲ
ート電極1012を上記ｎ型半導体ウェル層1014に隣接し
て、上記ｐ型半導体基板1011上に形成する。次に、第１
のゲート電極1003をゲートとするＭＯＳ型トランジスタ
のソース1015及びドレイン1016用のｎ⁺拡散層を形成す
る。

【００３４】ところで、図１６に示すＴＧＭＩＳ型の増
幅型固体撮像装置では、第２のゲート電極幅が高画素小
型化するに伴って、蓄積電荷が排出される経路にソー
ス、ドレインに印加されている電位によって３次元的に
ポテンシャルの尾根が形成され、完全に蓄積電荷を半導
体基板に排出できないという問題が生じていた。

【００３５】この改良型では、このポテンシャルの尾根
が形成されるのを緩和するように、第２のゲート領域10
17に隣接して、トレンチ構造1018を形成することで、ソ
ース1015、ドレイン1016に印加される電位を空間的に緩
和することが可能になり、蓄積電荷を半導体基板1011へ
排出するチャネルを確保することが可能となった。

【００３６】ここで、第２のゲート領域1017に隣接する
全領域にトレンチ構造1018を形成する必要はなく、第２
のゲート領域1017の一部に蓄積電荷を完全に排出できる
チャネルを確保することができれば、蓄積電荷を完全に
排出できるので、トレンチ構造1018も一部に形成すれば
済む。

【００３７】図２１は図２０に示す画素がマトリクス状
に配設されたイメージセンサ部を示す。第１のゲート電
極1012は水平方向に共通に、Ｖ_A（ｉ），Ｖ_A（ｉ＋
１），…で標記されるクロックラインに接続され、第１
垂直走査回路４０に接続される。第２のゲート電極1013
も水平方向に共通に、Ｖ_B（ｉ），Ｖ_B（ｉ＋１），…で
標記されるクロックラインに接続され、第２垂直走査回
路４１に接続される。

【００３８】ソース領域1015は各画素毎に、ｎ型半導体
ウェル層1014の第１のゲート領域の中程に形成され、垂
直方向に共通に、Ｖ_S（ｊ），Ｖ_S（ｊ＋１），…と標記
した信号ラインに接続される。ドレイン領域1016は、各
画素周辺に形成され、周辺部からドレイン端子1019を介
して電圧Ｖ_Dが与えられる。

【００３９】図２２は特願平７−５１６４１号で先に提
案したＢＤＭＩＳ型（ＢｕｌｋＤｒａｉｎＭＯＳ
ＩｍａｇｅＳｅｎｓｏｒ）と呼ばれる構造の画素を示
している。ｐ型半導体基板1021の主面1051に接してｐ型
半導体基板1021内にｎ型のウェル1022が形成されてお
り、更にウェル1022内に主面1051に接してｐ⁺型のソー
ス1023が形成されている。ウェル1022のソース1023を除
いた領域上に絶縁膜を介して第１のゲート電極1024が形
成されている。また、ウェル1022に隣接した基板1021上
には絶縁膜を介して第２のゲート電極1025が形成されて
いる。絶縁膜が設けられたウェル1022の表面近傍部105
3、絶縁膜及び第１のゲート電極1024は第１のゲート領
域1055を構成する。

【００４０】また、絶縁膜が設けられた基板1021の表面
近傍部1054、絶縁膜及び第２のゲート電極1025は第２の
ゲート領域1056を構成する。

【００４１】第１のゲート電極1024に適当な電圧を印加
すると、第１のゲート領域1055の表面近傍部1053に小数
キャリアである正孔のためのｐチャネルが形成される。
また、第２のゲート電極1025に適当な電圧を印加する
と、第２のゲート領域1056の表面近傍部1054を含む第２
のゲート電極1025の下方の基板1021全体がｐチャネルを
形成する。従って、電圧Ｖ_Dが印加された基板1021と電
圧Ｖ_Sが印加された半導体領域1023との間に正孔による
電流を流すためのチャネルが形成され、図２２の実線で
示されるように電流が流れる。

【００４２】第１のゲート電極1024を貫いて光ｈνが入
射すると、第１のゲート電極1024の下方に位置するウェ
ル1022及び半導体基板1021において、光電変換により電
子・正孔対が発生する。発生した正孔はソース1023へ流
出し、一方、電子はウェル1022の中程に形成されるポテ
ンシャル井戸に蓄積して信号電荷となる。この信号電荷
となる電子はウェル1022において多数キャリアである。
蓄積した信号電荷はその電荷量に応じてウェル1022のポ
テンシャルを変化させ、更に第１のゲート領域1055の表
面近傍部1053の表面ポテンシャルを変化させる。

【００４３】従って、基板1021とソース1023とを流れる
電流は蓄積した信号電荷量に応じて変化する。基板1021
とソース1023との間に一定電流が流れるようにしておけ
ば、蓄積した信号電荷量に応じて基板1021とソース1023
との間の電位が変化し、また、基板1021とソース1023と
の間を一定の電位に保っておけば、蓄積した信号電荷量
に応じて基板1021とソース1023との間に流れる電流が変
化する。このようにして、基板1021とソース1023との間
で、第１のゲート領域1055及び第２のゲート領域1056の
表面近傍部1053及び1054をチャネルとする第１のトラン
ジスタが形成され、蓄積した信号電荷量に応じてトラン
ジスタの電気的特性が変化することになる。

【００４４】更に、第２のゲート領域1056の表面近傍部
1054に第１のゲート領域1055が設けられていない側で隣
接し、主面1051に接するように、基板1021内にリセット
ドレイン領域1026が設けられている。第２のゲート電極
1025に適当な電圧を印加し、第２のゲート領域1056の表
面近傍部1054のポテンシャルバリアを引き下げてやれ
ば、ウェル1022に蓄積された信号電荷は、図２２に点線
で示す経路に沿ってリセットドレイン領域1026へ流れ
る。このようにして、ウェル1022とリセットドレイン領
域1026との間で、第２のゲート領域1056の表面近傍部10
54をチャネルとする第２のトランジスタが形成され、信
号電荷の排出が達成される。

【００４５】図２３は図２２に示す画素がマトリクス状
に配設されたイメージセンサ部を示す。第１のゲート電
極1024は水平方向に共通に、Ｖ_A（ｉ），Ｖ_A（ｉ＋
１），…で標記されるクロックラインに接続され、第１
垂直走査回路４０に接続される。第２のゲート電極1025
も水平方向に共通に、Ｖ_B（ｉ），Ｖ_B（ｉ＋１），…で
標記されるクロックラインに接続され、第２垂直走査回
路４１に接続される。

【００４６】ソース1023は各画素毎に、ｎ型の半導体層
1022の第１のゲート領域1055の中程に形成され、垂直方
向に共通に、Ｖ_S（ｊ），Ｖ_S（ｊ＋１），…と標記した
信号ライン1034に接続される。なお、ドレインは基板10
21であるため、図２３には表れていない。

【００４７】図２４は図１６で説明したＴＧＭＩＳ型の
画素により構成されたイメージセンサ部Ａと駆動回路Ｂ
をｐ型の半導体基板120′上に形成した増幅型固体撮像
装置の断面（図１７のＰＱＲに沿った断面に相当）を示
している。

【００４８】イメージセンサ部Ａのうち図１６と対応す
る部分には、図１６と同一の符号を付してあり、具体的
な説明については省略する。一方、周辺回路Ｂ′はＣＭ
ＯＳインバータにより構成された第２垂直回路を示して
いる。

【００４９】基板120′表面に形成されたｐ⁺領域101に
より基板電位Ｖ_SUBが印加される。また、基板120′表面
には基板120′と同一導電型のウェル130と、反対導電型
のウェル140が形成され、これらのウェル130、140内に
前記ＣＭＯＳインバータが形成されている。ウェル130
にはｐ⁺領域131を介して電位Ｖ_Lが印加される。一方、
ウェル140にはｎ⁺領域141を介して電位Ｖ_Hが印加され
る。

【００５０】

【発明が解決しようとする課題】このＴＧＭＩＳ型増幅
型固体撮像装置を駆動する場合、第１のゲート電極（ホ
トゲート電極）用垂直走査回路により生成されるパルス
は振幅は、Ｖ_L−Ｖ_Hとなり、第２のゲート電極（リセッ
トゲート電極）用垂直走査回路により生成されるパルス
は振幅はＶ_M−Ｖ_H（但し、Ｖ_L≦Ｖ_M≦Ｖ_H）。

【００５１】このため、同一ウェル（同一基板
（Ｐ_SUB））上にイメージセンサ部Ａ及び周辺回路部
Ｂ′を形成する場合、要求される電位差に応じてイメー
ジセンサ部Ａと周辺回路部Ｂ′との距離を大きく離す必
要があり、集積度の向上が図れず、また駆動電圧の自由
度も大きく制限される。

【００５２】また、同一ウェル上に異なった電圧を設定
すると、離隔距離を大きくしたとしても設定電位差に伴
う無効電流が発生し、また寄生のバイポーラトランジス
タが動作し、或いは寄生のサイリスタが動作するため、
誤動作を生じるという問題点もある。

【００５３】このような、問題点はＴＧＭＩＳ型増幅型
固体撮像装置に限らず、上記のＴＧＭＩＳ改良型、ＢＤ
ＭＩＳ型増幅型固体撮像装置についても同様に発生す
る。即ち、いずれも上記のＴＧＭＩＳ型増幅型固体撮像
装置同様にイメージセンサ部と周辺回路部とを同一半導
体層中に形成しているからである。

【００５４】本発明はこのような現状に鑑みてなされた
ものであり、上記の各増幅型固体撮像装置が有する問題
点を解消できる増幅型固体撮像装置を提供することを目
的とする。

【００５５】

【課題を解決するための手段】本発明の増幅型固体撮像
装置は、半導体基体の表面に形成されたトランジスタで
あって、入射する光によって発生した電荷を該トランジ
スタ内の該半導体基体表面に蓄積し、該蓄積された信号
電荷に応じた電気信号の変化を出力するトランジスタ
と、該トランジスタに隣接して設けられた第１のゲート
領域であって、該半導体基体の一部と、該半導体基体の
一部上に形成された第１の絶縁膜と、該第１の絶縁膜上
に設けられた第１のゲート電極とを有し、該第１のゲー
ト電極に印加された電圧に基づいて、該蓄積された信号
電荷を該半導体基体の表面から内部へ移動させる第１の
ゲート領域とを有する増幅型光電変換素子からなるイメ
ージセンサ部と、該イメージセンサ部を駆動する駆動回
路とが第１導電型の半導体基板上に形成された増幅型固
体撮像装置において、該イメージセンサ部と該駆動回路
部とが、該第１導電型の半導体基板内に互いに分離して
形成された第２導電型の半導体層中に個別に形成されて
おり、そのことにより上記目的が達成される。

【００５６】また、本発明の増幅型固体撮像装置は、光
電変換により発生した信号電荷を蓄積する半導体基体表
面近傍部と、該半導体基体表面上に形成された第１のゲ
ート電極とからなる第１のゲート領域と、該半導体基体
表面に該半導体基体濃度に比べて高濃度な不純物層によ
って形成されたソース及びドレインとを有するトランジ
スタと、一部分が該第１のゲート領域に隣接する該半導
体基体表面近傍部と、該半導体基体表面上に絶縁膜を介
して形成され、一部分が該第１のゲート電極に隣接する
第２のゲート電極とからなる第２のゲート領域と、該半
導体基体表面であって、該第１のゲート電極と該第２の
ゲート電極との隣接部から該半導体基体表面方向に沿っ
て所定の距離を有する部分に、該半導体基体濃度よりも
高濃度な不純物層を形成してなる電荷排出用ドレインと
を有する電荷排出部とを備え、該蓄積信号電荷を該電荷
排出部の該電荷排出用ドレインに排出するように成した
増幅型光電変換素子からなるイメージセンサ部と、該イ
メージセンサ部を駆動する駆動回路部とが第１導電型の
半導体基板上に形成された増幅型固体撮像装置におい
て、該イメージセンサ部と該駆動回路部とが、該第１導
電型の半導体基板内に互いに分離して形成された第２導
電型の半導体層中に個別に形成されており、そのことに
より上記目的が達成される。

【００５７】また、本発明の増幅型固体撮像装置は、光
電変換により発生した信号電荷を蓄積する半導体基体表
面近傍部と、該半導体基体表面上に形成された第１のゲ
ート電極とからなる第１のゲート領域と、該半導体基体
表面に該半導体基体濃度に比べて高濃度な不純物層によ
って形成されたソース及びドレインとを有するトランジ
スタと、一部分が該第１のゲート領域に隣接する該半導
体基体表面近傍部と、該半導体基体表面上に絶縁膜を介
して形成され、一部分が該第１のゲート電極に隣接する
第２のゲート電極とからなる第２のゲート領域を備え、
該第１のゲート領域に蓄積された信号電荷を該第２のゲ
ート領域を介して該半導体基体に排出する電荷排出部と
を有する増幅型光電変換素子を一次元又は二次元に配列
したイメージセンサ部であって、任意の光電変換素子の
該電荷排出部と、該任意の光電変換素子に隣接する光電
変換素子のトランジスタ部との間に電界阻止部を設けた
イメージセンサ部と、該イメージセンサ部を駆動する駆
動回路部とが第１導電型の半導体基板上に形成された増
幅型固体撮像装置において、該イメージセンサ部と該駆
動回路部とが、該第１導電型の半導体基板内に互いに分
離して形成された第２導電型の半導体層中に個別に形成
されており、そのことにより上記目的が達成される。

【００５８】また、本発明の増幅型固体撮像装置は、半
導体基体の一表面に設けられた半導体領域と、光電変換
により発生した信号電荷を蓄積する該半導体基体の表面
近傍部と、該表面近傍部上に形成された第１のゲート電
極とからなる第１のゲート領域と、該半導体基体の一表
面側にあって該第１のゲート領域に隣接する該半導体基
体の表面近傍部と、該表面近傍部上に絶縁膜を介して形
成された第２のゲート領域とを有し、該半導体領域と該
半導体基体との間で該第１のゲート領域の表面近傍部を
チャネルとするトランジスタを形成するように構成し、
該信号電荷によって生じる該トランジスタの特性変化を
出力信号とする増幅型光電変換素子からなるイメージセ
ンサ部と、該イメージセンサ部を駆動する駆動回路部と
が第１導電型の半導体基板上に形成された増幅型固体撮
像装置において、該イメージセンサ部と該駆動回路部と
が、該第１導電型の半導体基板内に互いに分離して形成
された第２導電型の半導体層中に個別に形成されてお
り、そのことにより上記目的が達成される。

【００５９】好ましくは、前記第２導電型の半導体層と
前記第１導電型の半導体基板との接合面近傍に、該半導
体層よりも高濃度の第２導電型の第２の半導体層を形成
する。

【００６０】以下に作用を説明する。

【００６１】上記構成によれば、イメージセンサ部と、
これを駆動したり、或いは信号処理をする駆動回路部と
が同一半導体基体上の別々の半導体層に形成されている
ため、各層の電位を独立に設定できる。このため、駆動
回路部においては、駆動のための電圧を種々設定でき
る。従って、最適化が容易に図れる。また、信号処理部
においても電圧の自由度を向上できるので、ダイナミッ
クレンジを大きくとれる。

【００６２】また、第２導電型の半導体層と第１導電型
の半導体基板との接合面近傍に、半導体層よりも高濃度
の第２導電型の第２の半導体層を形成すれば、完全空乏
化を防止できるので、イメージセンサ部及び駆動回路部
各々についてウェル電位を均一に固定できる。

【００６３】

【発明の実施の形態】以下に本発明の実施の形態を図面
に従って説明する。

【００６４】（実施形態１）図１は図１６に示すＴＧＭ
ＩＳ型の画素をマトリクス状に配設した増幅型固体撮像
装置の実施形態１のイメージセンサ部及び駆動回路部の
断面を示す。この増幅型固体撮像装置は、ＴＧＭＩＳ型
の画素を有するイメージセンサ部Ａと、その周辺回路た
る駆動回路部Ｂとを有する。両者は半導体基板100内の
互いに分離されたウェル層２１、120内に個別に形成さ
れている。今少し説明すると、各ウェル層２１、120は
ウェル分離部Ｃを挟んで基板100表面に形成され、ウェ
ル分離部Ｃでは基板100が表面まで存在し、ｎ⁺領域101
を介して基板電位Ｖ_SUBが印加される。なお、図１中
の、132はｐ型ウェル層130に形成されたｎＭＯＳソース
であり、133はｎＭＯＳドレインである。また、142はｎ
型ウェル層140に形成されたｐＭＯＳソースであり、143
はｐＭＯＳドレインである。

【００６５】このように、本実施形態１の増幅型固体撮
像装置の多くの構成は、図２４に示すものと共通してい
るので、対応する部分に同一の符号を付して、具体的な
説明については省略する。

【００６６】駆動回路部Ｂでは、電位Ｖ_L〜Ｖ_Hの間で動
作する駆動信号を得ることが可能となる。即ち、イメー
ジセンサ部の基準電位（＝接地）とは独立に駆動電圧を
設定することが可能になる。今少し説明すると、本発明
の増幅型固体撮像装置においては、信号電荷の蓄積時、
読み出し時及びリセット時には、２種類あるゲート電極
２２、２３に種々の電位（例えば、“Ｈ”レベル、
“Ｌ”レベル、両者の中間の“Ｍ”レベル）を与える必
要があるところ、イメージセンサ部Ａと駆動回路部Ｂを
同一のウェル層内に形成すると、イメージセンサ部Ａは
基準電位（接地）であるため、駆動回路部ＢのＶ_Lは基
準電位に規定され、マイナス電位による駆動が行えな
い。このため、その分、駆動回路部Ｂの駆動条件の自由
度が制限される不利がある。しかるに、本発明では上記
のように、イメージセンサ部Ａと駆動回路部Ｂとが別々
のウェル層に形成されているため、このような制限がな
いからである。

【００６７】このため、本実施形態１によれば、駆動回
路部Ｂにおける駆動のための電圧レベルを種々のレベル
に設定できるので、駆動条件の最適化が容易に図れる。
また、イメージセンサ部Ａにおいても電圧の自由度を大
幅に向上できるので、ダイナミックレンジを大きくと
れ、検出精度の向上が図れる利点がある。

【００６８】なお、本実施形態１では、駆動回路部Ｂと
して、第２垂直走査回路４１（図２３等参照）を例にと
って説明しているが、第１垂直回路、水平駆動回路等に
ついても同様に適用できる。即ち、Ｖ_HとＶ_Lのうち少な
くとも一方が異なる回路は、それぞれ異なったウェル内
に形成することによって各回路の電圧レベルの最適化が
図れるからである。このことは、以下の各実施形態につ
いても同様である。

【００６９】（実施形態２）図２は図１６に示すＴＧＭ
ＩＳ型の画素をマトリクス状に配設した増幅型固体撮像
装置の実施形態２のイメージセンサ部及び駆動回路部の
断面を示す。本実施形態２では、ウェル層２１と半導体
基板100との接合面近傍領域及びウェル層120と半導体基
板100との接合面近傍領域に、ウェル層２１、120と同一
の導電型であってこれらよりも高濃度の、即ちｐ⁺型の
半導体層110がそれぞれ形成されており、その他の構造
については上記実施形態１と同様である。

【００７０】かかる構造の本実施形態２によれば、実施
形態１では奏し得ない以下の効果を奏することができ
る。即ち、高濃度のｐ⁺半導体層110がない場合は、ｐ^-
層２１（或いは120）とｎ^-基板100との間が完全に空乏
化するため、リセット動作によりｎ^-基板100に排出され
る電荷、熱励起による電荷或いは光電変換による電荷に
より、図３に示すように、空乏層に起因するポテンシャ
ル変動が発生し、これによりｎ^-層２４（或いは140）の
ウェル電位がイメージセンサ部Ａ或いは駆動回路部Ｂの
動作条件に無関係に変動を生じる。このため、イメージ
センサ部Ａ或いは駆動回路部Ｂが動作の不安定を発生す
る。

【００７１】これに対して、本実施形態２のように、ウ
ェル層２１、120とｎ^-基板100との接合面近傍領域に高
濃度のｐ⁺半導体層110を形成すると、完全空乏化しない
ため、図４に示すように、入射された光による光電変換
電荷によってのみポテンシャルが変動することになり、
イメージセンサ部Ａ及び駆動回路部Ｂ６各々についてウ
ェル電位を均一に固定することが可能になる。このた
め、イメージセンサ部Ａ或いは駆動回路部Ｂの動作の安
定化が図れる。

【００７２】また、上記のような高濃度のｐ⁺半導体層1
10を形成しておくと、高電流が急激に流れた場合に、こ
のｐ⁺半導体層110が抵抗を少なくする機能を有するた
め、ラッチアップ等の不安定状態を回避できる利点もあ
る。

【００７３】なお、ｐ⁺半導体層110は、ウェル層２１、
120を形成する前後の時期に、高エネルギーイオン注入
等の技術により形成することが可能である。

【００７４】図２において各部の濃度及び寸法の例を以
下に示す。

【００７５】半導体基板100の濃度：２×１０¹⁴ｃｍ^-3 ｐ⁺層110の濃度：３×１０¹⁶ｃｍ^-3 ウェル２１、120の濃度：１×１０¹⁵ｃｍ^-3 ｎ層２４の濃度：３×１０¹⁵ｃｍ^-3 ｐウェル130の濃度：５×１０¹⁶ｃｍ^-3 ｎウエル140の濃度：５×１０¹⁶ｃｍ^-3 ｐ⁺層110の厚さ：１×１０^-4ｃｍウェル２１、120の厚さ：２×１０^-4ｃｍｎ層２４の厚さ：１×１０^-4ｃｍｐウェル130の厚さ：１．５×１０^-4ｃｍｎウェル140の厚さ：１．５×１０^-4ｃｍ

【００７６】（実施形態３）図５は増幅型固体撮像装置
に使用される画素部の構造の他の例を示す。この実施形
態の画素は、接合ゲート型ＦＥＴよりなる。本実施形態
の画素では、図１６の第１ゲート電極２２の代わりに接
合ゲートとなる高濃度Ｐ⁺層６０を用いている。接合ゲ
ート６０の電位は、リセット動作でＰ基板２１と等電位
とされた後フローティングとされ、信号電荷（正孔）の
蓄積に応じて＋方向へ電位が増大する。

【００７７】なお、図１６と対応する部分については同
一の符号を付し、具体的な説明については省略する。

【００７８】図６は図５に示す画素をマトリクス状に配
設した増幅型固体撮像装置の実施形態３のイメージセン
サ部及び駆動回路部の断面を示す。本実施形態３では、
イメージセンサ部Ａが接合ゲート型ＦＥＴを使用したＴ
ＧＭＩＳ型構造の画素で構成されており、この点で、上
記実施形態１、２のものとは異なっている。なお、対応
する部分については図１、図２と同一の符号を付してあ
る。

【００７９】ここで、ウェル２１はイメージセンサ部Ａ
に共通の領域となり、上記同様のｐ⁺型の領域111を介し
て接地電位が与えられている。ウェル120は駆動回路部
Ｂに共通の領域となり、この領域内で更に同一導電型の
ウェル130と反対導電型のウェル140が形成されている。
ウェル120はウェル130と電気的に接統しており、ｐ⁺型
の領域131を介して電位Ｖ_Lが印加される。一方、ウェル
140はｎ⁺型の領域141を介して電位Ｖ_Hが印加される。こ
のため、本駆動回路部Ｂでは、上記実施形態１、２のも
のと同様に、電位Ｖ_L〜Ｖ_Hの間で動作する駆動信号を得
ることが可能となる。即ち、イメージセンサ部Ａの基準
電位（＝接地）とは独立に駆動電圧を設定することが可
能になる。

【００８０】本実施形態３においても、図６に示すよう
に、ウェル２１、ウェル120共に、基板100との接合面近
傍領域に、ウェル２１、120と同一導電型でウェルより
高濃度の層110を形成することが可能である。かかる高
濃度の層110を形成すれば、上記実施形態２同様の効果
を奏することができる。

【００８１】（実施形態４）図７は、増幅型固体撮像装
置に使用される画素の構造の更に他の例を示す。この実
施形態の画素は、制御電極付き接合ゲート型ＦＥＴを使
用したＴＧＭＩＳ型構造よりなる。図５に示すものと
は、接合ゲートとなる高濃度Ｐ⁺層６０に第１ゲート
（制御ゲート）電極２２が設けられている点が異なる。
他の部分については、同様であるので、対応する部分に
同一の符号を付しておく。

【００８２】ここで、接合ゲート６０の電位は、リセッ
ト動作でＰ基板と等電位とされた後、第１ゲートに印加
する電位によって適当な値に再設定され、その後信号電
荷（正孔）の蓄積に応じて＋方向へ電位が増大する。

【００８３】図８は図７に示す画素をマトリクス状に配
設した増幅型固体撮像装置の実施形態４のイメージセン
サ部及び駆動回路部の断面を示す。本実施形態４では、
イメージセンサ部Ａが制御電極付き接合ゲート型ＦＥＴ
を使用したＴＧＭＩＳ構造型の画素で構成されており、
この点で、上記実施形態１、２、３のものとは異なって
いる。なお、対応する部分については図１と同一の符号
を付してある。

【００８４】本実施形態４においても、図８に示すよう
に、ウェル２１、ウェル120共に、基板100との接合面近
傍領域に、ウェル２１、120と同一導電型でウェルより
高濃度の層110を形成することが可能である。かかる高
濃度の層110を形成すれば、上記実施形態２同様の効果
を奏することができる。

【００８５】（実施形態５）図９は図１８に示す表面リ
セットドレイン構造を有するＴＧＭＩＳ型の画素をマト
リクス状に配設した増幅型固体撮像装置の実施形態５の
イメージセンサ部及び駆動回路部の断面を示す。本実施
形態５では、イメージセンサ部Ａの画素がリセットドレ
イン1008を第２ゲート領域下の基板表面に形成している
点で、実施形態１のものとは異なっている。なお、対応
すする部分ついては図１と同一の符号を付してある。

【００８６】ここで、ウェル２１はイメージセンサ部Ａ
に共通の領域となり、上記同様のｐ⁺型の領域111を介し
て接地電位が与えられている。ウェル120は駆動回路部
Ｂに共通の領域となり、この領域内で更に同一導電型の
ウェル130と反対導電型のウェル140が形成されている。
ウェル120はウェル130と電気的に接続されており、ｐ⁺
型の領域131を介して電位Ｖ_Lが印加される。一方、ウェ
ル140はｎ^-型の領域141を介して電位Ｖ_Hが印加される。
このため、本駆動回路部Ｂでは、上記実施形態１、２の
ものと同様に電位Ｖ_L〜Ｖ_Hの間で動作する駆動信号を得
ることが可能となる。即ち、イメージセンサ部Ａの基準
電位（＝接地電位）とは独立に駆動電圧を設定すること
が可能になる。

【００８７】本実施形態５においても、ウェル２１、12
0共に基板100との接合面近傍領域に、ウェル２１、120
と同一導電型でウェルより高濃度の層を形成することが
可能である。この層110を形成すれば、上記実施形態２
同様の効果を奏することができる。

【００８８】（実施形態６）図１０は図２０に示すトレ
ンチ構造を有するＴＧＭＩＳ型の画素をマトリクス状に
配設した増幅型固体撮像装置の実施形態６のイメージセ
ンサ部及び駆動回路部の断面を示す。イメージセンサ部
Ａの画素の第２のゲート領域下の基板表面の一部にトレ
ンチ構造1018を形成している点で、実施形態１のものと
異なる。なお、対応する部分には同一の符号を付してあ
る。

【００８９】ここで、ウェル２１はイメージセンサ部Ａ
に共通の領域となり、上記同様のｐ⁺型の領域111を介し
て接地電位が与えられている。ウェル120は駆動回路部
Ｂに共通の領域となり、この領域内で更に同一導電型の
ウェル130と反対導電型のウェル140が形成されている。
ウェル120はウェル130と電気的に接続されており、ｐ⁺
型の領域131を介して電位Ｖ_Lが印加される。一方、ウェ
ル140はｎ^-型の領域141を介して電位Ｖ_Hが印加される。
このため、本駆動回路部Ｂでは、上記実施形態１、２の
ものと同様に電位Ｖ_L〜Ｖ_Hの間で動作する駆動信号を得
ることが可能となる。即ち、イメージセンサ部Ａの基準
電位（＝接地電位）とは独立に駆動電圧を設定すること
が可能になる。

【００９０】本実施形態６においても、ウェル２１、12
0共に基板100との接合面近傍領域に、ウェル２１、120
と同一導電型でウェルより高濃度の層110を形成するこ
とが可能である。この層110を形成すれば、上記実施形
態２同様の効果を奏することができる。

【００９１】（実施形態７）図１１は図２２に示すＢＤ
ＭＩＳ型の画素をマトリクス状に配設した増幅型固体撮
像装置の実施形態７のイメージセンサ部及び駆動回路部
の断面を示す。本実施形態７では、イメージセンサ部Ａ
の画素は基板100をドレインとする構造である点で、実
施形態５のものとは異なる。なお、対応する部分につい
ては同一の符号を付してある。

【００９２】ここで、ウェル２１はイメージセンサ部Ａ
に共通の領域となり、上記同様のｐ⁺型の領域111を介し
て接地電位が与えられている。ウェル120は駆動回路部
Ｂに共通の領域となり、この領域内で更に同一導電型の
ウェル130と反対導電型のウェル140が形成されている。
ウェル120はウェル130と電気的に接続されており、ｐ⁺
型の領域131を介して電位Ｖ_Lが印加される。一方、ウェ
ル140はｎ^-型の領域141を介して電位Ｖ_Hが印加される。
このため、本駆動回路部Ｂでは、上記実施形態１、２の
ものと同様に電位Ｖ_L〜Ｖ_Hの間で動作する駆動信号を得
ることが可能となる。即ち、イメージセンサ部Ａの基準
電位（＝接地電位）とは独立に駆動電圧を設定すること
が可能になる。

【００９３】本実施形態７においても、ウェル２１、12
0共に基板100との接合面近傍領域に、ウェル２１、120
と同一導電型でウェルより高濃度の層110を形成するこ
とが可能である。この層110を形成すれば、上記実施形
態２同様の効果を奏することができる。

【００９４】

【発明の効果】以上詳述したように、本発明の増幅型固
体撮像装置によれば、まず、第１に、イメージセンサ部
と、これを駆動したり、或いは信号処理をする駆動回路
部とが同一半導体基体上の別々の半導体層に形成されて
いるため、各層の電位を独立に設定することが可能とな
る。このため、駆動回路部においては駆動のための電圧
を種々設定することが可能になるので、その最適化が容
易に図れる。また、信号処理部においても電圧の自由度
を大幅に高めることが可能となり、ダイナミックレンジ
を大きくとれるので、画素特性の優れた増幅型固体撮像
装置の実現に大いに寄与できる。

【００９５】また、特に請求項５記載の増幅型固体撮像
装置によれば、各半導体層と基板との接合面近傍領域に
高濃度の半導体層を形成する構成をとるため、完全空乏
化を防止できるので、イメージセンサ部及び駆動回路部
各々についてウェル電位を均一に固定することが可能に
なり、イメージセンサ部及び駆動回路部の動作の安定化
が図れる。このため、信頼性の高い増幅型固体撮像装置
を実現できる。

【図面の簡単な説明】

【図１】本発明増幅型固体撮像装置の実施形態１を示
す、図１７のＰＱＲ線による断面に相当する断面図。

【図２】本発明増幅型固体撮像装置の実施形態２を示す
図１同様の断面図。

【図３】ウェル層と基板との接合界面近傍領域に高濃度
の半導体層を形成しない場合の課題を示すポテンシャル
分布図。

【図４】ウェル層と基板との接合界面近傍領域に高濃度
の半導体層を形成した場合の効果を説明するためのポテ
ンシャル分布図。

【図５】本発明増幅型固体撮像装置の実施形態３で使用
される画素構造を示す断面図。

【図６】本発明増幅型固体撮像装置の実施形態３を示す
図１同様の断面図。

【図７】本発明増幅型固体撮像装置の実施形態４で使用
される画素構造を示す断面図。

【図８】本発明増幅型固体撮像装置の実施形態４を示す
図１同様の断面図。

【図９】本発明増幅型固体撮像装置の実施形態５を示す
図１同様の断面図。

【図１０】本発明増幅型固体撮像装置の実施形態６を示
す図１同様の断面図。

【図１１】本発明増幅型固体撮像装置の実施形態７を示
す図１同様の断面図。

【図１２】従来のＣＭＤ型の増幅型固体撮像装置を示
す、（ａ）は１画素分の平面図、（ｂ）は（ａ）のＧ−
Ｇ線断面図。

【図１３】図１２の増幅型固体撮像装置のポテンシャル
変化を示す図。

【図１４】従来のＦＧＡ型固体撮像装置を示す、（ａ）
は素子断面図、（ｂ）はポテンシャル変化を示す図。

【図１５】従来のＢＣＭＤ型固体撮像装置を示す、
（ａ）は素子断面図、（ｂ）はポテンシャル変化を示す
図。

【図１６】本願出願人が先に提案したＴＧＭＩＳ型の画
素を示す断面図。

【図１７】図１６の画素を用いたイメージセンサ部を示
す平面図。

【図１８】本願出願人が先に提案したＴＧＭＩＳ改良型
の画素を示す断面図。

【図１９】図１８の画素を用いたイメージセンサ部を示
す平面図。

【図２０】本願出願人が先に提案したＴＧＭＩＳ型の画
素を別の観点から改良した画素を示す断面図。

【図２１】図２０の画素を用いたイメージセンサ部を示
す平面図。

【図２２】本願出願人が先に提案したＢＤＭＩＳ型の画
素を示す断面図。

【図２３】図２の画素を用いたイメージセンサ部を示す
平面図。

【図２４】図１６に示す画素により構成される増幅型固
体撮像装置の一従来例を示す断面図。

【符号の説明】

２１ｐ型ウェル２２第１のゲート電極（ホトゲート）２３第２のゲート電極（リセットゲート）２４ｎ層２５ソース（ソース領域）２６ドレイン（ドレイン領域）２８信号ライン２９ドレイン端子３０，３１クロックライン４０第１垂直走査回路４１第２垂直走査回路 100 ｎ^-基板 101 基板電位印加領域 110 埋め込みｐ⁺層 111 ウェル電位印加領域 120 ｐ^-型ウェル 130 ｐ型ウェル 131 ウェル電位印加領域 132 ＮＭＯＳソース 133 ＮＭＯＳドレイン 140 ｎ型ウェル 141 ウェル電位印加領域 142 ＰＭＯＳソース 143 ＰＭＯＳドレインＡイメージセンサ部Ｂ駆動回路部

Claims

【特許請求の範囲】

【請求項１】半導体基体の表面に形成されたトランジ
スタであって、入射する光によって発生した電荷を該ト
ランジスタ内の該半導体基体表面に蓄積し、該蓄積され
た信号電荷に応じた電気信号の変化を出力するトランジ
スタと、該トランジスタに隣接して設けられた第１のゲート領域
であって、該半導体基体の一部と、該半導体基体の一部
上に形成された第１の絶縁膜と、該第１の絶縁膜上に設
けられた第１のゲート電極とを有し、該第１のゲート電
極に印加された電圧に基づいて、該蓄積された信号電荷
を該半導体基体の表面から内部へ移動させる第１のゲー
ト領域とを有する増幅型光電変換素子からなるイメージ
センサ部と、該イメージセンサ部を駆動する駆動回路とが第１導電型
の半導体基板上に形成された増幅型固体撮像装置におい
て、該イメージセンサ部と該駆動回路部とが、該第１導電型
の半導体基板内に互いに分離して形成された第２導電型
の半導体層中に個別に形成されていることを特徴とする
増幅型固体撮像装置。
【請求項２】光電変換により発生した信号電荷を蓄積
する半導体基体表面近傍部と、該半導体基体表面上に形
成された第１のゲート電極とからなる第１のゲート領域
と、該半導体基体表面に該半導体基体濃度に比べて高濃
度な不純物層によって形成されたソース及びドレインと
を有するトランジスタと、一部分が該第１のゲート領域に隣接する該半導体基体表
面近傍部と、該半導体基体表面上に絶縁膜を介して形成
され、一部分が該第１のゲート電極に隣接する第２のゲ
ート電極とからなる第２のゲート領域と、該半導体基体
表面であって、該第１のゲート電極と該第２のゲート電
極との隣接部から該半導体基体表面方向に沿って所定の
距離を有する部分に、該半導体基体濃度よりも高濃度な
不純物層を形成してなる電荷排出用ドレインとを有する
電荷排出部とを備え、該蓄積信号電荷を該電荷排出部の
該電荷排出用ドレインに排出するように成した増幅型光
電変換素子からなるイメージセンサ部と、該イメージセンサ部を駆動する駆動回路部とが第１導電
型の半導体基板上に形成された増幅型固体撮像装置にお
いて、該イメージセンサ部と該駆動回路部とが、該第１導電型
の半導体基板内に互いに分離して形成された第２導電型
の半導体層中に個別に形成されていることを特徴とする
増幅型固体撮像装置。
【請求項３】光電変換により発生した信号電荷を蓄積
する半導体基体表面近傍部と、該半導体基体表面上に形
成された第１のゲート電極とからなる第１のゲート領域
と、該半導体基体表面に該半導体基体濃度に比べて高濃
度な不純物層によって形成されたソース及びドレインと
を有するトランジスタと、一部分が該第１のゲート領域に隣接する該半導体基体表
面近傍部と、該半導体基体表面上に絶縁膜を介して形成
され、一部分が該第１のゲート電極に隣接する第２のゲ
ート電極とからなる第２のゲート領域を備え、該第１の
ゲート領域に蓄積された信号電荷を該第２のゲート領域
を介して該半導体基体に排出する電荷排出部とを有する
増幅型光電変換素子を一次元又は二次元に配列したイメ
ージセンサ部であって、任意の光電変換素子の該電荷排
出部と、該任意の光電変換素子に隣接する光電変換素子
のトランジスタ部との間に電界阻止部を設けたイメージ
センサ部と、該イメージセンサ部を駆動する駆動回路部とが第１導電
型の半導体基板上に形成された増幅型固体撮像装置にお
いて、該イメージセンサ部と該駆動回路部とが、該第１導電型
の半導体基板内に互いに分離して形成された第２導電型
の半導体層中に個別に形成されていることを特徴とする
増幅型固体撮像装置。
【請求項４】半導体基体の一表面に設けられた半導体
領域と、光電変換により発生した信号電荷を蓄積する該半導体基
体の表面近傍部と、該表面近傍部上に形成された第１の
ゲート電極とからなる第１のゲート領域と、該半導体基体の一表面側にあって該第１のゲート領域に
隣接する該半導体基体の表面近傍部と、該表面近傍部上
に絶縁膜を介して形成された第２のゲート領域とを有
し、該半導体領域と該半導体基体との間で該第１のゲー
ト領域の表面近傍部をチャネルとするトランジスタを形
成するように構成し、該信号電荷によって生じる該トラ
ンジスタの特性変化を出力信号とする増幅型光電変換素
子からなるイメージセンサ部と、該イメージセンサ部を駆動する駆動回路部とが第１導電
型の半導体基板上に形成された増幅型固体撮像装置にお
いて、該イメージセンサ部と該駆動回路部とが、該第１導電型
の半導体基板内に互いに分離して形成された第２導電型
の半導体層中に個別に形成されていることを特徴とする
増幅型固体撮像装置。
【請求項５】前記第２導電型の半導体層と前記第１導
電型の半導体基板との接合面近傍に、該半導体層よりも
高濃度の第２導電型の第２の半導体層が形成されている
ことを特徴といる請求項１〜請求項４のいずれかに記載
の増幅型固体撮像装置。