JP5479671B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5479671B2
JP5479671B2 JP2007234472A JP2007234472A JP5479671B2 JP 5479671 B2 JP5479671 B2 JP 5479671B2 JP 2007234472 A JP2007234472 A JP 2007234472A JP 2007234472 A JP2007234472 A JP 2007234472A JP 5479671 B2 JP5479671 B2 JP 5479671B2
Authority
JP
Japan
Prior art keywords
region
layer
conductivity type
type
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007234472A
Other languages
English (en)
Other versions
JP2009070848A (ja
Inventor
直希 泉
智庸 佐田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2007234472A priority Critical patent/JP5479671B2/ja
Priority to US12/232,011 priority patent/US9299833B2/en
Publication of JP2009070848A publication Critical patent/JP2009070848A/ja
Application granted granted Critical
Publication of JP5479671B2 publication Critical patent/JP5479671B2/ja
Priority to US15/062,696 priority patent/US10062778B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。
たとえば、ＬＤＭＯＳＦＥＴを備える半導体装置には、その基体として厚膜ＳＯＩ（Silicon On Insulator）基板を採用することにより、ＬＤＭＯＳＦＥＴの高耐圧化を図ったものがある。
図６は、高耐圧のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１の基体をなす厚膜ＳＯＩ基板１０２は、シリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＳＯＩ層１０５を積層した構造を有している。
ＳＯＩ層１０５には、環状のディープトレンチ１０６がその表面から掘り下げて形成されている。ディープトレンチ１０６の最深部は、ＢＯＸ層１０４に達している。ディープトレンチ１０６内は、シリコン酸化膜１０７を介して、ポリシリコン１０８で埋め尽くされている。これにより、ディープトレンチ１０６に囲まれる領域は、その周囲から絶縁分離（誘電体分離）された素子形成領域となっている。
素子形成領域には、ＬＤＭＯＳＦＥＴが形成されている。具体的には、素子形成領域において、ＳＯＩ層１０５には、ディープトレンチ１０６の側面に沿って、Ｐ型のボディ領域１０９が形成されている。素子形成領域におけるボディ領域１０９以外の領域１１０は、Ｎ−型（低濃度Ｎ型）のドリフト領域である。ボディ領域１０９の表層部には、Ｎ＋型（高濃度Ｎ型）のソース領域１１１と、Ｐ＋型（高濃度Ｐ型）のボディコンタクト領域１１２とが互いに隣接して形成されている。ドリフト領域１１０の表層部には、Ｎ＋型のドレイン領域１１３が形成されている。
ドリフト領域１１０の表面には、ボディ領域１０９とドレイン領域１１３との間に、ＬＯＣＯＳ酸化膜１１４が形成されている。ＳＯＩ層１０５の表面上には、ソース領域１１１とＬＯＣＯＳ酸化膜１１４との間に、ゲート酸化膜１１５が形成されている。ゲート酸化膜１１５上には、ゲート電極１１６が形成されている。
この構造では、ドレイン領域１１３に印加される正極性の高電圧（ドレイン電圧）を、ドリフト領域１１０に生じる空乏層とＢＯＸ層１０４とに分担させることができ、ＬＤＭＯＳＦＥＴの高耐圧化を図ることができる。
特開２００６−１９５０８号公報
ＬＤＭＯＳＦＥＴのさらなる高耐圧化を図るためには、ドリフト領域１１０の不純物濃度をさらに低くすればよい。しかし、ドリフト領域１１０の不純物濃度を低下させると、空乏層がドレイン領域１１３に向かって大きく延び（空乏層の深さ方向の幅が大きくなり）、空乏層容量が低下する。その結果、ＢＯＸ層１０４によるドレイン電圧の分担が小さくなるので、耐圧を維持するためには、ＳＯＩ層１０５（ドリフト領域１１０）の層厚を大きくせざるを得ない。たとえば、ＢＯＸ層１０４の層厚が１．５μｍであり、ドリフト領域１１０のＮ型不純物濃度が３．５×１０１４／ｃｍ３である場合、６００Ｖの耐圧を得るためには、ＳＯＩ層１０５の層厚を４０μｍ以上にしなければならない。ＳＯＩ層１０５の層厚が大きいと、ディープトレンチ１０６の形成が困難となり、半導体装置の製造に手間および時間がかかってしまう。
また、ＳＯＩ層１０５の層厚の増大を回避するために、ＢＯＸ層１０４の層厚を大きくすることにより、ＢＯＸ層１０４によるドレイン電圧の分担を増やし、ドリフト領域１１０における空乏層の広がりを抑えることが考えられる。しかし、現在の技術では、層厚４μｍ以上のＢＯＸ層１０４を有する厚膜ＳＯＩ基板１０２を製造することはできない。したがって、ドリフト領域１１０のＮ型不純物濃度が３．５×１０１４／ｃｍ３である場合に、６００Ｖの耐圧を得るためには、ＢＯＸ層１０４の層厚を４μｍにしても、ＳＯＩ層１０５の層厚を４０μｍ以下にすることはできない。
そこで、本発明の目的は、素子の耐圧を下げることなく、半導体層の層厚を小さくすることができる、半導体装置を提供することである。
前記の目的を達成するための請求項１記載の発明は、絶縁層と、前記絶縁層上に積層された第１導電型の半導体層と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、前記ディープトレンチに取り囲まれる素子形成領域において、前記ディープトレンチの側面に沿って、前記半導体層の全厚にわたって形成される第２導電型のボディ領域と、前記素子形成領域において、前記ボディ領域以外の残余の領域からなる第１導電型のドリフト領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ドリフト領域の表層部に形成された第１導電型のドレイン領域と、前記ドリフト領域において、前記ドレイン領域の前記絶縁層に面する下部全体を覆うように前記ドレイン領域の下方部のみに選択的に形成され、最深部が前記ドレイン領域よりも深い位置に達し、前記ドリフト領域の第１導電型不純物濃度よりも高く、かつ、前記ドレイン領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型領域とを含み、前記ドリフト領域において、前記ドレイン領域および前記第１導電型領域を除く領域は、実質的に一定の不純物濃度を有する、半導体装置である。
この半導体装置では、絶縁層上に積層された第１導電型の半導体層に、環状のディープトレンチが形成されている。ディープトレンチは、半導体層の表面から絶縁層に至る深さを有している。ディープトレンチに取り囲まれる素子形成領域には、第２導電型のボディ領域と、このボディ領域以外の残余の領域からなる第１導電型のドリフト領域とが形成されている。ドリフト領域は、半導体層の第１導電型不純物濃度と等しい第１導電型不純物濃度を有してる。ボディ領域の表層部には、第１導電型のソース領域が形成されている。ドリフト領域の表層部には、第１導電型のドレイン領域が形成されている。ドリフト領域には、半導体層（ドリフト領域）の第１導電型不純物濃度よりも高く、かつ、ドレイン領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型領域が形成されている。第１導電型領域の最深部は、ドレイン領域よりも深い位置に達している。
第１導電型領域が形成されていることにより、空乏層がドレイン領域に向かって延びるのを抑制することができる。そのため、素子形成領域に形成される素子の耐圧を下げることなく、半導体層の層厚を小さくすることができる。その結果、ディープトレンチを容易に形成することができ、半導体装置の製造に要する手間および時間を低減することができる。
前記第１導電型領域は、請求項２に記載のように、前記ドレイン領域に対して前記絶縁層側に間隔を空けて形成されていてもよいし、前記ドレイン領域に対して前記絶縁層側に隣接して形成されていてもよい。
たとえば、半導体層（ドリフト領域）の不純物濃度が３．５×１０１４／ｃｍ３であり、ドレイン領域の第１導電型不純物濃度が１０２０／ｃｍ３である場合、前記第１導電型領域における第１導電型不純物濃度の極大値（ピーク濃度）は、１０１８〜１９／ｃｍ３であることが好ましい。また、第１導電型領域は、ドレイン領域の表面からの深さが０〜１０μｍの位置でピーク濃度を有することが好ましく、ドレイン領域の表面からの深さが２〜５μｍの位置でピーク濃度を有することがより好ましい。ピーク濃度が１０１８〜１９／ｃｍ３であり、そのピーク濃度をドレイン領域の表面からの深さが２〜５μｍの位置で有する場合、絶縁層の層厚を１．５μｍとし、半導体層の層厚を３０μｍとして、６００Ｖ以上の素子耐圧を得ることができる。
請求項３記載の発明は、前記ドリフト領域の表面において、前記ソース領域から前記ボディ領域を介して前記ドレイン領域へ向かって延びるように形成され、ゲート絶縁膜を介して配置されたゲート電極をさらに含み、前記第１導電型領域の前記ドリフト領域の表面に沿う方向の端部は、前記ゲート電極に対して前記ドレイン領域側に配置されている、請求項１または２に記載の半導体装置である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、シリコン基板３上に、ＳｉＯ２からなる絶縁層としてのＢＯＸ層４を介して、ＳｉからなるＮ−型のＳＯＩ層５を積層した構造を有している。ＢＯＸ層４の層厚は、たとえば、１．５μｍである。ＳＯＩ層５の層厚は、たとえば、３０μｍである。ＳＯＩ層５のＮ型不純物濃度は、たとえば、３．５×１０１４／ｃｍ３である。
半導体層としてのＳＯＩ層５には、環状のディープトレンチ６が層厚方向に貫通して形成されている。すなわち、ＳＯＩ層５には、その表面からＢＯＸ層４に至る深さを有する、環状のディープトレンチ６が形成されている。ディープトレンチ６の内側面は、シリコン酸化膜７で覆われている。シリコン酸化膜７の内側は、ポリシリコン８で埋め尽くされている。これにより、ディープトレンチ６に囲まれる領域は、ＢＯＸ層４およびシリコン酸化膜７により、その周囲から絶縁分離（誘電体分離）された素子形成領域９となっている。
素子形成領域９には、ＬＤＭＯＳＦＥＴが形成されている。具体的には、素子形成領域９において、ＳＯＩ層５には、Ｐ型のボディ領域１０が形成されている。ボディ領域１０は、ディープトレンチ６の側面に沿って環状をなし、ＳＯＩ層５の全厚にわたって形成されている。また、素子形成領域９におけるボディ領域１０以外の領域１１は、Ｎ−型のドリフト領域であり、ＳＯＩ層５のＮ型不純物濃度と同じＮ型不純物濃度を有している。
ボディ領域１０の表層部には、Ｎ＋型のソース領域１２と、Ｐ＋型のボディコンタクト領域１３とが環状に形成されている。ソース領域１２およびボディコンタクト領域１３は、互いに隣接している。
ドリフト領域１１の表層部には、平面視で中央部に、Ｎ＋型のドレイン領域１４が形成されている。ドレイン領域１４のＮ型不純物濃度は、たとえば、１０２０／ｃｍ３である。
また、ドリフト領域１１には、ＳＯＩ層５のＮ型不純物濃度よりも高く、かつ、ドレイン領域１４のＮ型不純物濃度よりも低いＮ型不純物濃度を有するＮ型領域１５が形成されている。図１に示す半導体装置１では、Ｎ型領域１５は、ドレイン領域１４のＢＯＸ層４に面する下部全体を覆うようにドレイン領域１４の下方部のみに選択的に形成され、ドレイン領域１４よりも深い位置に、ドレイン領域１４に対して間隔を空けて対向して形成されている。Ｎ型領域１５は、たとえば、Ｎ型不純物濃度の極大値（ピーク濃度）が１０１９／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが５μｍの位置に有している。
ドリフト領域１１の表面には、ボディ領域１０との境界から所定間隔を空けた位置とドレイン領域１４との間に、ＬＯＣＯＳ酸化膜１６が形成されている。ソース領域１２とＬＯＣＯＳ酸化膜１６との間において、ＳＯＩ層５の表面上には、ゲート酸化膜１７が形成されている。ゲート酸化膜１７上には、ゲート電極１８が形成されている。また、ＬＯＣＯＳ酸化膜１６上には、フィールドプレート１９がゲート電極１８と一体的に形成されている。
また、厚膜ＳＯＩ基板２上は、ＳｉＯ２からなる層間絶縁膜２０で覆われている。層間絶縁膜２０には、ソース領域１２およびボディコンタクト領域１３に臨むソースコンタクトホール２１と、ドレイン領域１４に臨むドレインコンタクトホール２２とが貫通して形成されている。
層間絶縁膜２０上には、ソース配線２３およびドレイン配線２４が形成されている。ソース配線２３は、ソースコンタクトホール２１を介して、ソース領域１２およびボディコンタクト領域１３に接続されている。ドレイン配線２４は、ドレインコンタクトホール２２を介して、ドレイン領域１４に接続されている。
ソース配線２３を接地し、ドレイン配線２４に正極性の高電圧（ドレイン電圧）を印加しつつ、ゲート電極１８の電位を制御することにより、ボディ領域１０におけるゲート酸化膜１７との界面近傍にチャネルを形成して、ソース領域１２とドレイン領域１４との間に電流を流すことができる。
そして、ドレイン領域１４のＢＯＸ層４側にＮ型領域１５が形成されていることにより、ドレイン電圧の印加時に、空乏層がドレイン領域１４に向かって延びるのを抑制することができる。そのため、素子形成領域９に形成されるＬＤＭＯＳＦＥＴの耐圧を下げることなく、ＳＯＩ層５の層厚を小さくすることができる。たとえば、ＢＯＸ層４の層厚が１．５μｍであり、ドリフト領域１１のＮ型不純物濃度が３．５×１０１４／ｃｍ３であり、Ｎ型領域１５のピーク濃度が１０１９／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが５μｍの位置に有する場合、ＳＯＩ層５の層厚を３０μｍとして、６００Ｖ以上の耐圧を得ることができる。すなわち、６００Ｖ以上の耐圧を得るために、従来の構造では、ＳＯＩ層の層厚が４０μｍ以上必要であるのに対し、半導体装置１では、ＳＯＩ層５の層厚が３０μｍでよい。ＳＯＩ層５の層厚を小さくすることにより、ディープトレンチ６を容易に形成することができるようになるので、半導体装置１の製造に要する手間および時間を低減することができる。
図２Ａ〜図２Ｅは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
たとえば、イオン注入法によって、実質的に一定の不純物濃度を有するＮ−型シリコン基板内にＯ（酸素）を埋め込んだ後、そのＯを熱酸化させることにより、図２Ａに示すように、層厚１．５μｍのＢＯＸ層４および層厚２５μｍのＮ−型シリコン層２１を有する厚膜ＳＯＩ基板が作成される。この作成過程において、Ｂ（ボロン）などのＰ型不純物がＮ−型シリコン層２１に選択的に注入されることにより、Ｐ型領域２２が形成される。
次いで、図２Ｂに示すように、熱酸化法により、Ｎ−型シリコン層２１上に、ＳｉＯ２からなる熱酸化膜２３が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、熱酸化膜２３に、Ｎ−型シリコン層２１の表面を部分的に露出させる開口２４が形成される。その後、熱酸化膜２３上に、Ａｓ（ヒ素）またはＰ（リン）などのＮ型不純物を含む材料からなる塗布膜２５が形成される。塗布膜２５は、開口２４内にも形成され、開口２４内でＮ−型シリコン層２１の表面に接する。
つづいて、熱処理が行われることにより、Ｎ−型シリコン層２１における塗布膜２５と接している部分（開口２４に臨む部分）に、塗布膜２５中のＮ型不純物が拡散する。このＮ型不純物の拡散により、図２Ｃに示すように、Ｎ−型シリコン層２１の表層部に、Ｎ型拡散領域２６が形成される。Ｎ型拡散領域２６の形成後、Ｎ−型シリコン層２１上から熱酸化膜２３および塗布膜２５が除去される。
その後、図２Ｄに示すように、エピタキシャル成長法により、Ｎ−型シリコン層２１上に、Ｎ−型シリコン層２１のＮ型不純物濃度と同じＮ型不純物濃度を有するＮ−型エピタキシャル層２７が形成される。Ｎ−型エピタキシャル層２７は、層厚が５μｍに形成される。これにより、Ｎ−型シリコン層２１およびＮ−型エピタキシャル層２７からなる層厚３０μｍのＳＯＩ層５が得られる。そして、Ｎ−型エピタキシャル層２７におけるＰ型領域２２上の部分に、ＢなどのＰ型不純物が選択的に注入されることにより、Ｐ型領域２８が形成される。これにより、Ｐ型領域２２，２８からなるボディ領域１０が得られるとともに、Ｎ−型シリコン層２１およびＮ−型エピタキシャル層２７からなるドリフト領域１１が得られる。また、Ｎ型拡散領域２６に含まれるＮ型不純物がＮ−型エピタキシャル層２７に拡散することにより、ドリフト領域１１に、Ｎ型領域１５が形成される。
その後、図２Ｅに示すように、ＬＯＣＯＳ法により、ドリフト領域１１の表面に、ＬＯＣＯＳ酸化膜１６が形成される。また、熱酸化法により、ボディ領域１０の表面とドリフト領域１１の表面とに跨って、ゲート酸化膜１７が形成される。さらに、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、ＳＯＩ層５、ＬＯＣＯＳ酸化膜１６およびゲート酸化膜１７上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成され、公知のフォトリソグラフィ技術およびエッチング技術により、そのポリシリコンの堆積層がパターニングされる。これにより、ゲート酸化膜１７上に、ゲート電極１８が形成されるとともに、ＬＯＣＯＳ酸化膜１６上に、フィールドプレート１９が形成される。
その後、イオン注入法により、ボディ領域１０の表層部に、ソース領域１２およびボディコンタクト領域１３が形成され、ドリフト領域１１の表層部に、ドレイン領域１４が形成される。そして、層間絶縁膜２０、ソース配線２３およびドレイン配線２４が形成されると、図１に示す構造の半導体装置１が得られる。
なお、図２Ａに示す工程の後、図２Ｂに示す工程に代えて、図３に示す工程が行われてもよい。図３に示す工程では、まず、熱酸化法により、Ｎ−型シリコン層２１上に、ＳｉＯ２からなる熱酸化膜２３が形成される。つづいて、公知のフォトリソグラフィ技術およびエッチング技術により、熱酸化膜２３の表面に、Ｎ型拡散領域２６を形成すべき部分に対向する凹部３１が形成される。その後、イオン注入法により、熱酸化膜２３の凹部３１からＮ−型シリコン層２１の表層部に、ＡｓまたはＰなどのＮ型不純物が注入される。そして、熱処理（アニール処理）が行われることにより、図２Ｃに示すように、Ｎ−型シリコン層２１の表層部に、Ｎ型拡散領域２６が形成される。熱酸化膜２３は、Ｎ型拡散領域２６の形成後に除去される。
図４は、本発明の参考例に係る半導体装置の構造を示す模式的な断面図である。図４において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図４に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。
図１に示す半導体装置１では、ドレイン領域１４からＢＯＸ層４側に間隔を空けて、Ｎ型領域１５が形成されている。これに対し、図４に示す半導体装置４１では、ドリフト領域１１において、ＳＯＩ層５のＮ型不純物濃度よりも高く、かつ、ドレイン領域１４のＮ型不純物濃度よりも低いＮ型不純物濃度を有するＮ型領域４２が、ドレイン領域１４に対してＢＯＸ層４側に隣接して形成されている。Ｎ型領域４２は、たとえば、Ｎ型不純物濃度の極大値（ピーク濃度）が１０１８／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが２μｍの位置に有している。
図４に示す構造によっても、図１に示す構造と同様の作用効果を奏することができる。すなわち、たとえば、ＢＯＸ層４の層厚が１．５μｍであり、ドリフト領域１１のＮ型不純物濃度が３．５×１０１４／ｃｍ３であり、Ｎ型領域１５のピーク濃度が１０１８／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが２μｍの位置に有する場合、ＳＯＩ層５の層厚を３０μｍとして、６００Ｖ以上の耐圧を得ることができる。
図５Ａ〜図５Ｄは、半導体装置４１の製造方法を工程順に示す模式的な断面図である。
たとえば、イオン注入法によって、Ｎ−型シリコン基板内にＯを埋め込んだ後、そのＯを熱酸化させることにより、図５Ａに示すように、層厚１．５μｍのＢＯＸ層４および層厚３０μｍのＳＯＩ層５を有する厚膜ＳＯＩ基板２が作成される。この作成過程において、Ｂ（ボロン）などのＰ型不純物がＳＯＩ層５に選択的に注入されることにより、ボディ領域１０およびドリフト領域１１が形成される。
次いで、図５Ｂに示すように、熱酸化法により、ＳＯＩ層５上に、ＳｉＯ２からなる熱酸化膜５１が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、熱酸化膜５１上に、Ｎ型領域４２を形成すべき部分に対向する開口５２を有するマスク５３が形成される。そして、イオン注入法により、マスク５３の開口５２を介して、ドリフト領域１１の表層部に、ＡｓまたはＰなどのＮ型不純物が注入される。Ｎ型不純物の注入後、マスク５３は除去される。
その後、図５Ｃに示すように、熱処理（アニール処理）が行われることにより、ドリフト領域１１に注入されたＮ型不純物が活性化され、ドリフト領域１１の表層部に、Ｎ型領域４２が形成される。
Ｎ型領域４２の形成後、熱酸化膜５１が除去される。そして、図５Ｄに示すように、ＬＯＣＯＳ法により、ドリフト領域１１の表面に、ＬＯＣＯＳ酸化膜１６が形成される。また、熱酸化法により、ボディ領域１０の表面とドリフト領域１１の表面とに跨って、ゲート酸化膜１７が形成される。さらに、Ｐ−ＣＶＤ法により、ＳＯＩ層５、ＬＯＣＯＳ酸化膜１６およびゲート酸化膜１７上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成され、公知のフォトリソグラフィ技術およびエッチング技術により、そのポリシリコンの堆積層がパターニングされる。これにより、ゲート酸化膜１７上に、ゲート電極１８が形成されるとともに、ＬＯＣＯＳ酸化膜１６上に、フィールドプレート１９が形成される。
その後、イオン注入法により、ボディ領域１０の表層部に、ソース領域１２およびボディコンタクト領域１３が形成され、ドリフト領域１１の表層部に、ドレイン領域１４が形成される。そして、層間絶縁膜２０、ソース配線２３およびドレイン配線２４が形成されると、図４に示す構造の半導体装置４１が得られる。
以上、本発明の実施形態および参考例を説明したが、本発明および参考例は、さらに他の形態で実施することもできる。たとえば、半導体装置１，４１において、ソース領域１２およびボディコンタクト領域１３の形成位置とドレイン領域１４の形成位置とが逆であってもよい。すなわち、ＳＯＩ層５において、その中央部に、Ｐ型のボディ領域１０が形成され、ディープトレンチ６の側面に沿って環状をなす領域（ボディ領域１０を取り囲む領域）が、Ｎ−型のドリフト領域１１とされて、ボディ領域１０の表層部の平面視中央部にソース領域１２およびボディコンタクト領域１３が形成され、ドリフト領域１１の表層部に環状のドレイン領域１４が形成されてもよい。
また、半導体装置１，４１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。 図２Ａに示す工程の次の工程を説明するための模式的な断面図である。 図２Ｂに示す工程の次の工程を説明するための模式的な断面図である。 図２Ｃに示す工程の次の工程を説明するための模式的な断面図である。 図２Ｄに示す工程の次の工程を説明するための模式的な断面図である。 Ｎ型拡散領域を形成するための他の手法（図２Ｂに示す工程とは異なる手法）について説明するための模式的な断面図である。 本発明の参考例に係る半導体装置の構造を示す模式的な断面図である。 図４に示す半導体装置の製造方法を説明するための模式的な断面図である。 図５Ａに示す工程の次の工程を説明するための模式的な断面図である。 図５Ｂに示す工程の次の工程を説明するための模式的な断面図である。 図５Ｃに示す工程の次の工程を説明するための模式的な断面図である。 従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
符号の説明
１ 半導体装置
４ ＢＯＸ層
５ ＳＯＩ層
６ ディープトレンチ
９ 素子形成領域
１０ ボディ領域
１１ ドリフト領域
１２ ソース領域
１４ ドレイン領域
１５ Ｎ型領域
４１ 半導体装置
４２ Ｎ型領域

Claims (3)

  1. 絶縁層と、
    前記絶縁層上に積層された第１導電型の半導体層と、
    前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、
    前記ディープトレンチに取り囲まれる素子形成領域において、前記ディープトレンチの側面に沿って、前記半導体層の全厚にわたって形成される第２導電型のボディ領域と、
    前記素子形成領域において、前記ボディ領域以外の残余の領域からなる第１導電型のドリフト領域と、
    前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    前記ドリフト領域の表層部に形成された第１導電型のドレイン領域と、
    前記ドリフト領域において、前記ドレイン領域の前記絶縁層に面する下部全体を覆うように前記ドレイン領域の下方部のみに選択的に形成され、最深部が前記ドレイン領域よりも深い位置に達し、前記ドリフト領域の第１導電型不純物濃度よりも高く、かつ、前記ドレイン領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型領域とを含み、
    前記ドリフト領域において、前記ドレイン領域および前記第１導電型領域を除く領域は、実質的に一定の不純物濃度を有する、半導体装置。
  2. 前記第１導電型領域は、前記ドレイン領域に対して前記絶縁層側に間隔を空けて形成されている、請求項１に記載の半導体装置。
  3. 前記ドリフト領域の表面において、前記ソース領域から前記ボディ領域を介して前記ドレイン領域へ向かって延びるように形成され、ゲート絶縁膜を介して配置されたゲート電極をさらに含み、
    前記第１導電型領域の前記ドリフト領域の表面に沿う方向の端部は、前記ゲート電極に対して前記ドレイン領域側に配置されている、請求項１または２に記載の半導体装置。
JP2007234472A 2007-09-10 2007-09-10 半導体装置 Active JP5479671B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007234472A JP5479671B2 (ja) 2007-09-10 2007-09-10 半導体装置
US12/232,011 US9299833B2 (en) 2007-09-10 2008-09-09 Lateral double diffused MOSFET device
US15/062,696 US10062778B2 (en) 2007-09-10 2016-03-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007234472A JP5479671B2 (ja) 2007-09-10 2007-09-10 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014004209A Division JP5735668B2 (ja) 2014-01-14 2014-01-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2009070848A JP2009070848A (ja) 2009-04-02
JP5479671B2 true JP5479671B2 (ja) 2014-04-23

Family

ID=40470714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007234472A Active JP5479671B2 (ja) 2007-09-10 2007-09-10 半導体装置

Country Status (2)

Country Link
US (2) US9299833B2 (ja)
JP (1) JP5479671B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818861B2 (en) * 2015-04-24 2017-11-14 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
KR102458310B1 (ko) 2018-06-19 2022-10-24 삼성전자주식회사 집적회로 소자

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049968A (en) * 1988-02-08 1991-09-17 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
JP2788269B2 (ja) * 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5382818A (en) * 1993-12-08 1995-01-17 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode
JPH08236618A (ja) 1995-02-27 1996-09-13 Nippondenso Co Ltd 半導体装置
JPH09120995A (ja) 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3435930B2 (ja) 1995-09-28 2003-08-11 株式会社デンソー 半導体装置及びその製造方法
US6242787B1 (en) * 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
JPH09205210A (ja) 1996-01-26 1997-08-05 Matsushita Electric Works Ltd 誘電体分離型半導体装置
TW360982B (en) 1996-01-26 1999-06-11 Matsushita Electric Works Ltd Thin film transistor of silicon-on-insulator type
JP3575908B2 (ja) * 1996-03-28 2004-10-13 株式会社東芝 半導体装置
JP3489362B2 (ja) 1996-12-25 2004-01-19 松下電工株式会社 半導体装置及びその製造方法
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JP3111947B2 (ja) 1997-10-28 2000-11-27 日本電気株式会社 半導体装置、その製造方法
JPH11195712A (ja) * 1997-11-05 1999-07-21 Denso Corp 半導体装置およびその製造方法
JPH11251597A (ja) 1998-02-27 1999-09-17 Denso Corp 半導体装置
KR20000014215A (ko) * 1998-08-18 2000-03-06 김덕중 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법
JP2000232224A (ja) 1999-02-10 2000-08-22 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2001025235A (ja) 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
JP3602751B2 (ja) * 1999-09-28 2004-12-15 株式会社東芝 高耐圧半導体装置
EP1111687B1 (en) * 1999-12-22 2011-06-22 Panasonic Electric Works Co., Ltd. MOS semiconductor device
US6552396B1 (en) * 2000-03-14 2003-04-22 International Business Machines Corporation Matched transistors and methods for forming the same
JP2001352070A (ja) 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法
JP4231612B2 (ja) * 2000-04-26 2009-03-04 株式会社ルネサステクノロジ 半導体集積回路
JP2002314087A (ja) 2001-04-13 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2004228466A (ja) 2003-01-27 2004-08-12 Renesas Technology Corp 集積半導体装置およびその製造方法
JP4308096B2 (ja) 2004-07-01 2009-08-05 パナソニック株式会社 半導体装置及びその製造方法
JP4387291B2 (ja) * 2004-12-06 2009-12-16 パナソニック株式会社 横型半導体デバイスおよびその製造方法
JP2007088334A (ja) 2005-09-26 2007-04-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2007103672A (ja) 2005-10-04 2007-04-19 Denso Corp 半導体装置
KR100761825B1 (ko) * 2005-10-25 2007-09-28 삼성전자주식회사 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법
TWI265632B (en) 2005-11-07 2006-11-01 Macronix Int Co Ltd Laterally double-diffused metal oxide semiconductor transistor and fabricating method the same

Also Published As

Publication number Publication date
JP2009070848A (ja) 2009-04-02
US20090078996A1 (en) 2009-03-26
US10062778B2 (en) 2018-08-28
US9299833B2 (en) 2016-03-29
US20160190311A1 (en) 2016-06-30

Similar Documents

Publication Publication Date Title
US9153666B1 (en) LDMOS with corrugated drift region
JP4700043B2 (ja) 半導体素子の製造方法
JP5259920B2 (ja) 半導体装置およびその製造方法
JP5767430B2 (ja) 半導体装置および半導体装置の製造方法
JP5410012B2 (ja) 半導体装置
JP2008034649A (ja) 半導体装置
JP2005197288A (ja) 半導体装置の製造方法および半導体装置
JP4308096B2 (ja) 半導体装置及びその製造方法
JP2008135474A (ja) 半導体装置
JP2009246225A (ja) 半導体装置
JP2008159916A (ja) 半導体装置
JP5371358B2 (ja) 半導体装置および半導体装置の製造方法
JP5479671B2 (ja) 半導体装置
JP5390760B2 (ja) 半導体装置の製造方法および半導体装置
JP2009081427A (ja) 半導体装置および半導体装置の製造方法
JP5386120B2 (ja) 半導体装置および半導体装置の製造方法
JP6286010B2 (ja) 半導体装置
JP2005197287A (ja) 半導体装置およびその製造方法
JP6061979B2 (ja) 半導体装置
JP5735668B2 (ja) 半導体装置
JP2009146946A (ja) 半導体装置およびその製造方法
JP2009176953A (ja) 半導体装置
JP5266738B2 (ja) トレンチゲート型半導体装置の製造方法
JP5390758B2 (ja) 半導体装置
JP2009049315A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130827

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140213

R150 Certificate of patent or registration of utility model

Ref document number: 5479671

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250