JPH0252428B2 - - Google Patents
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- JPH0252428B2 JPH0252428B2 JP56163005A JP16300581A JPH0252428B2 JP H0252428 B2 JPH0252428 B2 JP H0252428B2 JP 56163005 A JP56163005 A JP 56163005A JP 16300581 A JP16300581 A JP 16300581A JP H0252428 B2 JPH0252428 B2 JP H0252428B2
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- 239000000758 substrate Substances 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はマスタースライス半導体集積回路装置
に係り、特にメモリー構成が多く含まれる場合の
有効な基本セルの構造に関する。
に係り、特にメモリー構成が多く含まれる場合の
有効な基本セルの構造に関する。
近年、通信機や計算機のIC化が進み、この際
マスタースライス方式のLSIが利用されることが
多い。マスタースライス方式のLSIはあらかじめ
定められた位置にトランジスタを規則的に配置し
ておき、各トランジスタの入出力端子を定められ
た格子にアルミニウム導電膜を形成することによ
り結線して、回路を実現するものである。トラン
ジスタの配置は、基本セルと呼ばれる構成単位の
くり返しによりチツプ全体に配置されているのが
一般的である。又、トランジスタは動作スピード
及び消費電力、更には配置の規則性の上から相補
型絶縁ゲート電界効果トランジスタによる、いわ
ゆるCMOSタイプが使われている。
マスタースライス方式のLSIが利用されることが
多い。マスタースライス方式のLSIはあらかじめ
定められた位置にトランジスタを規則的に配置し
ておき、各トランジスタの入出力端子を定められ
た格子にアルミニウム導電膜を形成することによ
り結線して、回路を実現するものである。トラン
ジスタの配置は、基本セルと呼ばれる構成単位の
くり返しによりチツプ全体に配置されているのが
一般的である。又、トランジスタは動作スピード
及び消費電力、更には配置の規則性の上から相補
型絶縁ゲート電界効果トランジスタによる、いわ
ゆるCMOSタイプが使われている。
第１図は従来のCMOSタイプのマスタースラ
イス方式LSIの基本セルの平面図の一例を示す。
すなわち、Ｎ型シリコン基板１およびこのＮ型シ
リコン基板１に形成されたＰウエル層２にそれぞ
れ形成されたP+ソースドレイン層６、N+ソース
ドレイン層３によつて直列となつた各々２個の
PMOST１３、NMOST１２がゲートポリシリコ
ン８，５及びフイードスルーポリシリコン９を伴
なつて形成され、それぞれのソースドレイン層
３，６、ゲートポリシリコン５，８、フイードス
ルーポリシリコン９には、コンタクト穴１０が穿
たれ、アルミニウム導電膜により結線されて回路
を構成されることを示す。図にはP+サブストレ
ートコンタクト４、N+サブストレートコンタク
ト７にアルミニウム導電膜１１Ａ（すなわちVDD
線）、１１Ｂ（すなわちVss線）のみを示す。
イス方式LSIの基本セルの平面図の一例を示す。
すなわち、Ｎ型シリコン基板１およびこのＮ型シ
リコン基板１に形成されたＰウエル層２にそれぞ
れ形成されたP+ソースドレイン層６、N+ソース
ドレイン層３によつて直列となつた各々２個の
PMOST１３、NMOST１２がゲートポリシリコ
ン８，５及びフイードスルーポリシリコン９を伴
なつて形成され、それぞれのソースドレイン層
３，６、ゲートポリシリコン５，８、フイードス
ルーポリシリコン９には、コンタクト穴１０が穿
たれ、アルミニウム導電膜により結線されて回路
を構成されることを示す。図にはP+サブストレ
ートコンタクト４、N+サブストレートコンタク
ト７にアルミニウム導電膜１１Ａ（すなわちVDD
線）、１１Ｂ（すなわちVss線）のみを示す。
これは第１図ｂの簡略図で示され、構造はこの
簡略図を用いて説明できる。
簡略図を用いて説明できる。
従来の基本セルは論理回路に対しては非常に有
効な構造をとつているが、メモリ回路に対しては
構造上問題が多い。このことを第２図を用いて説
明する。
効な構造をとつているが、メモリ回路に対しては
構造上問題が多い。このことを第２図を用いて説
明する。
第２図ａはスタテツクメモリ１ビツトの回路図
を示す。トランスフアーゲートTG1，TG2は普通
NMOSトランジスタで形成され、ビツト線Ｂと
この反転信号がこの入力に加えられる。トラン
スフアーゲートのゲートにはワード線Ｗの信号が
加えられ、トランスフアーゲートの出力は
CMOSインバータIA，IBからなるフリツプフロ
ツプ回路の入力につながつている。この回路を従
来の基本セルで実現しようとすると、第２図ｂに
太線でアルミニウム導電膜の結線を示すように３
つの基本セルすなわち、12個のトランジスタを使
い５個の無駄なトランジスタ８Ａ，８A′，５Ａ，
８Ｃ，８C′，５C′が生じる。これはセルの利用率
が7/12、すなわち5.8％に落ちてしまうことを意
味する。
を示す。トランスフアーゲートTG1，TG2は普通
NMOSトランジスタで形成され、ビツト線Ｂと
この反転信号がこの入力に加えられる。トラン
スフアーゲートのゲートにはワード線Ｗの信号が
加えられ、トランスフアーゲートの出力は
CMOSインバータIA，IBからなるフリツプフロ
ツプ回路の入力につながつている。この回路を従
来の基本セルで実現しようとすると、第２図ｂに
太線でアルミニウム導電膜の結線を示すように３
つの基本セルすなわち、12個のトランジスタを使
い５個の無駄なトランジスタ８Ａ，８A′，５Ａ，
８Ｃ，８C′，５C′が生じる。これはセルの利用率
が7/12、すなわち5.8％に落ちてしまうことを意
味する。
近年のマスタースライス方式のLSIは、ゲート
数が大きくなり、IC化装置のメモリ内在の要求
を満たす必要がますます大きくなつてきた。しか
るに従来の基本セルではメモリ形成に際してセル
の利用率が大巾に下るという欠点があつた。
数が大きくなり、IC化装置のメモリ内在の要求
を満たす必要がますます大きくなつてきた。しか
るに従来の基本セルではメモリ形成に際してセル
の利用率が大巾に下るという欠点があつた。
本発明の目的はメモリ形成に重点を置くことに
より従来の欠点を除去し、論理回路とメモリ回路
の両方をセル利用率を下げずに構成できる基本セ
ルを含むマスタースライス半導体集積回路装置を
提供することにある。
より従来の欠点を除去し、論理回路とメモリ回路
の両方をセル利用率を下げずに構成できる基本セ
ルを含むマスタースライス半導体集積回路装置を
提供することにある。
本発明は、素子領域と配線領域からなる基本セ
ルが複数個規則的に配置され、ｘ，ｙ方向に指定
された格子上にアルミニウム導電膜を形成するマ
スタースライス半導体集積回路装置において、第
１導電型シリコン基板上に形成された第２導電型
ソースドレイン層で直列となる第２導電型トラン
ジスタと、第１導電型ソースドレイン層で直列と
なる第１導電型トランジスタとが、一方が４個、
他方が少なくとも一方の中央部の２個のトランジ
スタと相補トランジスタの組を形成する関係で存
在する基本セルからなる構造によつて構成され
る。
ルが複数個規則的に配置され、ｘ，ｙ方向に指定
された格子上にアルミニウム導電膜を形成するマ
スタースライス半導体集積回路装置において、第
１導電型シリコン基板上に形成された第２導電型
ソースドレイン層で直列となる第２導電型トラン
ジスタと、第１導電型ソースドレイン層で直列と
なる第１導電型トランジスタとが、一方が４個、
他方が少なくとも一方の中央部の２個のトランジ
スタと相補トランジスタの組を形成する関係で存
在する基本セルからなる構造によつて構成され
る。
次に本発明の実施例について図面を参照して説
明する。
明する。
第３図を参照すると、本発明の第１の実施例
は、Ｎ型シリコン基板１上にP+ソースドレイン
層６によつて直列となる２個のPMOSトランジ
スタのゲートポリシリコン８と、N+ソースドレ
イン層３によつて直列となる４個のNMOSトラ
ンジスタのゲートポリシリコン５と、ゲートポリ
シリコン５，８と、ソースドレイン層６，３のコ
ンタクト穴１０とで形成される。
は、Ｎ型シリコン基板１上にP+ソースドレイン
層６によつて直列となる２個のPMOSトランジ
スタのゲートポリシリコン８と、N+ソースドレ
イン層３によつて直列となる４個のNMOSトラ
ンジスタのゲートポリシリコン５と、ゲートポリ
シリコン５，８と、ソースドレイン層６，３のコ
ンタクト穴１０とで形成される。
第４図は本発明の第１の実施例によつて第２図
ａに示したスタテツクメモリセルの１ビツトを示
したアルミニウム導電膜パターン（実線で示す）
を示したものである。図でゲートポリシリコン５
ＡはTG1のゲート、５ＤはTG2のゲートとなり、
ゲートポリシリコン５Ｂ，８ＡでIB、ゲートポ
リシリコン５Ｃ，８ＢでIAを構成している。図
に示すとおりメモリ構成に際してのセル利用率は
100％である。第３図の本発明の第１の実施例と
従来例の第１図を比べてみればわかるとおり、左
右端のNMOSTのゲートポリシリコン５の２ケ
が付加されただけで論理回路構成上の支障はな
い。
ａに示したスタテツクメモリセルの１ビツトを示
したアルミニウム導電膜パターン（実線で示す）
を示したものである。図でゲートポリシリコン５
ＡはTG1のゲート、５ＤはTG2のゲートとなり、
ゲートポリシリコン５Ｂ，８ＡでIB、ゲートポ
リシリコン５Ｃ，８ＢでIAを構成している。図
に示すとおりメモリ構成に際してのセル利用率は
100％である。第３図の本発明の第１の実施例と
従来例の第１図を比べてみればわかるとおり、左
右端のNMOSTのゲートポリシリコン５の２ケ
が付加されただけで論理回路構成上の支障はな
い。
第５図は本発明の第１の実施例における２入力
NOR回路実現例ａと２入力NAND回路実現例ｂ
を示す。第５図ａにおいてゲートポリシリコン５
Ａ，５Ｄがあいているため、このゲートポリシリ
コンをフイードスルーとして利用することができ
る。単純にトランジスタ部分だけを考えれば第１
図の従来の場合、セル利用率が100％で本発明例
では4/6、すなわち67％であるが、従来の場合の
メモリ回路の実現例である58％より大きい点第１
図のフイードスルーポリシリコン９が本発明の場
合不必要である点、等から全体のセル利用率、基
本セルの集積度共従来の場合よりも改善できる。
NOR回路実現例ａと２入力NAND回路実現例ｂ
を示す。第５図ａにおいてゲートポリシリコン５
Ａ，５Ｄがあいているため、このゲートポリシリ
コンをフイードスルーとして利用することができ
る。単純にトランジスタ部分だけを考えれば第１
図の従来の場合、セル利用率が100％で本発明例
では4/6、すなわち67％であるが、従来の場合の
メモリ回路の実現例である58％より大きい点第１
図のフイードスルーポリシリコン９が本発明の場
合不必要である点、等から全体のセル利用率、基
本セルの集積度共従来の場合よりも改善できる。
第５図ｂは２入力NAND回路の実現例を示す。
本来は第５図ａの配線と類似形で定められるが２
個の余分なNMOSTを有効利用して論理レベル
を下げた改善例を示す。従来の場合出力V0と
VSS間には２個の直列NMOSTがあるが、本発
明では２個の並列NMOSTが２個直列になつて
いる。
本来は第５図ａの配線と類似形で定められるが２
個の余分なNMOSTを有効利用して論理レベル
を下げた改善例を示す。従来の場合出力V0と
VSS間には２個の直列NMOSTがあるが、本発
明では２個の並列NMOSTが２個直列になつて
いる。
第６図ａは本発明の第２の実施例を示し、中央
部の２個のゲートポリシリコン５８をつないだ
例、及び左右端のNMOSTのゲートポリシリコ
ンをフイードスルーポリシリコンとしても使える
ようにのばした例を示す。
部の２個のゲートポリシリコン５８をつないだ
例、及び左右端のNMOSTのゲートポリシリコ
ンをフイードスルーポリシリコンとしても使える
ようにのばした例を示す。
第６図ｂは本発明の第３の実施例を示し、
NMOSTが２個でPMOSTが４個の基本セルと、
PMOSTが２個でNMOSTが４個の基本セルとが
混在している場合を示す。この場合は論理セルを
形成するときのセル利用率が本発明の第１の実施
例に比して大巾に上るという特徴がある。但し第
２図ａにおけるゲートTG1，TG2が共にNMOST
の場合と共にPMOSTの場合とが混在するという
欠点はあるが、回路上の支障はない。
NMOSTが２個でPMOSTが４個の基本セルと、
PMOSTが２個でNMOSTが４個の基本セルとが
混在している場合を示す。この場合は論理セルを
形成するときのセル利用率が本発明の第１の実施
例に比して大巾に上るという特徴がある。但し第
２図ａにおけるゲートTG1，TG2が共にNMOST
の場合と共にPMOSTの場合とが混在するという
欠点はあるが、回路上の支障はない。
本発明は以上説明したとおり、マスタースライ
ス方式LSIにおいて、２個の直列PMOSTと４個
の直列NMOSTとにおいて中央の２個が相補ト
ランジスタの組立形成させた構造により、メモリ
回路と論理回路のいずれに対してもセル利用率を
高めることができるという効果がある。
ス方式LSIにおいて、２個の直列PMOSTと４個
の直列NMOSTとにおいて中央の２個が相補ト
ランジスタの組立形成させた構造により、メモリ
回路と論理回路のいずれに対してもセル利用率を
高めることができるという効果がある。
第１図ａ，ｂは従来のCMOSタイプマスター
スライス方式の基本セルを示す図で第１図ａは平
面図、第１図ｂは簡略図、第２図ａ，ｂはスタテ
ツクメモリ回路を示す図で第２図ａは回路図、第
２図ｂは第１図に示した従来の基本セルで実現し
た例、第３図は本発明の第１の実施例を示す簡略
図、第４図は本発明の第１の実施例に示す基本セ
ルでのスタテツクメモリ回路の実施例を示す図、
第５図ａ，ｂは本発明の第１の実施例による論理
回路の実現例で第５図ａは２入力NOR回路の例、
第５図ｂは改良された２入力NAND回路の例、
第６図ａは本発明の第２の実施例を示す簡略図、
第６図ｂは本発明の第３の実施例を示す図であ
る。 なお図において、１……Ｎ型シリコン基板、２
……Ｐウエル層、３……N+ソース、ドレイン層、
４……P+サブコン層、５……NMOSTゲートポ
リシリコン層、６……P+ソースドレイン層、７
……N+サブコン層、８……PMOSTゲートポリ
シリコン層、９……フイードスルーポリシリコン
層、１０……コンタクト穴、１１……アルミニウ
ム導電膜、１２……NMOST領域、１３……
PMOST領域、５８……NMOST，PMOST共通
ゲートポリシリコン層、である。
スライス方式の基本セルを示す図で第１図ａは平
面図、第１図ｂは簡略図、第２図ａ，ｂはスタテ
ツクメモリ回路を示す図で第２図ａは回路図、第
２図ｂは第１図に示した従来の基本セルで実現し
た例、第３図は本発明の第１の実施例を示す簡略
図、第４図は本発明の第１の実施例に示す基本セ
ルでのスタテツクメモリ回路の実施例を示す図、
第５図ａ，ｂは本発明の第１の実施例による論理
回路の実現例で第５図ａは２入力NOR回路の例、
第５図ｂは改良された２入力NAND回路の例、
第６図ａは本発明の第２の実施例を示す簡略図、
第６図ｂは本発明の第３の実施例を示す図であ
る。 なお図において、１……Ｎ型シリコン基板、２
……Ｐウエル層、３……N+ソース、ドレイン層、
４……P+サブコン層、５……NMOSTゲートポ
リシリコン層、６……P+ソースドレイン層、７
……N+サブコン層、８……PMOSTゲートポリ
シリコン層、９……フイードスルーポリシリコン
層、１０……コンタクト穴、１１……アルミニウ
ム導電膜、１２……NMOST領域、１３……
PMOST領域、５８……NMOST，PMOST共通
ゲートポリシリコン層、である。
Claims (1)
- １ 第１導電型半導体基板に形成された複数の第
２導電型のソースドレイン層が直列接続された複
数個の第２導電型トリンジスタ群と、前記第１導
電型半導体基板内の第２導電型ウエル層内に形成
された複数の第１導電型ソースドレイン層が直列
接続された複数個の第１導電型トランジスタ群と
を含む基本セルが規則的に配置されたマスタース
ライス半導体集積回路において、前記基本セルが
４個の前記第１導電型と前記第２導電型の一方の
導電型のトランジスタから成る第１のトランジス
タ群と２個の前記第１導電型と前記第２導電型の
他方の導電型のトランジスタから成る第２のトラ
ンジスタ群とで構成され、且つ前記第１のトラン
ジスタ群の中央部の２個のトランジスタが前記第
２のトランジスタ群と相補型回路を構成すべくゲ
ート電極同士が直線上に形成されていることを特
徴とするマスタースライス半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163005A JPS5864047A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163005A JPS5864047A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864047A JPS5864047A (ja) | 1983-04-16 |
| JPH0252428B2 true JPH0252428B2 (ja) | 1990-11-13 |
Family
ID=15765380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163005A Granted JPS5864047A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864047A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961047A (ja) * | 1982-09-29 | 1984-04-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0715976B2 (ja) * | 1983-01-13 | 1995-02-22 | セイコーエプソン株式会社 | 半導体装置 |
| DE3477312D1 (de) * | 1983-07-09 | 1989-04-20 | Fujitsu Ltd | Masterslice semiconductor device |
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| JPS61245548A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| DE3684249D1 (en) * | 1985-12-06 | 1992-04-16 | Siemens Ag | Gate array anordnung in cmos-technik. |
| JPH02198154A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 配線の形成方法及びこれを利用した半導体装置 |
| SG67297A1 (en) * | 1989-04-19 | 1999-09-21 | Seiko Epson Corp | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-10-13 JP JP56163005A patent/JPS5864047A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864047A (ja) | 1983-04-16 |
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