JPH023279A - 相補型ｍｉｓマスタスライスｌｓｉの基本セル - Google Patents
相補型ｍｉｓマスタスライスｌｓｉの基本セルInfo
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- JPH023279A JPH023279A JP15181088A JP15181088A JPH023279A JP H023279 A JPH023279 A JP H023279A JP 15181088 A JP15181088 A JP 15181088A JP 15181088 A JP15181088 A JP 15181088A JP H023279 A JPH023279 A JP H023279A
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- 230000000295 complement effect Effects 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 52
- 239000002184 metal Substances 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高機能、高集積性を有し、かつ設計。
製造のＴＡＴ （ターンアラウンドタイム）が短い相補
型ＭＴＳマスタスライスＬＳＩに関する。
型ＭＴＳマスタスライスＬＳＩに関する。
従来の相補型ＭＩＳトランジスタを用いて構成したチャ
ネルレス型マスタスライスのチップの基本セル（Ｂａ５
ｉｃ Ｃｅ１ｌ ）を例に説明する。第１図は本発明な
らびに従来の基本セルを適用するチャネルレス型マスタ
スライスＬＳＩの概略図である。
ネルレス型マスタスライスのチップの基本セル（Ｂａ５
ｉｃ Ｃｅ１ｌ ）を例に説明する。第１図は本発明な
らびに従来の基本セルを適用するチャネルレス型マスタ
スライスＬＳＩの概略図である。
図において、ａは基本セル、ｂは周辺回路、Ｃは基本セ
ル配列領域、ｄは周辺回路配列領域である。
ル配列領域、ｄは周辺回路配列領域である。
チップ内部の基本セル配列領域Ｃは基本セルａをマトリ
ックス状にすきまなく敷き詰める領域で、周辺回路配列
領域ｄはパッド、１１０回路を含む周辺回路すを収容す
る領域である。
ックス状にすきまなく敷き詰める領域で、周辺回路配列
領域ｄはパッド、１１０回路を含む周辺回路すを収容す
る領域である。
従来、基本セル配列領域Ｃに配置する基本セルａの構成
例として、第２図〜第５図の従来の第１〜第４基本セル
の図のものがある。図において、ＰはＦ）型ＭＩＳトラ
ンジスタ、ＮはＮ型ＭＩＳトランジスタ、Ｃはゲート電
極、ｉはＮ型拡散領域、「はＰ型拡散領域、ｊはＰ型拡
散領域、ｇはＮ型拡散領域、ｈは基本セルの外枠である
。Ｎ型拡散領域ｉはＮウェルに電圧を印加する電極のた
めのもので、Ｐ型拡散領域ｆはＰ型ＭＩＳトランジスタ
のソース電極と、ドレイン電極とを形成する。
例として、第２図〜第５図の従来の第１〜第４基本セル
の図のものがある。図において、ＰはＦ）型ＭＩＳトラ
ンジスタ、ＮはＮ型ＭＩＳトランジスタ、Ｃはゲート電
極、ｉはＮ型拡散領域、「はＰ型拡散領域、ｊはＰ型拡
散領域、ｇはＮ型拡散領域、ｈは基本セルの外枠である
。Ｎ型拡散領域ｉはＮウェルに電圧を印加する電極のた
めのもので、Ｐ型拡散領域ｆはＰ型ＭＩＳトランジスタ
のソース電極と、ドレイン電極とを形成する。
また、Ｐ型拡散領域ｊはＰ基板に電圧を印加する電極の
ためのもので、Ｎ型拡散領域ｇはＮ型ＭＩＳトランジス
タのソース、ドレイン電極を形成する。図に示す第１基
本セル〜第４基本セルは２人カゲート、４人カゲートの
形式が使用されている。
ためのもので、Ｎ型拡散領域ｇはＮ型ＭＩＳトランジス
タのソース、ドレイン電極を形成する。図に示す第１基
本セル〜第４基本セルは２人カゲート、４人カゲートの
形式が使用されている。
第２図、第３図の構成例では基本セルを構成するＰ 型
Ｍ Ｉ Ｓ トランジスタのゲート電極と、Ｎ型ＭｌＳ
トランジスタのゲート電極同士を予め分離しておき、ユ
ーザの要求する時にその機能を実現するため金属配線に
より両者を接続する形式である。
Ｍ Ｉ Ｓ トランジスタのゲート電極と、Ｎ型ＭｌＳ
トランジスタのゲート電極同士を予め分離しておき、ユ
ーザの要求する時にその機能を実現するため金属配線に
より両者を接続する形式である。
しかしながら、機能マクロセルのように複雑な機能を速
度、消費電力の性能と集積性を両立させて搭載しようと
すると、フルカスタムＬＳＩと同様にファンアウト数な
どの負荷条件により駆動能力が異なったゲートを選択的
に設定できる設計の融通性が望まれる。第２図、第５図
の場合は基本セルａを構成するＰ型ＭＩＳトランジスタ
、あるいはＮ型ＭＴＳトランジスタは一種類のチャネル
幅（Ｗ）で構成されているため、駆動能力を増やそうと
すると構成ゲートのチャネル幅（Ｗ）のきめ細かい調整
が困難である。そのため、第６図の第１基本セルを用い
たパワーゲートの構成図に示すように、コンタクトホー
ルｍと第１層の金属配線にとスルーホールｔを利用して
、隣接する基本セルのトランジスタを並列接続すること
により２倍の駆動能力のＮＡＮＤゲート（パワーゲート
）を実現していた。第７図は第６図のパワーゲートの等
価回路図である。このような手法では占有面積が２倍に
増大するため、その適用領域には制限があった。
度、消費電力の性能と集積性を両立させて搭載しようと
すると、フルカスタムＬＳＩと同様にファンアウト数な
どの負荷条件により駆動能力が異なったゲートを選択的
に設定できる設計の融通性が望まれる。第２図、第５図
の場合は基本セルａを構成するＰ型ＭＩＳトランジスタ
、あるいはＮ型ＭＴＳトランジスタは一種類のチャネル
幅（Ｗ）で構成されているため、駆動能力を増やそうと
すると構成ゲートのチャネル幅（Ｗ）のきめ細かい調整
が困難である。そのため、第６図の第１基本セルを用い
たパワーゲートの構成図に示すように、コンタクトホー
ルｍと第１層の金属配線にとスルーホールｔを利用して
、隣接する基本セルのトランジスタを並列接続すること
により２倍の駆動能力のＮＡＮＤゲート（パワーゲート
）を実現していた。第７図は第６図のパワーゲートの等
価回路図である。このような手法では占有面積が２倍に
増大するため、その適用領域には制限があった。
この欠点を補うため、従来の実施例として、第８図の従
来の第５基本セルの図、第９図の従来の第６基本セルの
図に示すように、チャネル幅（Ｗ）が小さいＰ型ｆＭ
Ｉ Ｓ トランジスタＵとチャネル幅（Ｗ）が小さいＮ
型ＭＩＳトランジスタＶとを使い、従来の大きいチャネ
ル幅（Ｗ）と小さいチャネル幅（ｗ）とを組み合わせる
構成がある。しかし、この構成では使用できる大きいチ
ャネル幅（Ｗ）のトランジスタと小さいチャネル幅（Ｖ
Ｖ）のトランジスタの構成数の比率が固定であり、構成
する機能マクロによっては未使用のトランジスタが増え
、全体の集積度を低下させる要因となった。また、予め
用意されたトランジスタのチャネル幅が固定されている
欠点があった。
来の第５基本セルの図、第９図の従来の第６基本セルの
図に示すように、チャネル幅（Ｗ）が小さいＰ型ｆＭ
Ｉ Ｓ トランジスタＵとチャネル幅（Ｗ）が小さいＮ
型ＭＩＳトランジスタＶとを使い、従来の大きいチャネ
ル幅（Ｗ）と小さいチャネル幅（ｗ）とを組み合わせる
構成がある。しかし、この構成では使用できる大きいチ
ャネル幅（Ｗ）のトランジスタと小さいチャネル幅（Ｖ
Ｖ）のトランジスタの構成数の比率が固定であり、構成
する機能マクロによっては未使用のトランジスタが増え
、全体の集積度を低下させる要因となった。また、予め
用意されたトランジスタのチャネル幅が固定されている
欠点があった。
縦方向をチャネル幅方向、横方向をチャネル長方向とし
、半分にＰ型ＭＩＳトランジスタ、残りの半分にＮ型Ｍ
ＩＳトランジスタを配置した相補型ＭＩＳトランジスタ
で構成した基本セルよりなるチャネルレス型マスタスラ
イスＬＳＩにおい、前記Ｐ型Ｍ■Ｓトランジスタのソー
ス電極とドレイン電極とを形成するＰ型拡散領域と、Ｎ
ウェルに電圧を印加する電極を形成するＮ型拡散領域を
横方向に配列し、ゲート電極をＰ型拡散領域の上面に設
けて基本セルの半分を構成し、前記基本セルの中心位置
を中心とした点対称の位置に、前記Ｎ型ＭＩＳトランジ
スタのソース電極とドレイン電極とを形成するＮ型拡散
領域と、Ｐ基板に電圧を印加する電極を形成するＰ型拡
散領域を横方向に配列し、ゲート電極をＮ型拡散領域の
上面に設けて基本セルの残りの半分を構成した。
、半分にＰ型ＭＩＳトランジスタ、残りの半分にＮ型Ｍ
ＩＳトランジスタを配置した相補型ＭＩＳトランジスタ
で構成した基本セルよりなるチャネルレス型マスタスラ
イスＬＳＩにおい、前記Ｐ型Ｍ■Ｓトランジスタのソー
ス電極とドレイン電極とを形成するＰ型拡散領域と、Ｎ
ウェルに電圧を印加する電極を形成するＮ型拡散領域を
横方向に配列し、ゲート電極をＰ型拡散領域の上面に設
けて基本セルの半分を構成し、前記基本セルの中心位置
を中心とした点対称の位置に、前記Ｎ型ＭＩＳトランジ
スタのソース電極とドレイン電極とを形成するＮ型拡散
領域と、Ｐ基板に電圧を印加する電極を形成するＰ型拡
散領域を横方向に配列し、ゲート電極をＮ型拡散領域の
上面に設けて基本セルの残りの半分を構成した。
第１０図は本発明の第７基本セルの図、第１１図は本発
明の第８基本セルの図である。本実施例はＮウェルに電
圧を印加する電極を形成するためのＮ型拡散碩域ｉとＰ
型ＭＩＳトランジスタを形成するためのＰ型拡散領域ｆ
の配列と、前記基本セルの中心位置を中心とした点対称
の位置にＰｉ盤に電圧を印加する電極を形成するための
Ｐ型拡散領域ｊとＮ型ＭＩＳトランジスタを形成するた
めのＮ型拡散領域ｇの配列とを図に示すように配置した
。
明の第８基本セルの図である。本実施例はＮウェルに電
圧を印加する電極を形成するためのＮ型拡散碩域ｉとＰ
型ＭＩＳトランジスタを形成するためのＰ型拡散領域ｆ
の配列と、前記基本セルの中心位置を中心とした点対称
の位置にＰｉ盤に電圧を印加する電極を形成するための
Ｐ型拡散領域ｊとＮ型ＭＩＳトランジスタを形成するた
めのＮ型拡散領域ｇの配列とを図に示すように配置した
。
第１２図は第７基本セルを用いて構成した２人力ＮＡＮ
Ｄゲート、第１３図は第８基本セルを用いて構成した３
人力ＮＡＮＤゲートの構成図で、第１４図は第１２図の
等価回路図、第１５図は第１３図の等価回路図である。
Ｄゲート、第１３図は第８基本セルを用いて構成した３
人力ＮＡＮＤゲートの構成図で、第１４図は第１２図の
等価回路図、第１５図は第１３図の等価回路図である。
それぞれの出力端子３．７に接続されるＰ型ＭＩＳトラ
ンジスタとＮ型ＭＩＳトランジスタの拡散領域が同一の
配線ピッチ上（図上に示す矢印）にあり、金属配線が真
直ぐに配線され、配線長を短くして、浮遊容量を低減で
きる傾向であることがわかる。
ンジスタとＮ型ＭＩＳトランジスタの拡散領域が同一の
配線ピッチ上（図上に示す矢印）にあり、金属配線が真
直ぐに配線され、配線長を短くして、浮遊容量を低減で
きる傾向であることがわかる。
第１６図は従来の第３基本セルを用いた構成図、第１７
図は従来の第４基本セルを用いた構成図でそれぞれ、２
人力ＮＡＮＤゲート、３人力ＮＡＮＤゲートを示す。そ
れぞれの出力端子３．７に接続されるＰ型ＭＩＳトラン
ジスタとＮ型ＭＩＳトランジスタの拡散領域が同一の配
線ピッチ（図上に示す矢印）上にな（、金属配線が同一
直線上になく真直ぐに配線されないので、配線長を長く
なり、浮遊容量も増大する。また第１７図の５で示すス
ルーホールは配線が密なため、０．５ピツチしか置けず
１ピツチの整数倍のピッチしか許さないとの規則に従っ
て配置することが困難である。これはゲート電極を形成
するポリシリコンを、図中のハツチで示したように拡張
して設けても、配線の融通性は必ずしも改善されず、第
１０図、第１１図の本発明の実施例に比べて配線の融通
性は劣る。
図は従来の第４基本セルを用いた構成図でそれぞれ、２
人力ＮＡＮＤゲート、３人力ＮＡＮＤゲートを示す。そ
れぞれの出力端子３．７に接続されるＰ型ＭＩＳトラン
ジスタとＮ型ＭＩＳトランジスタの拡散領域が同一の配
線ピッチ（図上に示す矢印）上にな（、金属配線が同一
直線上になく真直ぐに配線されないので、配線長を長く
なり、浮遊容量も増大する。また第１７図の５で示すス
ルーホールは配線が密なため、０．５ピツチしか置けず
１ピツチの整数倍のピッチしか許さないとの規則に従っ
て配置することが困難である。これはゲート電極を形成
するポリシリコンを、図中のハツチで示したように拡張
して設けても、配線の融通性は必ずしも改善されず、第
１０図、第１１図の本発明の実施例に比べて配線の融通
性は劣る。
第１８図は本発明の基本セルの優位性を示した構成図で
ある。−例として図に示す金属配線５０．５１．５２．
５３．５４を行うことにより、ゲート電極のポリシリコ
ンの一部をそれぞれ必要な部分を接続して必要とするチ
ャネル幅を得ることができ、かつ、他の金属配線５５．
５６．５７．５８と交叉しながら、横方向に配線できる
。
ある。−例として図に示す金属配線５０．５１．５２．
５３．５４を行うことにより、ゲート電極のポリシリコ
ンの一部をそれぞれ必要な部分を接続して必要とするチ
ャネル幅を得ることができ、かつ、他の金属配線５５．
５６．５７．５８と交叉しながら、横方向に配線できる
。
第１９図は本発明の第９基本セルの図である。
これは請求項１．２．３を同時に通用した第９基本セル
の実施例で、ソース電極とドレイン電極とを形成するＰ
型拡散領域とＮ型拡散領域とをチャネル幅方向に対して
２つに分割して、チャネル幅の小さいＭＩＳトランジス
タを２つ作成している。
の実施例で、ソース電極とドレイン電極とを形成するＰ
型拡散領域とＮ型拡散領域とをチャネル幅方向に対して
２つに分割して、チャネル幅の小さいＭＩＳトランジス
タを２つ作成している。
また、分割したＭＩＳトランジスを並列して使用するた
めゲート電極の接続用のポリシリコン配線を６備した。
めゲート電極の接続用のポリシリコン配線を６備した。
ポリシリコン配線２は隣接の基本セルの為に空いている
。
。
第２０図は本発明の第９基本セルを用いた２人力ＮＡＮ
Ｄゲートの構成図である。本構成例で２分割されたトラ
ンジスタ同士を金属配線で並列接続することによって、
小さなチャネル幅を合わせ、等価的にチャネル幅（Ｗ）
を拡大させている。ポリシリコン配線ｙは入力電極１．
２に接続された配線が電源配線ＶＯＯ１ＧＮＤと交叉す
るためにも有効に使用されている。
Ｄゲートの構成図である。本構成例で２分割されたトラ
ンジスタ同士を金属配線で並列接続することによって、
小さなチャネル幅を合わせ、等価的にチャネル幅（Ｗ）
を拡大させている。ポリシリコン配線ｙは入力電極１．
２に接続された配線が電源配線ＶＯＯ１ＧＮＤと交叉す
るためにも有効に使用されている。
第２１図は本発明の第９基本セルを用いた２人力ＮＯＲ
ゲートの構成図である。
ゲートの構成図である。
第２２図は本発明の第９基本セルを用いた２人力ＮＡＮ
Ｄゲートの他の構成図であるが、分割された小さいチャ
ネル幅（Ｗ）のトランジスタを用いて構成しているので
、占有面積、駆動能力とも小さい。
Ｄゲートの他の構成図であるが、分割された小さいチャ
ネル幅（Ｗ）のトランジスタを用いて構成しているので
、占有面積、駆動能力とも小さい。
第２３図は本発明の第９基本セルを用いた２人力ＮＯＲ
ゲートの他の構成図である。
ゲートの他の構成図である。
次に本発明の基本セルａを用いて構成した機能マクロを
構成した例を示す。第２４図はセレクタ回路の回路図、
第２５図は本発明の第９基本セルを用いた第２４図のセ
レクタ回路の構成図である。
構成した例を示す。第２４図はセレクタ回路の回路図、
第２５図は本発明の第９基本セルを用いた第２４図のセ
レクタ回路の構成図である。
本構成例はいずれの構成トランジスタも分割されたトラ
ンジスタを用いており、未使用のトランジスタ領域を、
セレクタ制御信号の配線領域として使用し占有面積の効
率化を図っている。
ンジスタを用いており、未使用のトランジスタ領域を、
セレクタ制御信号の配線領域として使用し占有面積の効
率化を図っている。
第２６図はデコーダ回路の回路図、第２７図は本発明の
第９基本セルを用いた第２６図デコーダ回路の構成図で
ある。インバータＩＶＩ、インバータｌＶ２はファンア
ウト１と負荷が軽いため、小さなチャネル幅（Ｗ）で構
成し、アンドノアゲートＡＤは負荷が大きい場合を想定
して大きいチャネル幅（Ｗ）で構成している。この構成
例のようにチャネル幅が異なるゲートを必要に応じて比
較的自由に構成することができる。
第９基本セルを用いた第２６図デコーダ回路の構成図で
ある。インバータＩＶＩ、インバータｌＶ２はファンア
ウト１と負荷が軽いため、小さなチャネル幅（Ｗ）で構
成し、アンドノアゲートＡＤは負荷が大きい場合を想定
して大きいチャネル幅（Ｗ）で構成している。この構成
例のようにチャネル幅が異なるゲートを必要に応じて比
較的自由に構成することができる。
以上の説明は半導体の相補性から、基本セルのＮ型をＰ
型に、Ｐ型をＮ型に代えても成立する。
型に、Ｐ型をＮ型に代えても成立する。
請求項１の基本セルでＣＭＯ３の基本単位であるＮＡＮ
Ｄゲート、ＮＯＲゲートを構成する場合に、Ｐ型ＭＩＳ
とＮ型ＭＩＳのソース電極、ドレイン電極の間を接続す
る金属配線を短く、かつ真すぐに配線することができる
ので、配線の浮遊容星が小さくでき、第１２図、第１３
図に示すように構成したゲートの動作速度の高速化をは
かることができる。また、Ｐ型ＭＩＳとＮ型ＭＩＳのソ
ース電極、ドレイン電極の間を接続する金属配線の領域
を確保しながら、隣接するゲート電極同士を金属配線で
接続することができる。
Ｄゲート、ＮＯＲゲートを構成する場合に、Ｐ型ＭＩＳ
とＮ型ＭＩＳのソース電極、ドレイン電極の間を接続す
る金属配線を短く、かつ真すぐに配線することができる
ので、配線の浮遊容星が小さくでき、第１２図、第１３
図に示すように構成したゲートの動作速度の高速化をは
かることができる。また、Ｐ型ＭＩＳとＮ型ＭＩＳのソ
ース電極、ドレイン電極の間を接続する金属配線の領域
を確保しながら、隣接するゲート電極同士を金属配線で
接続することができる。
請求項２の相補型ＭＩＳマスタスライスＬＳＩの分割さ
れたＭＩＳトランジスタのソース電極、ドレイン電極あ
るいはゲート電極を金属配線で接続したり、あるいは接
続しないことによって、構成ゲートのチャネル幅（Ｗ）
を調整することができるため、機能マクロを構成する場
合は、構成ゲートの駆動能力を最適化して、機能マクロ
セルの高速化と占有面積の低減を図ることができる。
れたＭＩＳトランジスタのソース電極、ドレイン電極あ
るいはゲート電極を金属配線で接続したり、あるいは接
続しないことによって、構成ゲートのチャネル幅（Ｗ）
を調整することができるため、機能マクロを構成する場
合は、構成ゲートの駆動能力を最適化して、機能マクロ
セルの高速化と占有面積の低減を図ることができる。
請求項４は請求項２を実現する場合に、分割されたゲー
ト電極間を接続するのに予めポリシリコン配線を配置し
ておけば、第２５図、第２６図に示すように、金属配線
と交叉しながら、ゲート電極同士を自由に配線すること
ができる。
ト電極間を接続するのに予めポリシリコン配線を配置し
ておけば、第２５図、第２６図に示すように、金属配線
と交叉しながら、ゲート電極同士を自由に配線すること
ができる。
このように、本発明の基本セルを用いればチャネルレス
型マスタスライスＬＳＩを用いれば、必要に応じてチャ
ネル幅（Ｗ）が異なるゲートを組み合わせて論理回路が
効率よ（構成できるので、機能マクロの設計においてフ
ァンアウト数など負荷条件に合わせた融通性ある回路設
計が可能となり、高速性、高集積性の改善が期待できる
。
型マスタスライスＬＳＩを用いれば、必要に応じてチャ
ネル幅（Ｗ）が異なるゲートを組み合わせて論理回路が
効率よ（構成できるので、機能マクロの設計においてフ
ァンアウト数など負荷条件に合わせた融通性ある回路設
計が可能となり、高速性、高集積性の改善が期待できる
。
第１図は本発明ならびに従来の基本セルを適用するチャ
ネルレス型マスタスライスＬＳＩの概略図、第２図は従
来の第１基本セルの図、第３図は従来の第２基本セルの
図、第４図は従来の第３基本セルの図、第５図は従来の
第４基本セルの図、第６図は第１基本セルを用いたパワ
ーゲートの構成図、第７図は第６図のパワーゲートの等
価回路図、第８図は従来の第５基本セルの図、第９図は
従来の第６基本セルの図、第１０図は本発明の第７基本
セルの図、第１１図は本発明の第８基本セルの図、第Ｘ
２図は本発明の第７基本セルを用いて構成した２人力Ｎ
ＯＲゲートの構成図、第１３図は本発明の第８基本セル
を用いて構成した３人力ＮＯＲゲートの構成図、第１４
図は第１２図の等価回路図、第１５図は第１３図の等価
回路図、第４６図は従来の第３基本セルを用いた構成図
、第１７図は従来の第４基本セルを用いた構成図、第１
８図は本発明の第７基本セルの優位性を示した構成図、
第１９図は本発明の第９基本セルの図、第２０図は本発
明の第９基本セルを用いた２人力ＮＡＮＤゲートの構成
図、第２１図は本発明の第９基本セルを用いた２人力Ｎ
ＯＲゲートの構成図、第２２図は第９基本セルを用いた
２人力ＮＡＮＤゲートの構成図、第２３図は２人力ＮＯ
Ｒゲートの構成図、第２４図はセレクタ回路の回路図、
第２５図は本発明の第９基本セルを用いた第２４図のセ
レクタ回路の構成図、第２６図はデコーダ回路の回路図
、第２７図は本発明の第９基本セルを用いた第２６図デ
コーダ回路の構成図である。 ａは基本セル、ｂは周辺回路、Ｃは基本セル配列領域、
ｄは周辺回路配列領域、ＰはＰ型ＭＩＳトランジスタ、
ＮはＮ型ＭＩＳトランジスタ、ｅはゲート電極、ｉはＮ
型拡散領域、ｆはＰ型拡散領域、ｊはＰ型拡散領域、ｇ
はＮ型拡散領域、１１は基本セルの外枠、ｍはコンタク
トホール、ｋは第１層の金属配線、ｔはスルーホール、
Ｕはチャネル幅が小さいＰ型ＭＩＳトランジスタ、■は
チャネル幅が小さいＮ型ＭＩＳトランジスタ、（Ｗ）は
小さなチャネル幅、（Ｗ）は大きなチャネル幅、ｙは分
離されたゲート同士の接続のためのポリシリコン配線、
２は隣接の分離されたゲート同士の接続のためのポリシ
リコン配線。 特許出願人 日本電信電話株式会社
ネルレス型マスタスライスＬＳＩの概略図、第２図は従
来の第１基本セルの図、第３図は従来の第２基本セルの
図、第４図は従来の第３基本セルの図、第５図は従来の
第４基本セルの図、第６図は第１基本セルを用いたパワ
ーゲートの構成図、第７図は第６図のパワーゲートの等
価回路図、第８図は従来の第５基本セルの図、第９図は
従来の第６基本セルの図、第１０図は本発明の第７基本
セルの図、第１１図は本発明の第８基本セルの図、第Ｘ
２図は本発明の第７基本セルを用いて構成した２人力Ｎ
ＯＲゲートの構成図、第１３図は本発明の第８基本セル
を用いて構成した３人力ＮＯＲゲートの構成図、第１４
図は第１２図の等価回路図、第１５図は第１３図の等価
回路図、第４６図は従来の第３基本セルを用いた構成図
、第１７図は従来の第４基本セルを用いた構成図、第１
８図は本発明の第７基本セルの優位性を示した構成図、
第１９図は本発明の第９基本セルの図、第２０図は本発
明の第９基本セルを用いた２人力ＮＡＮＤゲートの構成
図、第２１図は本発明の第９基本セルを用いた２人力Ｎ
ＯＲゲートの構成図、第２２図は第９基本セルを用いた
２人力ＮＡＮＤゲートの構成図、第２３図は２人力ＮＯ
Ｒゲートの構成図、第２４図はセレクタ回路の回路図、
第２５図は本発明の第９基本セルを用いた第２４図のセ
レクタ回路の構成図、第２６図はデコーダ回路の回路図
、第２７図は本発明の第９基本セルを用いた第２６図デ
コーダ回路の構成図である。 ａは基本セル、ｂは周辺回路、Ｃは基本セル配列領域、
ｄは周辺回路配列領域、ＰはＰ型ＭＩＳトランジスタ、
ＮはＮ型ＭＩＳトランジスタ、ｅはゲート電極、ｉはＮ
型拡散領域、ｆはＰ型拡散領域、ｊはＰ型拡散領域、ｇ
はＮ型拡散領域、１１は基本セルの外枠、ｍはコンタク
トホール、ｋは第１層の金属配線、ｔはスルーホール、
Ｕはチャネル幅が小さいＰ型ＭＩＳトランジスタ、■は
チャネル幅が小さいＮ型ＭＩＳトランジスタ、（Ｗ）は
小さなチャネル幅、（Ｗ）は大きなチャネル幅、ｙは分
離されたゲート同士の接続のためのポリシリコン配線、
２は隣接の分離されたゲート同士の接続のためのポリシ
リコン配線。 特許出願人 日本電信電話株式会社
Claims (4)
- （１）縦方向をチャネル幅方向、横方向をチャネル長方
向とし、半分にＰ型ＭＩＳトランジスタ、残りの半分に
Ｎ型ＭＩＳトランジスタを配置した相補型ＭＩＳトラン
ジスタで構成した基本セルよりなるチャネルレス型マス
タスライスＬＳＩにおいて、 前記Ｐ型ＭＩＳトランジスタのソース電極とドレイン電
極とを形成するＰ型拡散領域と、Ｎウェルに電圧を印加
する電極を形成するＮ型拡散領域を横方向に配列し、ゲ
ート電極をＰ型拡散領域の上面に設けて基本セルの半分
を構成し、 前記基本セルの中心位置を中心とした点対称の位置に、 前記Ｎ型ＭＩＳトランジスタのソース電極とドレイン電
極とを形成するＮ型拡散領域と、Ｐ基板に電圧を印加す
る電極を形成するＰ型拡散領域を横方向に配列し、ゲー
ト電極をＮ型拡散領域の上面に設けて基本セルの残りの
半分を構成した。 ことを特徴とする相補型ＭＩＳマスタスライスＬＳＩの
基本セル。 - （２）前記ソース電極とドレイン電極とを形成するＰ型
拡散領域とＮ型拡散領域とをチャネル幅方向に対して分
割してチャネル幅の小さいＭＩＳトランジスタとして、 前記ＭＩＳトランジスタを並列接続して大きい幅のＭＩ
Ｓトランジスタを形成する請求項１記載の相補型ＭＩＳ
マスタスライスＬＳＩの基本セル。 - （３）前記基本セルのＮ型をＰ型に、Ｐ型をＮ型に代え
て相補にした請求項１、および請求項２記載の相補型Ｍ
ＩＳマスタスライスＬＳＩの基本セル。 - （４）分割したＭＩＳトランジスタゲート電極の接続用
のポリシリコン配線を備えた請求項２記載の相補型ＭＩ
ＳマスタスライスＬＳＩの基本セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151810A JPH0828485B2 (ja) | 1988-06-20 | 1988-06-20 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151810A JPH0828485B2 (ja) | 1988-06-20 | 1988-06-20 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023279A true JPH023279A (ja) | 1990-01-08 |
| JPH0828485B2 JPH0828485B2 (ja) | 1996-03-21 |
Family
ID=15526805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151810A Expired - Fee Related JPH0828485B2 (ja) | 1988-06-20 | 1988-06-20 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828485B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498877A (ja) * | 1990-08-17 | 1992-03-31 | Kawasaki Steel Corp | Ｃｍｏｓマスタスライス |
| JPH0498876A (ja) * | 1990-08-17 | 1992-03-31 | Kawasaki Steel Corp | Ｃｍｏｓマスタスライス |
| EP0523967A2 (en) * | 1991-07-18 | 1993-01-20 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
| JP2010171243A (ja) * | 2009-01-23 | 2010-08-05 | Sony Corp | 半導体集積回路 |
| JP2020072171A (ja) * | 2018-10-31 | 2020-05-07 | セイコーエプソン株式会社 | 半導体集積回路、電子機器及び移動体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897847A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 集積回路装置 |
-
1988
- 1988-06-20 JP JP63151810A patent/JPH0828485B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5436485A (en) * | 1991-07-18 | 1995-07-25 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828485B2 (ja) | 1996-03-21 |
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