JP3019764B2 - 半導体集積回路装置およびその回路セルの多段接続構造 - Google Patents
半導体集積回路装置およびその回路セルの多段接続構造Info
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- JP3019764B2 JP3019764B2 JP7341514A JP34151495A JP3019764B2 JP 3019764 B2 JP3019764 B2 JP 3019764B2 JP 7341514 A JP7341514 A JP 7341514A JP 34151495 A JP34151495 A JP 34151495A JP 3019764 B2 JP3019764 B2 JP 3019764B2
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Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその回路セルの多段接続構造に係わり、特にスタ
ンダードセル、ゲートアレイ方式の半導体集積回路装置
において、回路セルを配置し、回路セル間を接続する際
に、回路セル内の信号入力端子(以下、入力端子と称
す)および信号出力端子(以下、出力端子と称す)が隣
接する回路セル同志の境界領域上にそれぞれの端子が異
なる層で形成され、かつ回路セルの中心線に対して対象
な位置に配置された状態で、それぞれの端子をスルーホ
ールで接続することによって配線効率の向上と遅延時間
の減少を図った半導体集積回路装置およびその回路セル
の多段接続構造に関するものである。
およびその回路セルの多段接続構造に係わり、特にスタ
ンダードセル、ゲートアレイ方式の半導体集積回路装置
において、回路セルを配置し、回路セル間を接続する際
に、回路セル内の信号入力端子(以下、入力端子と称
す)および信号出力端子(以下、出力端子と称す)が隣
接する回路セル同志の境界領域上にそれぞれの端子が異
なる層で形成され、かつ回路セルの中心線に対して対象
な位置に配置された状態で、それぞれの端子をスルーホ
ールで接続することによって配線効率の向上と遅延時間
の減少を図った半導体集積回路装置およびその回路セル
の多段接続構造に関するものである。
【0002】
【従来の技術】半導体素子の微細化技術の進展に伴な
い、スタンダードセル、ゲートアレイ方式の半導体集積
回路装置に集積される回路規模も益々大きくなり、かつ
その動作周波数も高くなってきている。
い、スタンダードセル、ゲートアレイ方式の半導体集積
回路装置に集積される回路規模も益々大きくなり、かつ
その動作周波数も高くなってきている。
【0003】一般にゲートアレイ方式はマスタスライス
方式とも呼ばれ、論理ゲートを構成するめのトランジス
タなどの回路素子が規則的に配列され、拡散公定まで終
了した半導体ウェーハをあらかじめ用意しておき、ユー
ザの要求によりその所望する回路機能を構成するための
金属配線工程を経てカスタムの半導体集積回路装置に仕
上げるものである。
方式とも呼ばれ、論理ゲートを構成するめのトランジス
タなどの回路素子が規則的に配列され、拡散公定まで終
了した半導体ウェーハをあらかじめ用意しておき、ユー
ザの要求によりその所望する回路機能を構成するための
金属配線工程を経てカスタムの半導体集積回路装置に仕
上げるものである。
【0004】このゲートアレイ方式のレイアウト概要の
一例を示した図5(a)および図5(b)を参照する
と、半導体チップ50上には、その周縁に沿って列状に
入出力バッファ51を配置する周辺領域52と、回路セ
ル53を全面に敷き詰めた内部領域54が存在する敷き
詰め型と、半導体チップ55上には、その周縁に沿って
列状に入出力バッファ56を配置する周辺領域57と、
回路セル58を列状に複数列配置し、それぞれの列の間
を配線領域59に用いる内部領域60が存在する連続カ
ラムアレー型がある。
一例を示した図5(a)および図5(b)を参照する
と、半導体チップ50上には、その周縁に沿って列状に
入出力バッファ51を配置する周辺領域52と、回路セ
ル53を全面に敷き詰めた内部領域54が存在する敷き
詰め型と、半導体チップ55上には、その周縁に沿って
列状に入出力バッファ56を配置する周辺領域57と、
回路セル58を列状に複数列配置し、それぞれの列の間
を配線領域59に用いる内部領域60が存在する連続カ
ラムアレー型がある。
【0005】これらの半導体路装置の内部に配置された
回路セル間を接続する配線の効率を向上させることと、
回路セル間の信号伝播の遅延を低減する方法が種々提案
されている。その一例で回路セルの入出力端子配置の平
面図を示した図6(a)およびこの回路セルを隣接して
配置したときの入出力端子間を接続した状態の平面図を
示した図6(b)を参照すると、回路セル61は、セル
の中央部近辺の水平方向に入力端子62および出力端子
63が並べて配置されている。
回路セル間を接続する配線の効率を向上させることと、
回路セル間の信号伝播の遅延を低減する方法が種々提案
されている。その一例で回路セルの入出力端子配置の平
面図を示した図6(a)およびこの回路セルを隣接して
配置したときの入出力端子間を接続した状態の平面図を
示した図6(b)を参照すると、回路セル61は、セル
の中央部近辺の水平方向に入力端子62および出力端子
63が並べて配置されている。
【0006】一方、このように入力端子62aおよび出
力端子63aが配置された回路ブロック61aおよび入
力端子62bおよび出力端子63bが配置された回路ブ
ロック61bが複数個、図6(b)では2個水平方向に
並べて配置され、出力端子63bおよび入力端子62b
間が配線64で接続されている。
力端子63aが配置された回路ブロック61aおよび入
力端子62bおよび出力端子63bが配置された回路ブ
ロック61bが複数個、図6(b)では2個水平方向に
並べて配置され、出力端子63bおよび入力端子62b
間が配線64で接続されている。
【0007】
【発明が解決しようとする課題】前述した従来の半導体
装置では、図6(a)および図6(b)に示すように、
入力端子62,62a,62bと、出力端子63,63
a,63bが回路セル61,61a,61bの内部に配
置されており、隣接する回路セル61a,61bを接続
する場合、配線を用いて接続する必要があるため、配線
負荷の増加により遅延時間が増加し、かつ、他の回路セ
ル間の配線効率を低くする欠点があった。
装置では、図6(a)および図6(b)に示すように、
入力端子62,62a,62bと、出力端子63,63
a,63bが回路セル61,61a,61bの内部に配
置されており、隣接する回路セル61a,61bを接続
する場合、配線を用いて接続する必要があるため、配線
負荷の増加により遅延時間が増加し、かつ、他の回路セ
ル間の配線効率を低くする欠点があった。
【0008】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、配線効率の向上と遅延時間の減少とを
図った半導体集積回路装置およびその回路セルの多段接
続構造を提供することにある。
れたものであり、配線効率の向上と遅延時間の減少とを
図った半導体集積回路装置およびその回路セルの多段接
続構造を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体集積回路
装置の特徴は、平面上のY軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成される半導体
集積回路装置において、前記回路セル内の信号入力端子
および信号出力端子を、多結晶シリコン層、第1の金属
層および第2の金属層のうちの少なくとも2つの層で形
成するとともに、前記回路セルの対向する両辺上のそれ
ぞれの中心部に辺端と端子中心部とが略一致するように
配設した回路セルで前記セル列を構成することにある。
装置の特徴は、平面上のY軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成される半導体
集積回路装置において、前記回路セル内の信号入力端子
および信号出力端子を、多結晶シリコン層、第1の金属
層および第2の金属層のうちの少なくとも2つの層で形
成するとともに、前記回路セルの対向する両辺上のそれ
ぞれの中心部に辺端と端子中心部とが略一致するように
配設した回路セルで前記セル列を構成することにある。
【0010】また、複数の前記回路セルをそれぞれ隣接
配置し、隣接する前記信号入力端子および前記信号出力
端子を重ね合わせ1つの入出力端子として相互接続して
動作させる場合はそれぞれの端子が前記第1および第2
の金属層であればスルーホール接続を、前記多結晶シリ
コン層並びに前記第1または第2の金属層であればコン
タクト接続をするか、または前記信号入力端子および前
記信号出力端子を重ね合わせても相互接続せずに個別動
作させる場合は前記スルーホール接続も前記コンタクト
接続もしないかを、個々の状態に応じて択一的に選択し
接続する選択接続手段を有することができる。
配置し、隣接する前記信号入力端子および前記信号出力
端子を重ね合わせ1つの入出力端子として相互接続して
動作させる場合はそれぞれの端子が前記第1および第2
の金属層であればスルーホール接続を、前記多結晶シリ
コン層並びに前記第1または第2の金属層であればコン
タクト接続をするか、または前記信号入力端子および前
記信号出力端子を重ね合わせても相互接続せずに個別動
作させる場合は前記スルーホール接続も前記コンタクト
接続もしないかを、個々の状態に応じて択一的に選択し
接続する選択接続手段を有することができる。
【0011】本発明の回路セルの多段接続構造の特徴
は、平面上のY軸方向の長さが互に等しい矩形からなる
複数の回路セルを有し、かつこれらの回路セルをアレイ
状に配置してなるセル列で構成されるとともにこれら回
路セル間の信号入力端子および信号出力端子を接続する
回路セルの多段接続構造において、前記回路セル内の前
記信号入力端子および前記信号出力端子を、多結晶シリ
コン層、第1の金属層および第2の金属層のうちの少な
くとも2つの層で形成するとともに、隣接配置する他の
回路セルとの境界領域上であってそれぞれの前記回路セ
ルの対向する両辺上のそれぞれの中心部に辺端と端子中
心部とが略一致するように配設し、隣接するそれぞれの
前記信号入力端子および前記信号出力端子を重ね合わせ
1つの入出力端子として相互接続して動作させる場合は
それぞれの端子が前記第1および第2の金属層であれば
スルーホール接続を、前記多結晶シリコン層並びに前記
第1または第2の金属層であればコンタクト接続をする
か、または前記信号入力端子および前記信号出力端子を
重ね合わせても相互接続せずに個別動作させる場合は前
記スルーホール接続も前記コンタクト接続もしないか
を、個々の状態に応じて択一的に選択し接続するように
した構造を有することにある。
は、平面上のY軸方向の長さが互に等しい矩形からなる
複数の回路セルを有し、かつこれらの回路セルをアレイ
状に配置してなるセル列で構成されるとともにこれら回
路セル間の信号入力端子および信号出力端子を接続する
回路セルの多段接続構造において、前記回路セル内の前
記信号入力端子および前記信号出力端子を、多結晶シリ
コン層、第1の金属層および第2の金属層のうちの少な
くとも2つの層で形成するとともに、隣接配置する他の
回路セルとの境界領域上であってそれぞれの前記回路セ
ルの対向する両辺上のそれぞれの中心部に辺端と端子中
心部とが略一致するように配設し、隣接するそれぞれの
前記信号入力端子および前記信号出力端子を重ね合わせ
1つの入出力端子として相互接続して動作させる場合は
それぞれの端子が前記第1および第2の金属層であれば
スルーホール接続を、前記多結晶シリコン層並びに前記
第1または第2の金属層であればコンタクト接続をする
か、または前記信号入力端子および前記信号出力端子を
重ね合わせても相互接続せずに個別動作させる場合は前
記スルーホール接続も前記コンタクト接続もしないか
を、個々の状態に応じて択一的に選択し接続するように
した構造を有することにある。
【0012】
【発明の実施の形態】まず、本発明の第1の実施の形態
について図面を参照しながら説明する。図1(a)は本
発明の半導体集積回路装置の第1の実施の形態を示す回
路セルの入出力端子配置の平面図であり、図1(b)は
この回路セルを用いてX軸方向に回路セルを隣接させて
入出力端子間を接続した状態を示す平面図である。
について図面を参照しながら説明する。図1(a)は本
発明の半導体集積回路装置の第1の実施の形態を示す回
路セルの入出力端子配置の平面図であり、図1(b)は
この回路セルを用いてX軸方向に回路セルを隣接させて
入出力端子間を接続した状態を示す平面図である。
【0013】図1(a)を参照すると、回路セル1の左
右の対向する2辺の略中央部に、それぞれ入力端子2、
出力端子3が配置されている。これらの端子の中心部に
回路セル1の縁端が一致するようにそれぞれ配置され
る。
右の対向する2辺の略中央部に、それぞれ入力端子2、
出力端子3が配置されている。これらの端子の中心部に
回路セル1の縁端が一致するようにそれぞれ配置され
る。
【0014】回路セル1として、例えばインバータ10
0のレイアウトを示した図2を参照すると、このレイア
ウトは公知技術のレイアウト例に対して本発明に適用す
るための入力端子および出力端子の位置を変更した例で
ある。n型基板の例で第1メタル層11aからなる電源
電位線と、第2メタル層11bからなる接地電位線と、
Pチャネル型トランジスタのソース電極を形成するp+
拡散層を第1メタル層11bに接続するコンタクト17
および第1メタル層11bをn+ 拡散層を介して基板に
接続するコンタクト16と、Pチャネル型およびP−w
ell領域14に形成されるnチャネル型の各トランジ
スタのゲート電極を形成する多結晶シリコン層13を入
力端子2に接続するコンタクトと、Pチャネル型トラン
ジスタのドレイン電極を形成するp+ 拡散層およびnチ
ャネル型トランジスタのドレイン電極を形成するn+ 拡
散層をそれぞれ第1メタル層11cに接続するコンタク
ト18および20と、第1メタル層11cを第2メタル
層12に接続し出力端子3のコンタクトに導出するため
のスルーホール19と、nチャネル型トランジスタのソ
ース電極を形成するn+ 拡散層を第1メタル層11aに
接続するコンタクト21および第1メタル層11aをp
+ 拡散層を介してP−wellに接続するコンタクト2
2とを有してなる。
0のレイアウトを示した図2を参照すると、このレイア
ウトは公知技術のレイアウト例に対して本発明に適用す
るための入力端子および出力端子の位置を変更した例で
ある。n型基板の例で第1メタル層11aからなる電源
電位線と、第2メタル層11bからなる接地電位線と、
Pチャネル型トランジスタのソース電極を形成するp+
拡散層を第1メタル層11bに接続するコンタクト17
および第1メタル層11bをn+ 拡散層を介して基板に
接続するコンタクト16と、Pチャネル型およびP−w
ell領域14に形成されるnチャネル型の各トランジ
スタのゲート電極を形成する多結晶シリコン層13を入
力端子2に接続するコンタクトと、Pチャネル型トラン
ジスタのドレイン電極を形成するp+ 拡散層およびnチ
ャネル型トランジスタのドレイン電極を形成するn+ 拡
散層をそれぞれ第1メタル層11cに接続するコンタク
ト18および20と、第1メタル層11cを第2メタル
層12に接続し出力端子3のコンタクトに導出するため
のスルーホール19と、nチャネル型トランジスタのソ
ース電極を形成するn+ 拡散層を第1メタル層11aに
接続するコンタクト21および第1メタル層11aをp
+ 拡散層を介してP−wellに接続するコンタクト2
2とを有してなる。
【0015】一方、図1(b)を参照すると、例えば図
1(a)で示したような回路セル1aおよび1bがX軸
方向に隣接して配置されている。この隣接して配置され
た回路セルの隣接する辺の中央部には、回路セル1aの
出力端子3aと回路セル1bの入力端子2bとで1つの
入出力端子を形成するように配置され、その中心に出力
端子3aと入力端子2bとを接続するコンタクトホール
4が形成されている。
1(a)で示したような回路セル1aおよび1bがX軸
方向に隣接して配置されている。この隣接して配置され
た回路セルの隣接する辺の中央部には、回路セル1aの
出力端子3aと回路セル1bの入力端子2bとで1つの
入出力端子を形成するように配置され、その中心に出力
端子3aと入力端子2bとを接続するコンタクトホール
4が形成されている。
【0016】本発明の特徴とするところは、図1におい
て、回路セル1aおよび1b内の入力端子2a,2b
と、出力端子3a,3bとを、X軸方向に隣接する回路
セル1a,1bの境界領域上に、入力端子3aと出力端
子2bとを異なる層で形成し、回路セルの中心を通るX
軸上で対向する左右両辺それぞれの辺上の略中央部に配
置したことにある。
て、回路セル1aおよび1b内の入力端子2a,2b
と、出力端子3a,3bとを、X軸方向に隣接する回路
セル1a,1bの境界領域上に、入力端子3aと出力端
子2bとを異なる層で形成し、回路セルの中心を通るX
軸上で対向する左右両辺それぞれの辺上の略中央部に配
置したことにある。
【0017】X軸方向に隣接配置する回路セル1aと1
bとを接続する際に、回路セル1aの出力端子3aと回
路セル1bの入力端子2bとはそれぞれ異なった層で同
じ位置に配置されるため、スルーホール4のみでX方向
に隣接する回路セル1aと1bとを接続することが可能
となる。
bとを接続する際に、回路セル1aの出力端子3aと回
路セル1bの入力端子2bとはそれぞれ異なった層で同
じ位置に配置されるため、スルーホール4のみでX方向
に隣接する回路セル1aと1bとを接続することが可能
となる。
【0018】例えば図2に示したインバータ100をX
軸方向に隣接して配置した場合の切断線A−Aにおける
断面図を示した図3を参照すると、インバータ100a
および100bは、それぞれ基板上に酸化膜SiO2 を
介して多結晶シリコン層13が形成されゲート電極を入
力端子2aおよび2bに導出する。
軸方向に隣接して配置した場合の切断線A−Aにおける
断面図を示した図3を参照すると、インバータ100a
および100bは、それぞれ基板上に酸化膜SiO2 を
介して多結晶シリコン層13が形成されゲート電極を入
力端子2aおよび2bに導出する。
【0019】この多結晶シリコン層13の上層には酸化
膜SiO2 を介し第1メタル層11が形成され、ドレイ
ン電極をスルーホール19を介してその上層に形成され
た第2メタル層18に接続する。
膜SiO2 を介し第1メタル層11が形成され、ドレイ
ン電極をスルーホール19を介してその上層に形成され
た第2メタル層18に接続する。
【0020】この第1メタル層11の上層に酸化膜Si
O2 を介し形成された第2メタル層18は出力端子3a
および3bにそれぞれ導出される。
O2 を介し形成された第2メタル層18は出力端子3a
および3bにそれぞれ導出される。
【0021】これらのインバータ100aおよび100
bを隣接して配置し、インバータ100aの出力端子3
aとインバータ100bの入力端子2bとを接続する場
合は、コンタクトホール4を形成することによりインバ
ータ100bのゲート電極から導出された多結晶シリコ
ン層13と第2メタル層18を接続する。
bを隣接して配置し、インバータ100aの出力端子3
aとインバータ100bの入力端子2bとを接続する場
合は、コンタクトホール4を形成することによりインバ
ータ100bのゲート電極から導出された多結晶シリコ
ン層13と第2メタル層18を接続する。
【0022】一方、インバータ100bに隣接して配置
されるインバータ100cは、入力端子2cをインバー
タ100bの出力端子3bに接続しない場合の例であ
る。すなわち、隣接して配置されてはいるものの、前述
したコンタクトホール4を形成しないので多結晶シリコ
ン層13と第2メタル層18が接続されることはない。
されるインバータ100cは、入力端子2cをインバー
タ100bの出力端子3bに接続しない場合の例であ
る。すなわち、隣接して配置されてはいるものの、前述
したコンタクトホール4を形成しないので多結晶シリコ
ン層13と第2メタル層18が接続されることはない。
【0023】なお、上述した例では、入力端子を多結晶
シリコンで形成し、出力端子を第2メタル層で形成して
いるが、回路セルのレイアウトを一部変更することによ
り多結晶シリコンと第1メタル層、または第1メタル層
と第2メタル層のそれぞれの組み合せでも実現出来るこ
とは自明である。
シリコンで形成し、出力端子を第2メタル層で形成して
いるが、回路セルのレイアウトを一部変更することによ
り多結晶シリコンと第1メタル層、または第1メタル層
と第2メタル層のそれぞれの組み合せでも実現出来るこ
とは自明である。
【0024】もし、従来例の回路セルにおいて、回路セ
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接配置する回路セル同士の接続に
必要な配線は、最低でも回路セルのX軸方向サイズの
(1/2)×2倍の配線が必要であったのが、本発明で
は全く不要になる。
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接配置する回路セル同士の接続に
必要な配線は、最低でも回路セルのX軸方向サイズの
(1/2)×2倍の配線が必要であったのが、本発明で
は全く不要になる。
【0025】よって、従来では必要であったX軸方向に
隣接する回路セルを接続するのに必要な配線面積が不要
となり、他の回路セル間の接続のために使用することが
できる。
隣接する回路セルを接続するのに必要な配線面積が不要
となり、他の回路セル間の接続のために使用することが
できる。
【0026】また同時に、隣接するセル間の接続のため
の配線が不要となったのでこの配線に起因した遅延時間
の減少を図ることができる。
の配線が不要となったのでこの配線に起因した遅延時間
の減少を図ることができる。
【0027】一方、他の回路セルとの接続に関しては、
回路セル1aの出力端子3aと同じ層で形成する配線を
引き出すことにより接続が可能となる。また、隣接する
セル同士を接続しない場合は、入力端子と出力端子を形
成する層が異なるため、端に隣接配置しただけでは接続
されることはない。
回路セル1aの出力端子3aと同じ層で形成する配線を
引き出すことにより接続が可能となる。また、隣接する
セル同士を接続しない場合は、入力端子と出力端子を形
成する層が異なるため、端に隣接配置しただけでは接続
されることはない。
【0028】図4(a)は本発明の第2の実施の形態に
おける回路セルを示し、図4(b)は第2の実施の形態
における回路セルを用いてY軸方向に隣接する回路セル
を接続した半導体装置である。
おける回路セルを示し、図4(b)は第2の実施の形態
における回路セルを用いてY軸方向に隣接する回路セル
を接続した半導体装置である。
【0029】図4(a)を参照すると、回路セル5は、
X軸方向に対向する2辺上のそれぞれの中央部であって
左側の辺には入力端子6、右側の辺には入力端子8が配
置され、Y軸方向に対向する2辺それぞれの中央部であ
って上側の辺には入力端子7、下側の辺には出力端子9
が配置されている。
X軸方向に対向する2辺上のそれぞれの中央部であって
左側の辺には入力端子6、右側の辺には入力端子8が配
置され、Y軸方向に対向する2辺それぞれの中央部であ
って上側の辺には入力端子7、下側の辺には出力端子9
が配置されている。
【0030】一方、図4(b)を参照すると、例えば図
3で示したような回路セル5aおよび5bがY軸方向に
隣接して配置されている。この隣接して配置された回路
セル5aおよび5bの隣接する辺の中央部には、回路セ
ル5aの出力端子9aと回路セル5bの入力端子7bと
で1つの入出力端子を形成するように配置され、その中
心に出力端子9aと入力端子7bとを接続するコンタク
トホール10が形成されている。
3で示したような回路セル5aおよび5bがY軸方向に
隣接して配置されている。この隣接して配置された回路
セル5aおよび5bの隣接する辺の中央部には、回路セ
ル5aの出力端子9aと回路セル5bの入力端子7bと
で1つの入出力端子を形成するように配置され、その中
心に出力端子9aと入力端子7bとを接続するコンタク
トホール10が形成されている。
【0031】本発明の特徴とするところは、図4(a)
においては入力端子7および出力端子9を図4(b)に
おいては入力端子7aおよび7bと出力端子9aおよび
9bとを設けたことにある。
においては入力端子7および出力端子9を図4(b)に
おいては入力端子7aおよび7bと出力端子9aおよび
9bとを設けたことにある。
【0032】図4(b)において、入力端子7aおよび
7bと出力端子9aおよび9bとを設けることにより、
X軸方向に隣接して配置する回路セルの接続のみでなく
Y軸方向に隣接して配置する回路セル5aおよび5bの
接続もスルーホール10のみで行うことが可能となる。
7bと出力端子9aおよび9bとを設けることにより、
X軸方向に隣接して配置する回路セルの接続のみでなく
Y軸方向に隣接して配置する回路セル5aおよび5bの
接続もスルーホール10のみで行うことが可能となる。
【0033】もし、従来例の回路セルにおいて、回路セ
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接して配置する回路セル同士の接
続に必要な配線は、最低でも回路セルのY軸方向サイズ
の(1/2)×2倍の配線長が必要であったのが、本発
明では全く不要になる。
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接して配置する回路セル同士の接
続に必要な配線は、最低でも回路セルのY軸方向サイズ
の(1/2)×2倍の配線長が必要であったのが、本発
明では全く不要になる。
【0034】よって、第1の実施の形態と同様に、従来
では必要であったY軸方向に隣接する回路セルを接続す
るために必要な配線面積が不要となり、他の回路セル間
の接続のために使用することができる。また同時に、隣
接して配置するセル間を接続するための配線に起因する
信号伝播の遅延時間を減少させることができる。
では必要であったY軸方向に隣接する回路セルを接続す
るために必要な配線面積が不要となり、他の回路セル間
の接続のために使用することができる。また同時に、隣
接して配置するセル間を接続するための配線に起因する
信号伝播の遅延時間を減少させることができる。
【0035】他の回路セルとの接続に関しては、回路セ
ル5aの出力端子9aと同層で配線を引き出すことによ
り接続が可能となる。また、隣接するセル同士を接続し
ない場合は、入力端子と出力端子を形成する層が異なる
ため、単に隣接配置しただけでは接続されることはな
い。
ル5aの出力端子9aと同層で配線を引き出すことによ
り接続が可能となる。また、隣接するセル同士を接続し
ない場合は、入力端子と出力端子を形成する層が異なる
ため、単に隣接配置しただけでは接続されることはな
い。
【0036】
【発明の効果】以上説明したように、本発明の半導体装
置は、隣接する回路セル同士の境界領域上に、回路セル
内の入力端子および出力端子を、それぞれ異なる層で形
成し、かつ回路セルのX軸方向の中心線上であって対向
する2辺の縁端部、およびY軸方向の中心線上であって
対向する2辺の縁端部にそれぞれ配置し、それぞれの端
子をスルーホールで接続することにより、従来では必要
であった接続用配線が不要となるため、配線効率の向上
による高集積化と回路セル間接続用配線による信号伝播
の遅延時間を減少させ高速化を図ることができる。
置は、隣接する回路セル同士の境界領域上に、回路セル
内の入力端子および出力端子を、それぞれ異なる層で形
成し、かつ回路セルのX軸方向の中心線上であって対向
する2辺の縁端部、およびY軸方向の中心線上であって
対向する2辺の縁端部にそれぞれ配置し、それぞれの端
子をスルーホールで接続することにより、従来では必要
であった接続用配線が不要となるため、配線効率の向上
による高集積化と回路セル間接続用配線による信号伝播
の遅延時間を減少させ高速化を図ることができる。
【図1】(a)本発明の第1の実施の形態における回路
セルの入出力端子配置を示す平面図である。 (b)図1(a)に示した回路セルを用いてX軸方向に
隣接する回路セルをの入出力端子間を接続した状態の主
要部の平面図である。
セルの入出力端子配置を示す平面図である。 (b)図1(a)に示した回路セルを用いてX軸方向に
隣接する回路セルをの入出力端子間を接続した状態の主
要部の平面図である。
【図2】回路セルのレイアウトの一例を示した平面図で
ある。
ある。
【図3】回路セルを隣接配置したときの入力端子および
出力端子の接続状態と、非接続状態を模式的に示す断面
図である。
出力端子の接続状態と、非接続状態を模式的に示す断面
図である。
【図4】(a)本発明の第2の実施の形態における回路
セルを示す平面図である。 (b)図4(a)に示した回路セルを用いてY軸方向に
隣接する回路セルを接続した半導体集積回路装置の主要
部の平面図である。
セルを示す平面図である。 (b)図4(a)に示した回路セルを用いてY軸方向に
隣接する回路セルを接続した半導体集積回路装置の主要
部の平面図である。
【図5】(a)連続カラムアレイ型のゲートアレイの平
面図である。 (b)敷き詰め型のゲートアレイの平面図である。
面図である。 (b)敷き詰め型のゲートアレイの平面図である。
【図6】(a)従来の回路セルの一例を示す平面図であ
る。 (b)従来の回路セルを用いてX軸方向に隣接する回路
セルを接続した半導体集積回路装置の回路セルの主要部
の一例を示す平面図である。
る。 (b)従来の回路セルを用いてX軸方向に隣接する回路
セルを接続した半導体集積回路装置の回路セルの主要部
の一例を示す平面図である。
1,1a,1b,5,5a,5b,61,61b 回
路セル 2,2a,2b,6,6a,6b,7,7a,7b,6
2,62a,62b入力端子 3,3a,3b,8,8a,8b,9,9a,9b,6
3,63a,63b出力端子 4 メタル層および多結晶シリコン層接続用のコンタ
クト 19 メタル層相互接続用のスルーホール 14 回路セル接続用の配線 50 連続カラムアレイ型のゲートアレイ 51,56 入出力バッファ 52,57 周辺領域 53,58 回路セル 54,60 内部領域 100 インバータ 100a,100b,100c 模式的な断面図で示
すインバータ
路セル 2,2a,2b,6,6a,6b,7,7a,7b,6
2,62a,62b入力端子 3,3a,3b,8,8a,8b,9,9a,9b,6
3,63a,63b出力端子 4 メタル層および多結晶シリコン層接続用のコンタ
クト 19 メタル層相互接続用のスルーホール 14 回路セル接続用の配線 50 連続カラムアレイ型のゲートアレイ 51,56 入出力バッファ 52,57 周辺領域 53,58 回路セル 54,60 内部領域 100 インバータ 100a,100b,100c 模式的な断面図で示
すインバータ
Claims (3)
- 【請求項1】 平面上のY軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成される半導体
集積回路装置において、前記回路セル内の信号入力端子
および信号出力端子を、多結晶シリコン層、第1の金属
層および第2の金属層のうちの少なくとも2つの層で形
成するとともに、前記回路セルの対向する両辺上のそれ
ぞれの中心部に辺端と端子中心部とが略一致するように
配設した回路セルで前記セル列を構成することを特徴と
する半導体集積回路装置。 - 【請求項2】 複数の前記回路セルをそれぞれ隣接配置
し、隣接する前記信号入力端子および前記信号出力端子
を重ね合わせ1つの入出力端子として相互接続して動作
させる場合はそれぞれの端子が前記第1および第2の金
属層であればスルーホール接続を、前記多結晶シリコン
層並びに前記第1または第2の金属層であればコンタク
ト接続をするか、または前記信号入力端子および前記信
号出力端子を重ね合わせても相互接続せずに個別動作さ
せる場合は前記スルーホール接続も前記コンタクト接続
もしないかを、個々の状態に応じて択一的に選択し接続
する選択接続手段を有する請求項1記載の半導体集積回
路装置。 - 【請求項3】 平面上のY軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成されるととも
にこれら回路セル間の信号入力端子および信号出力端子
を接続する回路セルの多段接続構造において、前記回路
セル内の前記信号入力端子および前記信号出力端子を、
多結晶シリコン層、第1の金属層および第2の金属層の
うちの少なくとも2つの層で形成するとともに、隣接配
置する他の回路セルとの境界領域上であってそれぞれの
前記回路セルの対向する両辺上のそれぞれの中心部に辺
端と端子中心部とが略一致するように配設し、隣接する
それぞれの前記信号入力端子および前記信号出力端子を
重ね合わせ1つの入出力端子として相互接続して動作さ
せる場合はそれぞれの端子が前記第1および第2の金属
層であればスルーホール接続を、前記多結晶シリコン層
並びに前記第1または第2の金属層であればコンタクト
接続をするか、または前記信号入力端子および前記信号
出力端子を重ね合わせても相互接続せずに個別動作させ
る場合は前記スルーホール接続も前 記コンタクト接続も
しないかを、個々の状態に応じて択一的に選択し接続す
るようにした構造を有することを特徴とする回路セルの
多段接続構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7341514A JP3019764B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその回路セルの多段接続構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7341514A JP3019764B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその回路セルの多段接続構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09181284A JPH09181284A (ja) | 1997-07-11 |
JP3019764B2 true JP3019764B2 (ja) | 2000-03-13 |
Family
ID=18346658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7341514A Expired - Lifetime JP3019764B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその回路セルの多段接続構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3019764B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
-
1995
- 1995-12-27 JP JP7341514A patent/JP3019764B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09181284A (ja) | 1997-07-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |