JP3101697B2 - １つのメモリセルに複数のデータビットを有する電気的にプログラム可能なメモリ - Google Patents

１つのメモリセルに複数のデータビットを有する電気的にプログラム可能なメモリ

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JP3101697B2
JP3101697B2 JP10714189A JP10714189A JP3101697B2 JP 3101697 B2 JP3101697 B2 JP 3101697B2 JP 10714189 A JP10714189 A JP 10714189A JP 10714189 A JP10714189 A JP 10714189A JP 3101697 B2 JP3101697 B2 JP 3101697B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は電気的にプログラムすることが可能なメモリ
に関するものであり、さらに詳細には、メモリの各単位
セルのもとになるフローティングゲートトランジスタの
フローティングゲートに電荷を注入することによりプロ
グラミングがなされる様々なタイプのメモリであるEPRO
M、EEPROM、FLASH−EEPROMに関する。
従来の技術 プログラミングは電気的になされる。これは、メモリ
のメモリセルをプログラムするためには行デコーダを用
い、必要に応じてさらに列デコーダを用いてこのメモリ
セルを指定し、フローティングゲートに電荷を注入する
のに十分な電圧を指定されたこのメモリセルに印加する
ことを意味する。
メモリに記憶されているデータは、各メモリセルのプ
ログラム状態によって決まる。このプログラム状態は１
つの２進情報を表す。すなわち、１つのメモリセルがプ
ログラムされているかいないかを表す。
メモリ内に記憶されているデータを読み出すため、メ
モリセルのプログラム状態を調べる。このためには、１
つまたは複数のデコーダを用いて特定のメモリセルにア
ドレスし、このメモリセルに読み出しに十分な電圧を印
加する。この結果、このメモリセルのプログラム状態に
応じた電流または電圧が現れる。この電流または電圧を
測定することにより、このメモリセルがプログラムされ
ているかいないかが決定される。このようにして、メモ
リセルごとに、あるいはメモリセルのグループごとにメ
モリに記憶されている２進情報を取出すことができる。
さらに詳しく説明すると、例えばメモリの各メモリセ
ルがフローティングゲートトランジスタで構成されてい
る場合、メモリのメモリセルの状態の読み出しは、アド
レスされたメモリセルからの電流と基準電流の値とを比
較することからなる。基準電流の値は、プログラムされ
ているメモリセルとプログラムされていないメモリセル
に同じ読み出し電圧が印加された場合に、プログラムさ
れているメモリセルが供給するであろう電流値（実際に
はゼロに近い値）と、プログラムされていないメモリセ
ルが供給するであろう電流値の間のほぼ真ん中の値を選
択する。
そこで、（読み出しの定格電圧を印加する）読み出す
べきメモリセルの電流と基準電流とを受ける電流比較器
は、メモリセルのプログラム状態に応じていずれかの方
向にはっきりと切り換わり、読み出されたメモリセルに
記憶されている２進情報を表す２進情報を出力から供給
する。
一例として、未使用の（プログラムされていない）EP
ROMメモリセルに約200マイクロアンペアの電流を流し、
プログラムされているメモリセルには同じ読み出し条件
で20マイクロアンペア未満の電流しか流さないことにす
る。基準値は、100マイクロアンペアに選択することが
できる。
実際には、メモリセルからの電流は（例えば積分器を
用いて）この電流の関数である電圧に変換されているこ
とが好ましい。その結果、電流比較器よりも実現が簡単
であることが多い電圧比較器を用いて比較操作を実行す
ることができる。比較モード（電圧モードであるか電流
モードであるか）は本発明の対象ではなく、しかも電流
と電圧の間の変換は周知であるため、以下の説明は電流
比較器の場合に限定する。しかし、頭の中では実際には
電圧比較器を考えている。例えば、比較基準値が未使用
の基準メモリセルからの電流をもとにして決まると仮定
することができる。電流−電圧変換器に電流が印加され
るとこの変換器のゲインによって基準電圧が正確に決ま
る。
プログラミングに関与する物理現象を工業的に制御す
ることは難しいため、未使用のメモリセルとプログラム
されたメモリセルからの電流は正確に知ることができな
い。この電流は、メモリセルに印加する読み出し電圧の
値を始めとして多くの因子に依存している。プログラム
されたメモリセルの電流は、プログラムの強さ、すなわ
ちメモリセルのフローティングゲートに蓄積させること
ができた電荷の量にも依存する。この電荷量は、プログ
ラム電圧と、この電圧を印加している期間と、さらには
電圧の印加方法とに依存する。従って、同じバッチの一
連のメモリの中で、さらには同じ１つのメモリの中で未
使用のメモリセルとプログラムされたメモリセルの電流
値の間には極めて大きなバラツキがある。
最後に、プログラムされたメモリセルのプログラム状
態は時間経過とともに悪化する。すなわち、フローティ
ングゲートに蓄積されている電荷の量は、特に温度が上
昇するときに時間とともに減少する（電荷保持期間は約
10年）。この結果、フローティングゲートトランジスタ
の閾値電圧が電荷のこの減少とともに低下するにつれ、
プログラムされたメモリセルからの電流は時間経過とと
もに徐々に増加する。
発明が解決しようとする課題 このような問題があるため、現在まで２進情報以外の
情報をメモリの物理的に単一のメモリセル、すなわち単
一のフローティングゲートトランジスタに記憶させるこ
とが試みられたことはなかった。しかし、１ビット以外
の情報、例えば３状態の情報または２つのビットからな
る情報を単一のメモリセルに記憶させるためには、読み
出しモードにおいてメモリセルから出力される複数の閾
値電圧または閾値電流を（単一の閾値の代わりに）決定
できるようになっているだけで十分である。この結果、
これら異なる閾値に対する電流または電圧のレベルによ
って、メモリセルのプログラム状態が複数（２以上）の
可能な状態の中から決定されるであろう。
従って、少なくとも単位メモリセルのサイズが大サイ
ズになることに関して最も重要な因子である大容量メモ
リにおいてはメモリの占めるスペースが大きく節約され
る。同じ単位面積で１つのメモリセルに１ビットの情報
の代わりに例えば２ビットの情報を記憶させることがで
きるのであれば、同じ約１メガビットの容量のメモリの
場合にはメモリの全体の占める面積が約25％狭くなる。
表面積のこの節約により、もちろん製造の収率が向上
し、従ってコストが低下する。
本発明は、各メモリセルにｎ通り（ｎは３以上）の可
能なプログラム状態を記憶させることのできる電気的に
プログラム可能なメモリを提供することを目的とする。
課題を解決するための手段 本発明に従うと、読み出しモードにおいて、記憶され
ているデータの読み出しをメモリセルのプログラム状態
に応じた電流または電圧と基準値との間の比較によって
実行する電気的にプログラム可能なメモリであって、こ
のメモリは、読み出しモードにおいて動作して電流また
は電圧を１つのシーケンスの（ｎ−１）個（ｎは３以
上）の主要基準値と比較し、その結果からメモリセルの
状態がｎ個の可能な状態の中のどれであるかを決定する
ための複数の主比較回路を備え、このメモリはさらに、
メモリセルからの電流または電圧を第１の中間基準値と
比較するための複数の副比較回路を備え、その各第１の
中間基準値は、上記シーケンスの中の連続した第１と第
２の主要基準値の間に位置し、このメモリは、上記主比
較回路および副比較回路の出力を受けて、電流または電
圧が第１の主要基準値とそのあとに続く上記第１の中間
基準値の間にある場合にはテストされているメモリセル
の追加プログラム操作を実行し、測定された電流または
電圧が上記第１の中間基準値と第２の主要基準値の間の
所定の閾値に到達したときにこの追加プログラム操作を
停止させるための制御用論理回路をさらに備えることを
特徴とするメモリが提供される。
この閾値は、第１の中間基準値と等しくするか、ある
いは逆に、第１の中間値と第２の主要基準値の間の第２
の中間値にすることができる。
作用 以下の説明によって中間基準値の役割をよく理解する
ことができよう。しかし、結局は、主要基準値が、メモ
リのプログラム状態を決定する基準となる電流または電
圧の基準値を決めているということができる。第１の中
間基準値により、メモリセルに情報をプログラムした場
合に電荷が失われる危険性が少ないという安全閾値が決
まる。第２の中間基準値は、所定のプログラム状態に対
して、別のプログラム状態に移行する危険を回避したい
のであればメモリセルのプログラムをこれ以上続けては
いけないというプログラミングの限界を規定する。
本発明の他の特徴ならびに利点は、添付の図面を参照
した以下の詳細な説明によってさらによく理解できよ
う。
実施例 第１図には、複数のフローティングゲートトランジス
タを有する行と列のマトリクスの形態のメモリが図示さ
れている。各トランジスタがこのメモリの行と列の交点
に位置して、このメモリの個々のメモリセルを構成して
いる。
各トランジスタのソースは共通のグラウンドに接続さ
れている。同一の列のトランジスタのドレインは、この
列専用の列導体に接続されている。同一の行のトランジ
スタの制御ゲートは、この行専用の行導体に接続されて
いる。
行デコーダDELを用いると、特定の行を選択し、対応
する行導体Ｌに（読み出しモードにおいて）読み出し電
圧を、または（プログラムモードにおいて）プログラム
電圧を、または（テストモードにおいて）テスト電圧を
印加することができる。
列デコーダDECを用いると、特定の列を選択し、対応
する列導体Ｃに（読み出しモードまたはテストモードに
おいて）読み出し回路に接続することができる。読み出
し回路は、第１図においては電流の比較器COMPとして象
徴的に示されている。この比較器は第１の入力Ａが列Ｃ
に接続されており、第２の入力Ｂが、基準電流IRを出力
する基準電流源SRに接続されている（比較は電流よりも
電圧について行われるという可能性について先に説明し
たことを参照のこと）。この比較器の出力はメモリの出
力端子Ｓに接続されている。この端子には、メモリセル
にプログラムされている情報に対応する論理レベルが現
れる。メモリセルに記憶させる情報も端子Ｓに外から印
加し、プログラムモードにおいてその情報を列に転送す
ることに注意されたい。
読み出しモードにおいては、テストモードやプログラ
ムモードにおけるのと同様、行Ｌと列Ｃの交点に位置す
るフローティングゲートトランジスタTGFが選択され、
読み出され、またはテストされ、またプログラムされ
る。
第１図には、読み出しモードまたはテストモードにお
けるよりも高いプログラム用電圧を供給するプログラム
回路PROGも象徴的に示されている。
テストは、実際には、読み出しモードと同じ電圧を印
加し、テストされる各メモリセルに対して比較器COMPが
出力端子Ｓにメモリセルに理論的に記憶されている情報
を出力していることを確認することからなる。すなわち
プログラムされているメモリセルに対してはレベル０、
プログラムされていないメモリセルに対してはレベル１
に対応する論理レベルが出力されることを確認する。
第２図には、メモリセルのプログラム状態の関数であ
る電流曲線が示されている。プログラム状態が強いほ
ど、読み出しモードで発生する電流は弱い。より強くプ
ログラムするためには、プログラムモードにおいてメモ
リセルに印加する電圧を大きくするか、印加期間を長く
するか、あるいは較正されたプログラム電圧パルスの数
を増加させる。
基準電流のレベルIRが未使用のメモリセルから通常出
力される電流とプログラムされたメモリセルから通常出
力される電流の中間の値であるため、メモリセルの２つ
のプログラム状態を区別することができる。読み出され
る電流がIRを越える場合にはメモリセルは未使用（状態
１）であり、この電流がIR未満のときはメモリセルがプ
ログラムされている（状態０）。１つのメモリセルに記
憶される情報は２進情報である。
第３図には、プログラムの強さの関数である同じ電流
曲線について基準電流の３つのレベルIR1、IR2、IR3が
その順序で低くなるように示されている。これら３つの
レベルにより、とることが可能な４つのプログラム状
態、従って２ビットの情報が規定される。
例えば、状態11は未使用のメモリセルに対応し（プロ
グラムされていない状態に対応する第１のプログラムレ
ベル）、読み出しモードで発生する電流はIR1よりも大
きい。状態10は第２のレベルに対応し、このレベルに対
しては、発生する電流がIR1とIR2の間のレベルにある。
状態01は第３のレベルに対応し（ＩはIR2とIR3の間の
値）、状態00は第４のレベルに対応する（ＩはIR3とゼ
ロの間の値）。
第４図はやはり同じ曲線であるが、別の電流基準値が
示されている。すなわち、第３図で規定された主要基準
値IR1、IR2、IR3の間の中間基準値が示されている。こ
れらの値は、第１の中間基準値IR1A、IR2A、IR3Aと、第
２の中間基準値IR1B、IR2Bとに分けられる。第１の中間
基準値IR1A、IR2A、IR3Aは最も重要であり、特別な実施
例においては第２の中間基準値が第１の中間基準値と等
しくなるようにすることも十分可能である（すなわち、
IR1B＝IR1AとIR2B＝IR2A）。
各中間基準値は、シーケンスIR1、IR2、IR3のうちの
連続した２つの主要基準値の間の値である。つまり、値
IR1AはIR1とIR2の間に含まれ、値IR2AはIR2とIR3の間に
含まれる。
第２の中間基準値が第１の中間基準値と同じでないの
であれば、値のシーケンスは、プログラム状態がより強
くなることに対応する電流値の順番である。すなわち、
第１の主要値（例えばIR2）、次に第１の中間値（IR2
A）、次に第２の中間値（IR2B）、最後に主要値（IR3）
の順番になる。
従って、第３図と同じプログラム状態である４つの状
態11、10、01、00を定義することができる。これら４つ
の状態は、主要基準レベルIR1、IR2、IR3に従って互い
に区別される。読み出しモードにおいては、メモリセル
から出力される電流をこれら３つの値と比較し、その結
果から、単純な論理回路を用いてこのメモリに記憶され
ている２ビット情報を決定する。
第１の中間基準値はプログラムの安全レベルを規定す
る。本発明では、第ｎ状態（例えば第２状態であり、そ
の２進表示は10）にプログラムする必要のあるメモリセ
ルは、基準値IRn−１とIRn（ここではIR1とIR2）の間の
値の電流を供給するだけでなく（IRn−１は状態ｎ−１
と状態ｎの間の変化の閾値を示す）、（プログラム状態
が強くなることに対応する電流の方向で）主要基準値IR
n−１のすぐあとに続く補助基準値IRn−1Aの値よりも小
さい電流も供給する必要があると仮定されている。逆
に、発生する電流がｎ−１レベルのプログラム状態とｎ
レベルのプログラム状態の間の変化を規定する基準値に
近すぎると、メモリセルが不十分にしかプログラムされ
ず、時間経過とともに電荷が失われるという大きな危険
性がある。プログラムレベルの数が多くなってプログラ
ムレベルの変化に対応する電流が互いにより接近するほ
どプログラムレベルがより明確に規定されている必要が
あるため、このような危険性を認めることはできない。
第２の中間基準レベルは、メモリセルが次のプログラ
ム状態にプログラムされる危険を回避したいのであれば
このメモリセルのプログラムをこれ以上続けてはいけな
いというプログラミングの限界をある程度似たようにし
て規定する（しかし、第２の中間基準レベルは第１の中
間基準レベルよりも重要度が低いことがわかるであろ
う）。
第５図は、本発明のメモリの読み出し操作の順番を示
すフローチャートである。
メモリセルから出力される電流Ｉを主要基準値IR1、I
R2、IR3と順番に、あるいは同時に比較する。電流測定
を行うごとに１つの測定結果が得られ、プログラム状態
が決定される。このプログラム状態が望む状態であれ
ば、記憶されている情報は正しい情報である。そうでな
い場合には、プログラムをやり直すか、場合によっては
メモリを廃棄する必要がある。
本発明により提案されている特別なテストは、テスト
モードにおいてメモリセルから出力された電流を主要基
準値IR1、IR2、IR3ならびにそのすぐあとに続く中間基
準値IR1A、IR2A、IR3Aと順番に、あるいは同時に比較す
る操作をさらに実行することからなる。
電流が、主要基準値IRnと、プログラム状態がより強
くなることに対応する電流値の方向を考えた場合のその
すぐあとに続く中間基準値IRnAとの間に含まれている
と、追加プログラムが開始される。このプログラミング
は、例えば、プログラム電圧パルスをメモリセルの電極
に印加することからなり、各パルスまたは一群のパルス
のあとに新たなテストが実行されるようにすることが可
能である。
追加プログラムは、テストされているメモリセルから
の電流が、テストによってプログラム状態が十分でない
ことがわかる第１の中間基準値のすぐあとに続く第２の
中間基準値（IR1B、IR2B）よりも小さくなったときに停
止させる。
最も簡単なのは、IRnBの値としてIRnAと同じ値を採用
することである（比較器が節約される）。しかし、第２
の中間値IRnBが第１の中間値IRnAとは異なっている場合
にはプログラムの安全性がより大きくなる。
第６図は、第１の基準値と第２の基準値が同じ場合の
本発明のメモリの実施例を示している。しかし、第１の
基準値と第２の基準値が異なっていても本明細書に記載
の説明を参考にしてなんらの問題なくその場合の回路図
を提案することができる。ただし、この場合には電流を
第２の中間基準値と比較するための余分な比較器が必要
とされよう。
説明を簡単にするため、第６図には、読み出しモード
においてメモリマトリクスの中で行デコーダDELと列デ
コーダDECによって選択された１つのメモリセル（行Ｌ
と列Ｃの交点のトランジスタTGF）のみしか図示されて
いない。
比較器COMP1、COMP2、COMP3が、選択されたメモリセ
ルからの電流を基準電流値SR1、SR2、SR3から供給され
る主要基準値IR1、IR2、IR3と比較する目的で設置され
ている。
これら比較器の出力は、３入力２出力のデコード用出
力論理回路DESに印加される。この論理回路は、読み出
されたメモリセルのプログラム状態に関する２ビットの
情報をメモリの２つの出力端子S1、S2に供給する。な
お、このプログラム状態は比較器の出力によって決ま
る。
比較器COMP1、COMP2、COMP3にそれぞれ対応する補助
比較器COMP1A、COMP2A、COMP3Aが、メモリセルの電流を
電流源SR1A、SR2A、SR3Aから供給される第１の中間基準
値IR1A、IR2A、IR3Aと比較する目的で設置されている。
例えば比較器COMP3の出力と対応する補助比較器COMP3
Aの出力とは、追加プログラム制御用論理回路の入力に
接続されている。この制御回路は、比較COMP1とCOMP1A
の出力を受ける回路が参照符号CPC1で指示されており、
比較器COMP2とCOMP2Aの出力を受ける回路が参照符号CPC
2で指示されており、比較器COMP3とCOMP3Aの出力を受け
る回路が参照符号CPC3で指定されている。
これら制御回路には２つの機能がある。まず第１に、
選択されたメモリセルの電流が主要基準値とそのすぐあ
とに続く中間基準値の間に含まれる値であることを検出
して追加プログラムコマンドを開始させる。第２に、こ
のコマンドが開始されると、テストされているメモリセ
ルの電流が追加プログラムコマンドを開始させるのに使
用された中間基準値よりも小さくなったときに追加プロ
グラムを停止させる。
制御回路CPC1、CPC2、CPC3の出力は、例えばORゲート
に印加される。このORゲートは、コマンドを開始させた
のがどの比較器群であろうとも追加プログラム制御用の
単一の信号を出力する。
この単一の制御信号は、例えば、様々なプログラム電
圧をメモリのメモリセルに印加することを可能にするプ
ログラム回路に直接に印加される。
しかし、追加プログラム用のこの制御信号は、メモリ
の集積回路の出力端子Ｒにも印加することができる。こ
の端子Ｒは、メモリの再プログラムを制御するマイクロ
プロセッサに接続されている。マイクロプロセッサは、
この制御信号を受信するとメモリの通常の機能を一時的
に中断させ、一連の追加プログラムを実行する。再プロ
グラムの一連の操作は、メモリセルの出力電流Ｉが電流
IRnAよりも小さくなるまで実行することができる。
制御回路CPC3の詳細が例として第６図に示されてい
る。制御回路CPC1、CPC2は制御回路CPC3と同じである。
図示されている実施例では、比較器COMP3が、メモリ
セルがレベル00にプログラムされてIR3よりも小さな電
流Ｉを出力する場合、論理レベル０を出力し、メモリセ
ルがより低いレベル01、10、または11にプログラムされ
てIR3よりも大きな電流Ｉを出力する場合には、論理レ
ベル１を出力する。
比較器COMP3Aは、メモリセルからの電流がIR3Aよりも
大きい場合に論理レベル０を出力し、IR3Aよりも小さい
場合に論理レベル１を出力する。
このようにして、比較器COMP3とCOMP3Aは、メモリセ
ルから出力される電流が２つの基準値IR3とIR3Aの間の
値である場合にはどちらも論理レベル０を出力する。NO
Rゲートがこの場合を検出し、追加プログラムを開始さ
せるのに使用することのできる制御信号を出力する。
このNORゲートの出力は、フリップフロップRSの反転
入力Ｓに印加することができる。このフリップフロップ
の出力が制御回路CPC3の出力を構成する（比較器COMP3
とCOMP3Aにより実行されたテストによって電流がIR3とI
R3Aの間の値であるという結論に到達したときには論理
レベル１となる）。
このフリップフロップの出力はANDゲートの１つの入
力に印加される。このANDゲートの別の入力は、電流がI
R3Aよりも小さくなったときに比較器COMP3Aによってア
クティブにされる。このANDゲートの出力は、フリップ
フロップRSのリセット入力Ｒに接続されている。従っ
て、このフリップフロップは、IR3とIR3Aの間の値の電
流に対して追加プログラム命令をうまく開始させ、次
に、この命令がフリップフロップがあるために継続す
る。最後に、この命令は、テストされている電流がIR3A
よりも小さくなったときにフリップフロップがゼロにリ
セットされることによって中断される。
発明の効果 従って、メモリセルは、所望のレベルにプログラムさ
れることだけでなく、時間経過による不可避な電荷の消
失に対してプログラムが安全であることが常に保証され
る。
【図面の簡単な説明】
第１図は、電気的にプログラム可能なメモリの従来の構
成の概略図である。 第２図は、プログラム状態が従来の２つの状態である場
合に、読み出しモードにおいてメモリセルから出力され
る電流曲線をこのメモリセルのプログラム状態の関数と
して表したグラフである。 第３図は、同じ曲線と、可能な４つのプログラムレベル
によって定義された２ビットの情報を単一のメモリセル
に記憶させる方法の概略図である。 第４図は、３つの主要基準レベルと５つの中間基準レベ
ルを有する電流曲線のグラフである。 第５図は、本発明のメモリの動作のフローチャートであ
る。 第６図は、本発明のメモリの実施例の回路図である。 （主な参照符号） Ｃ……列導体、 COMP、COMPi、COMPiA……比較器、 CPCi……追加プログラム制御用論理回路、 DEC……列デコーダ、DEL……行レコーダ、 Ｌ……行導体、 PROG……プログラム回路、 Ｒ、Ｓ、S1、S2……出力端子、 SR、SRi、SRiA……電流源、 TGF……フローティングゲートトランジスタ、
フロントページの続き (56)参考文献 特開 昭62−6493（ＪＰ，Ａ) 特開 昭59−104796（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】読み出しモードにおいて、記憶されている
    データの読み出しをメモリセルのプログラム状態に応じ
    た電流または電圧と基準値との間の比較によって実行す
    る電気的にプログラム可能なフローティングゲート型ト
    ランジスタで構成されたメモリであって、このメモリ
    は、読み出しモードにおいて動作して電流または電圧を
    １つの電流値列または電圧値列の（ｎ−１）個（ｎは３
    以上）の主要基準値と比較し、その結果からメモリセル
    の状態がｎ個の可能な状態の中のどれであるかを決定す
    るための複数の主比較回路を備え、このメモリはさら
    に、メモリセルからの電流または電圧を中間基準値と比
    較するための複数の副比較回路を備え、その各中間基準
    値は、前記電流値列または電圧値列の中の連続した第１
    及び第２の主要基準値の間に位置し、このメモリは、前
    記主比較回路および副比較回路の出力を受けて、電流ま
    たは電圧が前記第１の主要基準値とそのあとに続く前記
    中間基準値の間にある場合にはテストされているメモリ
    セルの追加プログラム操作を実行し、測定された電流ま
    たは電圧が前記中間基準値に到達したときにこの追加プ
    ログラム操作を停止させるための制御用論理回路をさら
    に備えることを特徴とするメモリ。
  2. 【請求項２】読み出しモードにおいて、記憶されている
    データの読み出しをメモリセルのプログラム状態に応じ
    た電流または電圧と基準値との間の比較によって実行す
    る電気的にプログラム可能なフローティングゲート型ト
    ランジスタで構成されたメモリであって、このメモリ
    は、読み出しモードにおいて動作して電流または電圧を
    １つの電流値列または電圧値列の（ｎ−１）個（ｎは３
    以上）の主要基準値と比較し、その結果からメモリセル
    の状態がｎ個の可能な状態の中のどれであるかを決定す
    るための複数の主比較回路を備え、このメモリはさら
    に、メモリセルからの電流または電圧を第１の中間基準
    値と比較するための複数の副比較回路を備え、その各第
    １の中間基準値は、前記電流値列または電圧値列の中の
    連続した第１及び第２の主要基準値の間に位置し、この
    メモリは、前記主比較回路および副比較回路の出力を受
    けて、電流または電圧が前記第１の主要基準値とそのあ
    とに続く前記第１の中間基準値の間にある場合にはテス
    トされているメモリセルの追加プログラム操作を実行
    し、測定された電流または電圧が前記第１の中間基準値
    と前記第２の主要基準値の間の第２の中間基準値に到達
    したときにこの追加プログラム操作を停止させるための
    制御用論理回路をさらに備えることを特徴とするメモ
    リ。
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