JPS59104796A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS59104796A JPS59104796A JP57213001A JP21300182A JPS59104796A JP S59104796 A JPS59104796 A JP S59104796A JP 57213001 A JP57213001 A JP 57213001A JP 21300182 A JP21300182 A JP 21300182A JP S59104796 A JPS59104796 A JP S59104796A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発８Ａは、不揮発性半導体メモリ装置に係り、電界
効果形トランジスタ、特に情報に応じて、閾値電圧を変
化させ、長時間情報を保持しうる、いわゆる不揮発性メ
モリトランジスタを使用したメモリ装置に関するもので
ある。
効果形トランジスタ、特に情報に応じて、閾値電圧を変
化させ、長時間情報を保持しうる、いわゆる不揮発性メ
モリトランジスタを使用したメモリ装置に関するもので
ある。
電界効果形トランジスタを使用した不揮発性メモリとし
ては、ドレイン近傍でアバランシェ現象を生ぜしめ、発
生したホットエレクトロンをゲート、基板間に形成され
た浮遊ゲートに注入して閾値電圧を変化せしめることに
よシ情報の書き込みを行なうＦ Ａ Ｍ ＯＳ （Ｆｌ
ｏａｔｉｎｇ ｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎ−
ｊｅｃｔｉｏｎ Ｍ ０８ ）や、ゲート酸化膜を極薄
にして、トンネル現象を利用してゲート酸化膜とその上
に形成された屋化硅素膜間のトラップに電荷を注入はせ
るＭ Ｎ ＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘ
ｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）Ｓ造をしたもの
などがある。いずれの場合も１α報の１トランジスタへ
の書き込み、すなわち、電荷を注入してメモリの閾値電
圧を変化させるには、ミリ秒オーダーの時間を要する。
ては、ドレイン近傍でアバランシェ現象を生ぜしめ、発
生したホットエレクトロンをゲート、基板間に形成され
た浮遊ゲートに注入して閾値電圧を変化せしめることに
よシ情報の書き込みを行なうＦ Ａ Ｍ ＯＳ （Ｆｌ
ｏａｔｉｎｇ ｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎ−
ｊｅｃｔｉｏｎ Ｍ ０８ ）や、ゲート酸化膜を極薄
にして、トンネル現象を利用してゲート酸化膜とその上
に形成された屋化硅素膜間のトラップに電荷を注入はせ
るＭ Ｎ ＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘ
ｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）Ｓ造をしたもの
などがある。いずれの場合も１α報の１トランジスタへ
の書き込み、すなわち、電荷を注入してメモリの閾値電
圧を変化させるには、ミリ秒オーダーの時間を要する。
第１図はＦＡＭＯ８の模式構造を示す断面図で、図にお
いて、（１）はｐ形基板、（２） ｓ （ａ）はそれぞ
れｎ＋形のンース、ドレイン、（４）は絶縁層、（５）
は絶縁層（４〕Ｋ埋込まれたフローティングゲート、（
６）はその上方に絶縁して設けられたコントロールゲー
トでおる。
いて、（１）はｐ形基板、（２） ｓ （ａ）はそれぞ
れｎ＋形のンース、ドレイン、（４）は絶縁層、（５）
は絶縁層（４〕Ｋ埋込まれたフローティングゲート、（
６）はその上方に絶縁して設けられたコントロールゲー
トでおる。
第２図はＦＡＭＯ８トランジスタの書き込み特性の一例
を示す図で、第２図において、縦軸はメモリトランジス
タの閾値を、横軸は書き込みのための印加パルスの累積
幅を示す。この例では書き込み前のメモリの閾値は１．
５ｖであるが、例えば、第１図のソース（２）を接地し
てドレイン（１）に１５■、コントロールゲート（６）
に２５Ｖを印加した場合、書き込みパルスの累積ととも
に閾値電圧が上昇する〇上昇のに合は初期に大きく、時
間とともに飽和傾向にある。この閾値の上昇＃−１：第
１図の７０−テイングゲー） （５） Ｋ蓄積される電
荷量に対応する〇ＦＡＭＯ８形のメモリの記憶保持Ｆ′
ｉ７０−テイングゲート（５）に注入された電子をそこ
如留めること忙より成されるため十分な記憶保持時間を
得るにはフローティングゲート（５）に十分な量の電荷
を注入し、十分に閾値を上昇させておく必要がある。第
３図に記憶保持特性の一例を示す。一般に温度にかって
ゆく。
を示す図で、第２図において、縦軸はメモリトランジス
タの閾値を、横軸は書き込みのための印加パルスの累積
幅を示す。この例では書き込み前のメモリの閾値は１．
５ｖであるが、例えば、第１図のソース（２）を接地し
てドレイン（１）に１５■、コントロールゲート（６）
に２５Ｖを印加した場合、書き込みパルスの累積ととも
に閾値電圧が上昇する〇上昇のに合は初期に大きく、時
間とともに飽和傾向にある。この閾値の上昇＃−１：第
１図の７０−テイングゲー） （５） Ｋ蓄積される電
荷量に対応する〇ＦＡＭＯ８形のメモリの記憶保持Ｆ′
ｉ７０−テイングゲート（５）に注入された電子をそこ
如留めること忙より成されるため十分な記憶保持時間を
得るにはフローティングゲート（５）に十分な量の電荷
を注入し、十分に閾値を上昇させておく必要がある。第
３図に記憶保持特性の一例を示す。一般に温度にかって
ゆく。
第２図の場合、読み出し時にコントロールゲート（６）
に印加される電圧を５ｖに設定すれば、８ＩｎＦ３まで
の書き込みパルス印加後まではメモリトランジスタはＯ
Ｎ状態にあり、８ｍ８以上の書き込みパルス印加後では
メモリトランジスタはＯＦＦ状態にある。このＯＮ、Ｏ
ＦＦをそれぞれ情報の−１１１１、ＩＩ□Ｉ＋に対応さ
せ、情報ＩＩ□１１を記憶させるには８ｍｓ以上ノ書キ
込みパルスを印加する。ただし８ｍｓの印加パルスでは
読み出し電圧５ＶＫ対してマージンがないため、少しで
も減衰すると閾値は５■以下になりトランジスタがＯＮ
状態になってしまい情報を誤ってしまうｏしたがって、
記憶保持に対する高い信頼性を保持するために、長いパ
ルスを印加するのが音道である０第３図の例では、ＩＶ
Ｏ下６−ジンがあれば、実用上の最悪条件に近い７０℃
の温度で１０年以上の保持が可能である。ただ、読み出
しの時のコントロールゲート電圧が５ｖであ些ば、５ｖ
以上の閾値に対しては常にＯＦＦ’のままであり、閾値
が５．１ｖなのか６ｖまで上昇しているのかはわからず
、相変らず不安が解消されない。
に印加される電圧を５ｖに設定すれば、８ＩｎＦ３まで
の書き込みパルス印加後まではメモリトランジスタはＯ
Ｎ状態にあり、８ｍ８以上の書き込みパルス印加後では
メモリトランジスタはＯＦＦ状態にある。このＯＮ、Ｏ
ＦＦをそれぞれ情報の−１１１１、ＩＩ□Ｉ＋に対応さ
せ、情報ＩＩ□１１を記憶させるには８ｍｓ以上ノ書キ
込みパルスを印加する。ただし８ｍｓの印加パルスでは
読み出し電圧５ＶＫ対してマージンがないため、少しで
も減衰すると閾値は５■以下になりトランジスタがＯＮ
状態になってしまい情報を誤ってしまうｏしたがって、
記憶保持に対する高い信頼性を保持するために、長いパ
ルスを印加するのが音道である０第３図の例では、ＩＶ
Ｏ下６−ジンがあれば、実用上の最悪条件に近い７０℃
の温度で１０年以上の保持が可能である。ただ、読み出
しの時のコントロールゲート電圧が５ｖであ些ば、５ｖ
以上の閾値に対しては常にＯＦＦ’のままであり、閾値
が５．１ｖなのか６ｖまで上昇しているのかはわからず
、相変らず不安が解消されない。
第４図は従来のメモリ装置の構成例を示すブロック図で
、（７）は行アドレス信号入力端子、（８）は列アドレ
ス信号入力端子、（９）は行アドレス入カッ（ツファ、
四は行アドレスデコーダ、（１１）はメモリアレイ、（
１２）は列アドレス入カッ（ツファ、（１３）は列アド
レスデコーダ、０４）は列出力選択トランジスタ群、（
Ｉ５）は書込み／読出し切換え用トランジスタ、川は読
み出シ用増幅回路（センスアンプ） 、（１７１は基準
信号発生回路、ａ８）は出力バツファ１．（１９）は入
出力端子、四は薔き込み時のデータ入カッくツファであ
る。
、（７）は行アドレス信号入力端子、（８）は列アドレ
ス信号入力端子、（９）は行アドレス入カッ（ツファ、
四は行アドレスデコーダ、（１１）はメモリアレイ、（
１２）は列アドレス入カッ（ツファ、（１３）は列アド
レスデコーダ、０４）は列出力選択トランジスタ群、（
Ｉ５）は書込み／読出し切換え用トランジスタ、川は読
み出シ用増幅回路（センスアンプ） 、（１７１は基準
信号発生回路、ａ８）は出力バツファ１．（１９）は入
出力端子、四は薔き込み時のデータ入カッくツファであ
る。
この従来装置は周知であるので、簡単に動作を説明す右
。アドレス入力セ指定されたメモリアレイ（ｌり中のメ
モリトランジスタの記憶４青報力玉イテアドレスデコー
ダ（１０を介してゲート忙電圧カニ印力口され、ドレイ
ン電圧が列アドレスデコータ゛（Ｉ３１で選択された列
出力選択トランジスタを介してセンスアンプ。
。アドレス入力セ指定されたメモリアレイ（ｌり中のメ
モリトランジスタの記憶４青報力玉イテアドレスデコー
ダ（１０を介してゲート忙電圧カニ印力口され、ドレイ
ン電圧が列アドレスデコータ゛（Ｉ３１で選択された列
出力選択トランジスタを介してセンスアンプ。
（１６）に入力され、基準信号発生回路Ｑηから供給さ
れる基準レベルと比較される。センスアンプ（１６）の
出力は出力バッファ（Ｉ＠で増幅されて、データ出力と
して入出力端子（１９）へ出力される。
れる基準レベルと比較される。センスアンプ（１６）の
出力は出力バッファ（Ｉ＠で増幅されて、データ出力と
して入出力端子（１９）へ出力される。
第５図はメモリアレイ、列出力選択トランジスタ群及び
基準信号発生回路の回路構成をセンスアンプとの関連で
示す回路図で、第４図と同等部分は同一符号で示す。Ｑ
υは行アドレスデコーダ出力、（２）は列アドレスデコ
ーダ出力、脅はセンスアンプ。
基準信号発生回路の回路構成をセンスアンプとの関連で
示す回路図で、第４図と同等部分は同一符号で示す。Ｑ
υは行アドレスデコーダ出力、（２）は列アドレスデコ
ーダ出力、脅はセンスアンプ。
（国から出力バッファへの出力端子、（財）は書込み／
読出し切換え用トランジスタ０５）の負荷抵抗である。
読出し切換え用トランジスタ０５）の負荷抵抗である。
行アドレスデコーダ出力Ｑ１）はメモリトランジスタ〔
例えば（１１１）］のゲートに入力され、タ１ｊアドレ
スデコーダ出力（イ）は列出力選択トランジスタ（ｆｉ
えば（１４１））のゲートに入力される。選択されたメ
モリトランジスタ（ｎｌ）のドレイン電圧は列出力選択
トランジスタ（１４１）および書込み／読出し切換。
例えば（１１１）］のゲートに入力され、タ１ｊアドレ
スデコーダ出力（イ）は列出力選択トランジスタ（ｆｉ
えば（１４１））のゲートに入力される。選択されたメ
モリトランジスタ（ｎｌ）のドレイン電圧は列出力選択
トランジスタ（１４１）および書込み／読出し切換。
え用トランジスタ０５）を通して差動増幅形センスアン
プ四の一方の入力■に入力される。差動増幅形センスア
ンプθ６）の他方の入力＠には、基準信号発生回路０η
にあるダミーメモリトランジスタ（１７１）の°ドレイ
ン電圧がトランジスタ（１４１）に対応するトラ抵抗（
財）に対応する負荷抵抗である。メモリトランジスタ（
１１１）と（１’７１）、 ）ランジスタ（１４１）と
（１７２） 、 トランジスタ（Ｉ５）と（ｍ）、およ
び抵抗（財）と（１７４）とはセンスアンプ（１６）の
バランスをよくするために、同一特性に設計され、当然
トランジスタ（１４１）と（１７２）およびトランジス
タ（Ｉ５）と（ｌ）３）とのゲート信号値も等しく設定
される。
プ四の一方の入力■に入力される。差動増幅形センスア
ンプθ６）の他方の入力＠には、基準信号発生回路０η
にあるダミーメモリトランジスタ（１７１）の°ドレイ
ン電圧がトランジスタ（１４１）に対応するトラ抵抗（
財）に対応する負荷抵抗である。メモリトランジスタ（
１１１）と（１’７１）、 ）ランジスタ（１４１）と
（１７２） 、 トランジスタ（Ｉ５）と（ｍ）、およ
び抵抗（財）と（１７４）とはセンスアンプ（１６）の
バランスをよくするために、同一特性に設計され、当然
トランジスタ（１４１）と（１７２）およびトランジス
タ（Ｉ５）と（ｌ）３）とのゲート信号値も等しく設定
される。
いま、メモリトランジスタ（１１１）が書き込まれてい
る（即ち、その閾値が５ｖ以上になっている）ときｒＩ
′ｉ■点の電位ははは５ｖに、メモリトランジスタ（１
１１）が書き込まれていない（即ち、その閾値が１．５
ｖ近傍の）ときは０点の電位は約１．５ｖになるように
設定される。そして、０点への基準電位は１．５ｖと５
■との中間値に近い値（例えば３Ｖ）になるようにダミ
ーメモリトランジスタ（１７１）ｓトランジスタ（ｘ７
２）、（１ツ３）の特性を微調整する。０点への読み出
し電圧は、書き込みパルス幅に応じたメモリトランジス
タの閾値とともに第６図に示すように変化する。この例
では、０点の基準入力電圧が３ｖであるから、８ｍ８の
書き込みパルス印加によって、センスアンプ（国の出力
は反転する。これ以上のパルス印加に対してはセンスア
ンプ（国の出力は変化しない。従って、そのメモリトラ
ンジスタが、どの程度のマージンをもって書き込まれた
ものかは、外からは判らず、結局、従来はあらゆる最悪
条件を想定して５０ｍｅといった十分なマージンをもっ
たパルス幅を印加するように規格を設定−する必要が生
じ、書き込みに要する時間が非常に艮くなっていた。
る（即ち、その閾値が５ｖ以上になっている）ときｒＩ
′ｉ■点の電位ははは５ｖに、メモリトランジスタ（１
１１）が書き込まれていない（即ち、その閾値が１．５
ｖ近傍の）ときは０点の電位は約１．５ｖになるように
設定される。そして、０点への基準電位は１．５ｖと５
■との中間値に近い値（例えば３Ｖ）になるようにダミ
ーメモリトランジスタ（１７１）ｓトランジスタ（ｘ７
２）、（１ツ３）の特性を微調整する。０点への読み出
し電圧は、書き込みパルス幅に応じたメモリトランジス
タの閾値とともに第６図に示すように変化する。この例
では、０点の基準入力電圧が３ｖであるから、８ｍ８の
書き込みパルス印加によって、センスアンプ（国の出力
は反転する。これ以上のパルス印加に対してはセンスア
ンプ（国の出力は変化しない。従って、そのメモリトラ
ンジスタが、どの程度のマージンをもって書き込まれた
ものかは、外からは判らず、結局、従来はあらゆる最悪
条件を想定して５０ｍｅといった十分なマージンをもっ
たパルス幅を印加するように規格を設定−する必要が生
じ、書き込みに要する時間が非常に艮くなっていた。
この発明は以上のような点に鑑みてなされたもので、書
き込み時のライトベリファイモードの読み出し時の差動
形センスアンプの基準入力電位を−。
き込み時のライトベリファイモードの読み出し時の差動
形センスアンプの基準入力電位を−。
通常の読み出し時のその基準入力電位よシ所定値だけ高
くすることによって、上記ライトベリファイモードの読
み出しで出力が反転すれば十分な書き込みが完了したと
することができ、短時間で確実な誉き込みができる不揮
発性半導体メモリ装置を提供するものである。
くすることによって、上記ライトベリファイモードの読
み出しで出力が反転すれば十分な書き込みが完了したと
することができ、短時間で確実な誉き込みができる不揮
発性半導体メモリ装置を提供するものである。
第３図で説明したように、１０年の記憶保持特性をもた
せるには、メモリトランジスタの閾値電圧が、読み出し
時の電圧（この説明では５■である。）Ｋ対して１ｖの
マージンをもてばよい。すなわち、第２図のような特性
をもったメモリトランジスタでは、１１ｍ５の幅のパル
スを印加すればメモリトランジスタの１！１値＃′ｉ６
ｖとなシ、十分である。１１ｍＦ３の幅のパルスの印加
に対してＦｉ、第５図の０点の信号電位は第６図からみ
ると３．５ｖになっている。従って、曹き込み時のライ
トベリファイモードの読み出し時の第５図の＠黒基準信
号電位を３．５■にしておれば、書き込みパ茅ス幅が１
１ｍ８になるまで、このセンスアンプの出力は反転せず
、反転した時点で、書き込みを中止したとしても、メモ
リトランジスタの閾値は６■になっている。書き込み時
の読み出し、すなわちライトベリファイ時以外の通常の
読み出し時の基準信号電位は元とおりの３ｖに設定し１
おけば、この差すなわち、メモリトランジスタの閾値電
圧の差はＩＶとなり、７０°Ｃの温度でｌＯ生年間記憶
保持も十分に可能となるわけである。
せるには、メモリトランジスタの閾値電圧が、読み出し
時の電圧（この説明では５■である。）Ｋ対して１ｖの
マージンをもてばよい。すなわち、第２図のような特性
をもったメモリトランジスタでは、１１ｍ５の幅のパル
スを印加すればメモリトランジスタの１！１値＃′ｉ６
ｖとなシ、十分である。１１ｍＦ３の幅のパルスの印加
に対してＦｉ、第５図の０点の信号電位は第６図からみ
ると３．５ｖになっている。従って、曹き込み時のライ
トベリファイモードの読み出し時の第５図の＠黒基準信
号電位を３．５■にしておれば、書き込みパ茅ス幅が１
１ｍ８になるまで、このセンスアンプの出力は反転せず
、反転した時点で、書き込みを中止したとしても、メモ
リトランジスタの閾値は６■になっている。書き込み時
の読み出し、すなわちライトベリファイ時以外の通常の
読み出し時の基準信号電位は元とおりの３ｖに設定し１
おけば、この差すなわち、メモリトランジスタの閾値電
圧の差はＩＶとなり、７０°Ｃの温度でｌＯ生年間記憶
保持も十分に可能となるわけである。
第７図はこの発明の一実施例に用いる基準信号発生回路
の回路図で、従来例と同等部分は同一符号で示す。に）
はプログラム電源端子、四はプログラム軍圧検出回路、
Ｗ）はダミーメモリトランジスタ（１７１）のゲートと
接地点との間に接続されたトランジスタである。プログ
ラム電圧検出回路−は全体でＩＯＶ近傍近傍値閾値るよ
うに各構成トランジスタが選ばれている。すなわち、プ
ログラム電源端チーにＩＯＶ以上の電圧が印加されれば
出力点Ｏにけ２ｖ程度の電圧が発生してトランジスタ（
ロ）は若干ＯＮとなシ、１０ｖ以下の入力電圧では、出
力点θの電位はＯｖとなってトランジスタ＠はｏｉｉ’
見−となる。トランジスタに）がＯＦＦのときには従来
の第５図の回路と同一になる。
の回路図で、従来例と同等部分は同一符号で示す。に）
はプログラム電源端子、四はプログラム軍圧検出回路、
Ｗ）はダミーメモリトランジスタ（１７１）のゲートと
接地点との間に接続されたトランジスタである。プログ
ラム電圧検出回路−は全体でＩＯＶ近傍近傍値閾値るよ
うに各構成トランジスタが選ばれている。すなわち、プ
ログラム電源端チーにＩＯＶ以上の電圧が印加されれば
出力点Ｏにけ２ｖ程度の電圧が発生してトランジスタ（
ロ）は若干ＯＮとなシ、１０ｖ以下の入力電圧では、出
力点θの電位はＯｖとなってトランジスタ＠はｏｉｉ’
見−となる。トランジスタに）がＯＦＦのときには従来
の第５図の回路と同一になる。
通常ライトベリファイモードではプログラム電源端子に
）には高電圧が印加された状態で、通常の読み出し時に
はプログラム電源端子に）の電圧は５ｖ程度であるから
、これ釦よって、トランジスタ（ロ）の導通状態が変化
する。すなわち、通常の読み出し動作時にはトランジス
タ（ロ）はＯＦＦであるから第５図の従来例で説明した
ように、この基準信号発生回路は出力点＠には３ｖの電
圧が得られ、書き込み時のライトベリファイモードの読
み出しの場合にはトランジスタに）は若干ＯＮとなり、
出力点■忙は３．５ｖの電圧が得られるようにすること
ができる。このように、プログラム電圧を検出すること
によって、書き込み時のライトベリファイモードの読み
出しの場合と通常の読み出し時とで、センスアンプの基
準信号電位を変化させるので、これを用いて十分に記憶
保持を保証し得る書き込みが効率よく行なうことができ
る。
）には高電圧が印加された状態で、通常の読み出し時に
はプログラム電源端子に）の電圧は５ｖ程度であるから
、これ釦よって、トランジスタ（ロ）の導通状態が変化
する。すなわち、通常の読み出し動作時にはトランジス
タ（ロ）はＯＦＦであるから第５図の従来例で説明した
ように、この基準信号発生回路は出力点＠には３ｖの電
圧が得られ、書き込み時のライトベリファイモードの読
み出しの場合にはトランジスタに）は若干ＯＮとなり、
出力点■忙は３．５ｖの電圧が得られるようにすること
ができる。このように、プログラム電圧を検出すること
によって、書き込み時のライトベリファイモードの読み
出しの場合と通常の読み出し時とで、センスアンプの基
準信号電位を変化させるので、これを用いて十分に記憶
保持を保証し得る書き込みが効率よく行なうことができ
る。
以上説明したこの発明の構成を利用することによって、
書き込みのノくルス幅を１ｍｓ程度の／」＼烙な値に設
定し、そのノくルス印加毎にライトベリファイモードに
よって出力の反転をチェックして、１山力の反転がある
まで同一のアドレスへの庸き込みを繰返し１、出力の反
転があれば次のアドレスに進むようにすれは、全く無駄
な時間がなく、シ〃λも確実な書き込みが可能となり、
書き込み時間７１１１ｘ ＋ｉ＋」題となる大容量メモ
リ装置に特に有効である。
書き込みのノくルス幅を１ｍｓ程度の／」＼烙な値に設
定し、そのノくルス印加毎にライトベリファイモードに
よって出力の反転をチェックして、１山力の反転がある
まで同一のアドレスへの庸き込みを繰返し１、出力の反
転があれば次のアドレスに進むようにすれは、全く無駄
な時間がなく、シ〃λも確実な書き込みが可能となり、
書き込み時間７１１１ｘ ＋ｉ＋」題となる大容量メモ
リ装置に特に有効である。
第１図はＦＡＭＯ８）ランジスタの模式構造を示す断面
図、第２図はＦＡ）１１０８ ）ランジスタの書き込み
特性の一例を示す図、第３図はそのＭ己憶保持特性の一
例を示す図、爲４図は従来のメモ１ノ装置の構成例を示
すブロック図、第５図は従来のメモリ装置のメモリアレ
イ、列出力選択トランジスタ群、及び基準信号発生回路
の回路構成をセンスアンプとの関連で示す回路図、第６
図はＦＡＭＯ８ｌランジスタの書き込みパルス幅と読み
出し電圧−の関係を示す特性図、第７図はこの発明の一
実方。 例に用いる基準信号発生回路の回路図である。 図において、（１１）はメモリアレイ、（４ｕ）はメモ
トランジスタ（メモリ素子）、痢はセンスアンプ（読み
出し用増幅器）、Ｏ’６ｉｌｉ基葉信号発生葉信号発生
回路プログラム電源端子、（７）はプログラム電圧を出
回路である。 なお、図中同一符号は同一または相当部分をシす０ 代理人 葛野信−（外１名） ヒ −第１図 第２図 す ７＋。 υ 剣 斥 （’Ｓ） 第３図 イ呆ｐｆｄシ１刈 （）Ｙｒ）第４図 第５図 ７ 第６図 書！！込みノＶル人亨禎１腸（ＭＳ） 第７図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−２１３００１号２
、発明の名称 不揮発性半導体メモリ装置３、補正
をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 補正の内容 明細書をつぎのとおり訂正する。 一スー
図、第２図はＦＡ）１１０８ ）ランジスタの書き込み
特性の一例を示す図、第３図はそのＭ己憶保持特性の一
例を示す図、爲４図は従来のメモ１ノ装置の構成例を示
すブロック図、第５図は従来のメモリ装置のメモリアレ
イ、列出力選択トランジスタ群、及び基準信号発生回路
の回路構成をセンスアンプとの関連で示す回路図、第６
図はＦＡＭＯ８ｌランジスタの書き込みパルス幅と読み
出し電圧−の関係を示す特性図、第７図はこの発明の一
実方。 例に用いる基準信号発生回路の回路図である。 図において、（１１）はメモリアレイ、（４ｕ）はメモ
トランジスタ（メモリ素子）、痢はセンスアンプ（読み
出し用増幅器）、Ｏ’６ｉｌｉ基葉信号発生葉信号発生
回路プログラム電源端子、（７）はプログラム電圧を出
回路である。 なお、図中同一符号は同一または相当部分をシす０ 代理人 葛野信−（外１名） ヒ −第１図 第２図 す ７＋。 υ 剣 斥 （’Ｓ） 第３図 イ呆ｐｆｄシ１刈 （）Ｙｒ）第４図 第５図 ７ 第６図 書！！込みノＶル人亨禎１腸（ＭＳ） 第７図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−２１３００１号２
、発明の名称 不揮発性半導体メモリ装置３、補正
をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 補正の内容 明細書をつぎのとおり訂正する。 一スー
Claims (1)
- 【特許請求の範囲】 訂 （１）蓄積電倫の有無による閾値電圧の高低をそれぞれ
２値情報に対応させた不揮発性半導体メモリｓ子を有し
、その動作態様として各アドレス毎に書き込み操作とこ
れにつづいて当該書き込み操作によって書き込みが完了
したか否かを確認するために読み出すライトベリファイ
モードとを有する書き込み動作と、誉き込みを完了した
上記メモリ素子から各アドレス毎に読み出す通常の読み
出し動作とを有し、上記蓄積電荷量に対応して上記メそ
り素子からの読み出し信号と基準信号とを比較すること
によってメモリ情報ｆ：ｕｔ別する説み出し用増幅器を
備えたものにおいて、上記ライトベリファイモードの読
み出し時の上記基準信号の値が上記通常の読み出し動作
の絖み出し時の上記基準信号の値より自動的に所定値だ
け晶くなるようＫしたことを特徴とする不揮発性半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213001A JPS59104796A (ja) | 1982-12-03 | 1982-12-03 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213001A JPS59104796A (ja) | 1982-12-03 | 1982-12-03 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104796A true JPS59104796A (ja) | 1984-06-16 |
| JPH041437B2 JPH041437B2 (ja) | 1992-01-13 |
Family
ID=16631834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213001A Granted JPS59104796A (ja) | 1982-12-03 | 1982-12-03 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104796A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215497A (ja) * | 1988-04-26 | 1990-01-19 | Sgs Thomson Microelectron Sa | １つのメモリセルに複数のデータビットを有する電気的にプログラム可能なメモリ |
| JPH02227900A (ja) * | 1989-02-28 | 1990-09-11 | Fujitsu Ltd | 半導体記憶装置 |
| US7020037B2 (en) | 2004-02-06 | 2006-03-28 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| JP2007301755A (ja) * | 2006-05-09 | 2007-11-22 | H Concept Kk | 定規 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
-
1982
- 1982-12-03 JP JP57213001A patent/JPS59104796A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215497A (ja) * | 1988-04-26 | 1990-01-19 | Sgs Thomson Microelectron Sa | １つのメモリセルに複数のデータビットを有する電気的にプログラム可能なメモリ |
| JPH02227900A (ja) * | 1989-02-28 | 1990-09-11 | Fujitsu Ltd | 半導体記憶装置 |
| US7020037B2 (en) | 2004-02-06 | 2006-03-28 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| JP2007301755A (ja) * | 2006-05-09 | 2007-11-22 | H Concept Kk | 定規 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041437B2 (ja) | 1992-01-13 |
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