JPS626493A - 書込みと消去が可能な半導体メモリ装置 - Google Patents
書込みと消去が可能な半導体メモリ装置Info
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- JPS626493A JPS626493A JP60143017A JP14301785A JPS626493A JP S626493 A JPS626493 A JP S626493A JP 60143017 A JP60143017 A JP 60143017A JP 14301785 A JP14301785 A JP 14301785A JP S626493 A JPS626493 A JP S626493A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明はEPROMやEEPROMをメモリトランジス
タとする書込みと消去が可能な半導体メモリ装置に関す
るものである。
タとする書込みと消去が可能な半導体メモリ装置に関す
るものである。
(従来技術)
EPROMやE E P ROMをメモリトランジスタ
とする場合、通常は1個のメモリトランジスタに対して
1ピッ1−の情報を記憶させている。そのため、大容量
の半導体メモリ装置を形成しようとするとメモリチップ
が大きくなる問題がある。
とする場合、通常は1個のメモリトランジスタに対して
1ピッ1−の情報を記憶させている。そのため、大容量
の半導体メモリ装置を形成しようとするとメモリチップ
が大きくなる問題がある。
一方、マスクROMの分野においては、イオン注入法に
よりメモリトランジスタのしきい値を複数レベルに制御
し、IIのメモリトランジスタに複数ピッ1−分の情報
を記憶させるようにしたものが知られている。しかし、
rシI)f< OMやlp E PROMの書込みのメ
カニズムはマスクROMの場合とは全く異なり、E 1
1 ROMやl’: ]> I) ROMのしきい値を
複数レベルに制御することは行なわれていない。
よりメモリトランジスタのしきい値を複数レベルに制御
し、IIのメモリトランジスタに複数ピッ1−分の情報
を記憶させるようにしたものが知られている。しかし、
rシI)f< OMやlp E PROMの書込みのメ
カニズムはマスクROMの場合とは全く異なり、E 1
1 ROMやl’: ]> I) ROMのしきい値を
複数レベルに制御することは行なわれていない。
(目的)
本発明はEP ROMやEEPROMをメモリトランジ
スタとするメモリ装置において、1個のメモリトランジ
スタに複数ビット分の情報を記憶させることによりメモ
リ装置の集積度を向上させることを目的とするものであ
る。
スタとするメモリ装置において、1個のメモリトランジ
スタに複数ビット分の情報を記憶させることによりメモ
リ装置の集積度を向上させることを目的とするものであ
る。
(構成)
本発明の半導体メモリ装置は、書込みと消去が可能なメ
モリトランジスタを備え、その書込み回路には複数の情
報に対応して複数種類の書込み電圧レベルから1個の書
込み電圧レベルを選択してメモリトランジスタに印加す
る回路を備え、その読出し回路にはメモリトランジスタ
からの出力を複数の基蘭レベルと比較する比較回路及び
その比較回路の出力を基にしてメモリトランジスタの記
憶情報を判定する回路を備えることにより、■メモリ1
゛ランジスタに複数ビット分の情報を記憶させるように
したものである。
モリトランジスタを備え、その書込み回路には複数の情
報に対応して複数種類の書込み電圧レベルから1個の書
込み電圧レベルを選択してメモリトランジスタに印加す
る回路を備え、その読出し回路にはメモリトランジスタ
からの出力を複数の基蘭レベルと比較する比較回路及び
その比較回路の出力を基にしてメモリトランジスタの記
憶情報を判定する回路を備えることにより、■メモリ1
゛ランジスタに複数ビット分の情報を記憶させるように
したものである。
EPROMとしては例えばF A M、OS型のものを
使用することができ、EEI)ROMとしては例えばF
AMO5型やMNOS型のものを使用することができる
。
使用することができ、EEI)ROMとしては例えばF
AMO5型やMNOS型のものを使用することができる
。
EPROMやE E P ROMの書込み特性は書込み
時の書込み電圧(コン1〜ロールゲート電圧やドレイン
電圧)に依存する。そこで、書込み電圧を変化させ、l
メモリトランジスタに複数ビット分の情報を記憶させる
ことができる。
時の書込み電圧(コン1〜ロールゲート電圧やドレイン
電圧)に依存する。そこで、書込み電圧を変化させ、l
メモリトランジスタに複数ビット分の情報を記憶させる
ことができる。
以下、実施例について具体的に説明する。
−例として1個のメモリトランジスタに2ビツト分の情
報を書き込む場合について説明する。
報を書き込む場合について説明する。
EI’ROMやE E r) ROMの書込み後のしき
い値vt、hは、書込み電圧であるコン1−ロールゲー
1−11i7E Vcgによって第1図に示されるよう
に変化する。すなわち、コントロールゲート電圧■Cg
を高電圧にするほど書込み後のしきし)値Vjhも高電
圧レベルになる。
い値vt、hは、書込み電圧であるコン1−ロールゲー
1−11i7E Vcgによって第1図に示されるよう
に変化する。すなわち、コントロールゲート電圧■Cg
を高電圧にするほど書込み後のしきし)値Vjhも高電
圧レベルになる。
第2図は一実施例における書込み回路部分を示すもので
ある。
ある。
2はメモリトランジスタであり、7トリツクス状に配列
されており、書込み時及び読出し時にはX、Yデコーダ
(図示略)により選択されるようになっている。4は4
種類の電圧レベルVcg+。
されており、書込み時及び読出し時にはX、Yデコーダ
(図示略)により選択されるようになっている。4は4
種類の電圧レベルVcg+。
Vcg二、Vcg3.VC44のうちの−を選択するコ
ントロールゲー(〜電圧選択回路、6は2ビットの情報
D+、D=が入力されるデコーダであり、デコーダ6の
出力信号によりコントロールゲーh ’l’L圧選択回
路4から1個の電圧レベルが選択されてメモリトランジ
スタ2のコントロールグー1−電圧として印加される。
ントロールゲー(〜電圧選択回路、6は2ビットの情報
D+、D=が入力されるデコーダであり、デコーダ6の
出力信号によりコントロールゲーh ’l’L圧選択回
路4から1個の電圧レベルが選択されてメモリトランジ
スタ2のコントロールグー1−電圧として印加される。
コン1−ロールグー1−電圧選択回路4とデコーダ6に
より複数の情報に対応して複数種類の書込み電圧レベル
から1個の書込み電圧レベルを選択してメモリトランジ
スタに印加する回路を構成する。
より複数の情報に対応して複数種類の書込み電圧レベル
から1個の書込み電圧レベルを選択してメモリトランジ
スタに印加する回路を構成する。
2ビツトのデジタル情報D+、D:に対して。
例えば下表のようにコン1〜ロールゲート電圧が選択さ
れるものとする。
れるものとする。
このようにして記憶された情報の読出しは、マスクRO
Mにおいて1個のメモリトランジスタに複数ピッ1−分
の情報を記憶させた場合と同様の読出し回路により読み
出すことができる。すなわち、4種類のコントロールゲ
ート電圧Vcg+ 、 Vcg’: 。
Mにおいて1個のメモリトランジスタに複数ピッ1−分
の情報を記憶させた場合と同様の読出し回路により読み
出すことができる。すなわち、4種類のコントロールゲ
ート電圧Vcg+ 、 Vcg’: 。
Vcg3. Vcg4により記憶された4種類のしきい
値VLt++ 、 Vt、t+: 、 Vl−、h3.
VLtzに対し、それぞれの中間値V++ 、 Vr
: 、 Vrr+を基l曽しきい値電圧として設定し、
比較することによりメモリトランジスタの記憶しきい値
を読み分けろことができる(第3図参照)。
値VLt++ 、 Vt、t+: 、 Vl−、h3.
VLtzに対し、それぞれの中間値V++ 、 Vr
: 、 Vrr+を基l曽しきい値電圧として設定し、
比較することによりメモリトランジスタの記憶しきい値
を読み分けろことができる(第3図参照)。
E、PROM+EEPROMの場合、マスクlりOMと
異なり、僅かではあるが書込み情報の保持特性として書
込みレベルの経時変化がある。そこで、読出し回路とし
て第4図の回路を使用する。
異なり、僅かではあるが書込み情報の保持特性として書
込みレベルの経時変化がある。そこで、読出し回路とし
て第4図の回路を使用する。
第4図において、8−1.8−2.8−3は基準しきい
値電圧Vr+ 、Vr: 、Vr3を記憶する基7曽ト
ランジスタであり、メモリトランジスタ2と同種のEP
ROMやE E l)ROMを使用する。
値電圧Vr+ 、Vr: 、Vr3を記憶する基7曽ト
ランジスタであり、メモリトランジスタ2と同種のEP
ROMやE E l)ROMを使用する。
選択されたメモリトランジスタ2と基4I!1〜ランジ
スタ8−1.8−2.8−3には共通の読出し電圧が印
加される。
スタ8−1.8−2.8−3には共通の読出し電圧が印
加される。
10−1.10−2.10−3は比較回路であり、比較
回路10−1はメモリトランジスタ2の出力電流と基準
トランジスタ8−1の出力電流とを入力し、比較回路1
0−2はメモリトランジスタ2の出力電流と、!!憎ト
ランジスタ8−2の出力電流とを入力し、比較回路10
−3はメモリトランジスタ2の出力電流と基準トランジ
スタ8−3の出力電流とを入力し、それぞれ電圧に変換
して比較する。
回路10−1はメモリトランジスタ2の出力電流と基準
トランジスタ8−1の出力電流とを入力し、比較回路1
0−2はメモリトランジスタ2の出力電流と、!!憎ト
ランジスタ8−2の出力電流とを入力し、比較回路10
−3はメモリトランジスタ2の出力電流と基準トランジ
スタ8−3の出力電流とを入力し、それぞれ電圧に変換
して比較する。
12は比較回路10−1.to−2,10−3の出力信
号を入力し、2ビツトのデジタル情報Dl、D2を出力
するエンコーダである。エンコーダ12はメモリトラン
ジスタの記憶情報を判定する回路に対応している。
号を入力し、2ビツトのデジタル情報Dl、D2を出力
するエンコーダである。エンコーダ12はメモリトラン
ジスタの記憶情報を判定する回路に対応している。
基$1−ランジスタ8−1.8−2.8−3に基準しき
い値電圧Vt+ 、Vr: 、Vr3を記憶するには、
電圧Vr+、Vr二、Vr3をウェハプロセス中に、又
は回路により予め固定しておき、基準トランジスタ8−
1.8−2.8−3のしきい値がそれぞれそれらの電圧
Vr+ 、Vr: 、Vr3と同レベルになるまで書き
込む。基準しきい値電圧の書込みはメモリトランジスタ
2に情報を書き込むときに同時に行なう。
い値電圧Vt+ 、Vr: 、Vr3を記憶するには、
電圧Vr+、Vr二、Vr3をウェハプロセス中に、又
は回路により予め固定しておき、基準トランジスタ8−
1.8−2.8−3のしきい値がそれぞれそれらの電圧
Vr+ 、Vr: 、Vr3と同レベルになるまで書き
込む。基準しきい値電圧の書込みはメモリトランジスタ
2に情報を書き込むときに同時に行なう。
本実施例によれば、メモリトランジスタ2とともに経時
変化を起こす基やトランジスタ8−1゜8−2.8−3
に基準しきい値電圧Vr+ 、 Vr’2 +Vrりを
記憶させているので、読出しn、yの経時変化分を吸収
することができ、安定な読出しを行なうことができる。
変化を起こす基やトランジスタ8−1゜8−2.8−3
に基準しきい値電圧Vr+ 、 Vr’2 +Vrりを
記憶させているので、読出しn、yの経時変化分を吸収
することができ、安定な読出しを行なうことができる。
実施例では書込み回路でデコーダ6を使用しているが、
デコーダに代えてマルチプレクサを使用することもでき
る。
デコーダに代えてマルチプレクサを使用することもでき
る。
(効果)
本発明によれば51個のEPROMやE 1号1) l
’<OMのメモリトランジスタに複数ピッ1〜分の情報
を記憶させることができるので、メモリ装「tの密度が
向上し、同一サイズのチップのメモリ容はを増大させる
ことができる。
’<OMのメモリトランジスタに複数ピッ1〜分の情報
を記憶させることができるので、メモリ装「tの密度が
向上し、同一サイズのチップのメモリ容はを増大させる
ことができる。
第1図はEPROMやEEPROM(711込みコン1
−ロールゲート電圧と書込み後のしきい値との関係を示
す図、第2図は一実施例における書込み回路部を示すブ
ロック図、第3図は書込み後のしきい値と基準しきい値
電圧との関係を示す図、第4図は一実施例における読出
し回路部を示すブロック図である。 2・・・・・メモリトランジスタ、 4・・・・・・コン1−ロールゲート電圧選択回路、6
・・・・デコーダ、 8−1.8−2.8−3・・・・・すλ準トランジスタ
、10−1.10−2.to−3比較回路、12・・・
・・エンコーダ。
−ロールゲート電圧と書込み後のしきい値との関係を示
す図、第2図は一実施例における書込み回路部を示すブ
ロック図、第3図は書込み後のしきい値と基準しきい値
電圧との関係を示す図、第4図は一実施例における読出
し回路部を示すブロック図である。 2・・・・・メモリトランジスタ、 4・・・・・・コン1−ロールゲート電圧選択回路、6
・・・・デコーダ、 8−1.8−2.8−3・・・・・すλ準トランジスタ
、10−1.10−2.to−3比較回路、12・・・
・・エンコーダ。
Claims (2)
- (1)書込みと消去が可能なメモリトランジスタを備え
た半導体メモリ装置において、 書込み回路には複数の情報に対応して複数種類の書込み
電圧レベルから1個の書込み電圧レベルを選択してメモ
リトランジスタに印加する回路を備え、 読出し回路にはメモリトランジスタからの出力を複数の
基準レベルと比較する比較回路及びその比較回路の出力
を基にしてメモリトランジスタの記憶情報を判定する回
路を備えることにより、1メモリトランジスタに複数ビ
ット分の情報を記憶させることを特徴とする書込みと消
去が可能な半導体メモリ装置。 - (2)前記基準レベルは情報記憶用のメモリトランジス
タと同種のメモリトランジスタに情報記憶と同時に記憶
されたものである特許請求の範囲第1項に記載の書込み
と消去が可能な半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60143017A JPS626493A (ja) | 1985-06-29 | 1985-06-29 | 書込みと消去が可能な半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60143017A JPS626493A (ja) | 1985-06-29 | 1985-06-29 | 書込みと消去が可能な半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS626493A true JPS626493A (ja) | 1987-01-13 |
Family
ID=15328995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60143017A Pending JPS626493A (ja) | 1985-06-29 | 1985-06-29 | 書込みと消去が可能な半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626493A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1985
- 1985-06-29 JP JP60143017A patent/JPS626493A/ja active Pending
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