JPS63153799A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS63153799A JPS63153799A JP62196761A JP19676187A JPS63153799A JP S63153799 A JPS63153799 A JP S63153799A JP 62196761 A JP62196761 A JP 62196761A JP 19676187 A JP19676187 A JP 19676187A JP S63153799 A JPS63153799 A JP S63153799A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に各メモリセルが浮遊
ゲートをもったメモリトランジスタを有しデータの書込
み消去を電気的に行ない得る不揮発性半導体メモリに関
する。
ゲートをもったメモリトランジスタを有しデータの書込
み消去を電気的に行ない得る不揮発性半導体メモリに関
する。
この種の半導体メモリのデータ書込みは、選択したメモ
リトランジスタの制御ゲートとドレインとの間に高電圧
を印加し、浮遊ゲートに電子またはホールのキャリアを
注入することによって行なっている。浮遊ゲートへのキ
ャリアの注入が完了する時間、すなわちキャリア注入完
了時間は、ゲート絶縁膜の厚さおよび／又はトランジス
タサイズのようなデバイス構造によって決定される。
リトランジスタの制御ゲートとドレインとの間に高電圧
を印加し、浮遊ゲートに電子またはホールのキャリアを
注入することによって行なっている。浮遊ゲートへのキ
ャリアの注入が完了する時間、すなわちキャリア注入完
了時間は、ゲート絶縁膜の厚さおよび／又はトランジス
タサイズのようなデバイス構造によって決定される。
データ書込みを確実なものとするために、従来技術では
、メモリトランジスタの制御ゲート−ドレイン間に高電
圧を印加する時間、すなわち書込み時間をキャリア注入
完了時間に対し充分に余裕をもった時間に設定していた
。
、メモリトランジスタの制御ゲート−ドレイン間に高電
圧を印加する時間、すなわち書込み時間をキャリア注入
完了時間に対し充分に余裕をもった時間に設定していた
。
このため、キャリア注入完了時間と書込み時間との差の
期間は無駄な電力を消費するだけとなり電力消費が増大
することになる。しかも、書込み時間が終了するまでは
アドレス変化をしてはならないため、全メモリトランジ
スタへのデータ書込みに多大の時間を要することになる
。
期間は無駄な電力を消費するだけとなり電力消費が増大
することになる。しかも、書込み時間が終了するまでは
アドレス変化をしてはならないため、全メモリトランジ
スタへのデータ書込みに多大の時間を要することになる
。
したがって、本発明の目的は、データ書込み時の電力消
費を少なくした半導体メモリを提供することにある。
費を少なくした半導体メモリを提供することにある。
本発明の他の目的は、データ書込み時間が短縮した半導
体メモリを提供することにある。
体メモリを提供することにある。
本発明による半導体メモリは、データの書込み時に生じ
るメモリトランジスタの閾値電圧の変化を検出しこの検
出出力に応答して書込みのための高電圧の印加を停止す
る書込み停止手段を備えていることを特徴としている。
るメモリトランジスタの閾値電圧の変化を検出しこの検
出出力に応答して書込みのための高電圧の印加を停止す
る書込み停止手段を備えていることを特徴としている。
このように、本発明は、浮遊ゲートへのキャリアの注入
の結果生じるメモリトランジスタの閾値電圧の変化に着
目している。メモリトランジスタの制御ゲート−ドレイ
ン間には書込み高電圧が印加されているので、閾値電圧
の変化はソース電位の変化として現われる。したがって
、ソース電位をモニタすることにより浮遊ゲートへのキ
ャリア注入が完了したかどうか検出できる。その検出出
力に応答して書込み停止手段は書込み高電圧の印加を停
止させる。よって、無駄な電力消費がなくなる。さらに
、検出出力を外部に知らせることにより、外部に設けら
れたデータプログラミング装置はデータ書込みが終了し
たことを検出し、新たなアドレスおよびデータを半導体
メモリに供給することが可能となる。データプログラミ
ング時間がかくして短縮される。
の結果生じるメモリトランジスタの閾値電圧の変化に着
目している。メモリトランジスタの制御ゲート−ドレイ
ン間には書込み高電圧が印加されているので、閾値電圧
の変化はソース電位の変化として現われる。したがって
、ソース電位をモニタすることにより浮遊ゲートへのキ
ャリア注入が完了したかどうか検出できる。その検出出
力に応答して書込み停止手段は書込み高電圧の印加を停
止させる。よって、無駄な電力消費がなくなる。さらに
、検出出力を外部に知らせることにより、外部に設けら
れたデータプログラミング装置はデータ書込みが終了し
たことを検出し、新たなアドレスおよびデータを半導体
メモリに供給することが可能となる。データプログラミ
ング時間がかくして短縮される。
以下、図面を用いて本発明の実施例を詳述する。
第１図に本発明の一実施例による不揮発性半導体メモリ
１のブロック図を示す。このメモリ１は半導体集積回路
として構成されている。データの書込み、読出しおよび
消去の三つの動作モードは、端子１９および２０にそれ
ぞれ供給される二つの外部制御信号ＷＥおよびＯＥの論
理レベルの組合せによって制御される。データ書込み動
作モードでは、信号ＷＥはハイレベルをとり信号ＯＥは
ロウレベルをとる。制御信号発生回路１０はこれに応答
してハイレベルの書込み信号ＷＲおよびこれの反転信号
Ｗπを発生し、一方読出し信号ＲＥおよび消去信号ＥＲ
をロウレベルとする。
１のブロック図を示す。このメモリ１は半導体集積回路
として構成されている。データの書込み、読出しおよび
消去の三つの動作モードは、端子１９および２０にそれ
ぞれ供給される二つの外部制御信号ＷＥおよびＯＥの論
理レベルの組合せによって制御される。データ書込み動
作モードでは、信号ＷＥはハイレベルをとり信号ＯＥは
ロウレベルをとる。制御信号発生回路１０はこれに応答
してハイレベルの書込み信号ＷＲおよびこれの反転信号
Ｗπを発生し、一方読出し信号ＲＥおよび消去信号ＥＲ
をロウレベルとする。
センスアンプおよび出力データバッファ１３は信号ＲＥ
がロウレベルであるので非活性状態となる。一方、入力
データバッファおよび書込み回路１４は活性化され、端
子１５−１ないし１５−８に供給される書込むべきデー
タ信号Ｄ１．−ＤＩＳを取り込む。昇圧回路１２もハイ
レベルの信号ＷＲで活性化され、第１の電源端子１６に
供給される電源電圧Ｖ。Ｃ（＋ ５ Ｖ）を昇圧し約２
０Ｖの高電圧ＶＰＰを発生する。端子１６への電源電圧
Ｖ。。は各回路の動作電圧として供給される。高電圧Ｖ
ＰＰは回路１４に供給されており、取り込んだ入力デー
タＤＩが“１″ならばＶＰＰ電圧を“０”ならば接地電
位をデータ線Ｄ＋Ｄｓにそれぞれ供給する。行アドレス
信号ＲＡ１ ＲＡ＋および列アドレス信号Ｃ：Ａ、−Ｃ
ＡＩはアドレス端子２−１ないし２− ｉおよび３−１
ないし３−ｊにそれぞれ供給される。行デコーダ４は行
アドレス信号ＲＡＩ−ＲＡＩ応答してそのデコード信号
Ｘ＋−Ｘ、一つを選択レベルにするが、書込み信号ＷＲ
がハイレベルであるのでＶＰＰ電圧を選択レベルとして
出力する。同様に、列デコーダ５はそのデコード出力信
号Ｙ、−Ｙ、の一つをｖｐｐ電圧の選択レベルとする。
がロウレベルであるので非活性状態となる。一方、入力
データバッファおよび書込み回路１４は活性化され、端
子１５−１ないし１５−８に供給される書込むべきデー
タ信号Ｄ１．−ＤＩＳを取り込む。昇圧回路１２もハイ
レベルの信号ＷＲで活性化され、第１の電源端子１６に
供給される電源電圧Ｖ。Ｃ（＋ ５ Ｖ）を昇圧し約２
０Ｖの高電圧ＶＰＰを発生する。端子１６への電源電圧
Ｖ。。は各回路の動作電圧として供給される。高電圧Ｖ
ＰＰは回路１４に供給されており、取り込んだ入力デー
タＤＩが“１″ならばＶＰＰ電圧を“０”ならば接地電
位をデータ線Ｄ＋Ｄｓにそれぞれ供給する。行アドレス
信号ＲＡ１ ＲＡ＋および列アドレス信号Ｃ：Ａ、−Ｃ
ＡＩはアドレス端子２−１ないし２− ｉおよび３−１
ないし３−ｊにそれぞれ供給される。行デコーダ４は行
アドレス信号ＲＡＩ−ＲＡＩ応答してそのデコード信号
Ｘ＋−Ｘ、一つを選択レベルにするが、書込み信号ＷＲ
がハイレベルであるのでＶＰＰ電圧を選択レベルとして
出力する。同様に、列デコーダ５はそのデコード出力信
号Ｙ、−Ｙ、の一つをｖｐｐ電圧の選択レベルとする。
制御ゲート電圧発生回路１１は書込み信号ＷＲがハイレ
ベルであるのでＯｖの制御ゲート電圧Ｖ。０を発生し、
同電圧は列選択スイッチ回路６を介してメモリセルアレ
イ７に供給される。かくして、メモリセルアレイ７内め
アドレス選択された所定のメモリセルが列選択スイッチ
回路６を介してデータ線ＤＩ−Ｄ８に接続され、入力デ
ータＤ１．−ＤＩＳが書込まれる。
ベルであるのでＯｖの制御ゲート電圧Ｖ。０を発生し、
同電圧は列選択スイッチ回路６を介してメモリセルアレ
イ７に供給される。かくして、メモリセルアレイ７内め
アドレス選択された所定のメモリセルが列選択スイッチ
回路６を介してデータ線ＤＩ−Ｄ８に接続され、入力デ
ータＤ１．−ＤＩＳが書込まれる。
データ読出し動作モードでは、信号ＯＥはハイレベルに
され信号ＷＥはロウレベルとなる。制御信号発生回路１
０は読出し信号ＲＥをロウレベルとし、信号ＷＲ，ＥＲ
はロウレベルとする。これによって、出力データバッフ
ァおよびセンスアンプ１３は活性化され、一方、入力デ
ータバッファおよびおよび書込み回路１４および昇圧回
路１２は非活性状態となる。信号ＷＲ，ＥＲはロウレベ
ルであるから、行、列デコーダ４，５はそれらのデコー
ド信号の選択レベルをｖｃｃレベルとする。
され信号ＷＥはロウレベルとなる。制御信号発生回路１
０は読出し信号ＲＥをロウレベルとし、信号ＷＲ，ＥＲ
はロウレベルとする。これによって、出力データバッフ
ァおよびセンスアンプ１３は活性化され、一方、入力デ
ータバッファおよびおよび書込み回路１４および昇圧回
路１２は非活性状態となる。信号ＷＲ，ＥＲはロウレベ
ルであるから、行、列デコーダ４，５はそれらのデコー
ド信号の選択レベルをｖｃｃレベルとする。
回路１１は所定の読出し電圧を電圧Ｖ。。とじて発生し
、列選択スイッチ回路６を介してメモリセルアレイ７に
供給する。かくして、アドレス選択されたメモリセルの
データがデータ線ＤＩ ＤＩに現われ、回路１３を介
して端子１５−１ないし１５−８から出力データ信号Ｄ
ｏｔ−Ｄｏｇとしてそれぞれ出力される。
、列選択スイッチ回路６を介してメモリセルアレイ７に
供給する。かくして、アドレス選択されたメモリセルの
データがデータ線ＤＩ ＤＩに現われ、回路１３を介
して端子１５−１ないし１５−８から出力データ信号Ｄ
ｏｔ−Ｄｏｇとしてそれぞれ出力される。
データ消去動作モードでは、信号ＷＥおよびＯＥは両方
ともハイレベルとされる。制御信号発生回路は消去信号
ＥＲをハイレベルとし、信号ＲＥ、ＷＲをロウレベルと
する。回路１３および１４はかくて両方とも非活性状態
となる。信号ＥＲがハイレベルであるので、昇圧回路１
２はＶＰＰ電圧を発生する。制御ゲート電圧発生回路１
１はＶＰＰレベルの消去電圧をＶＣＧとして発生し、列
選択スイッチ回路６を介してメモリセルアレイ７に供給
する０行、列デコーダ４，５はハイレベルの信号ＥＲに
応答してそれらのデコード信号の選択レベルをＶＰＰレ
ベルとする。かくして、アドレス選択されたメモリセル
のデータが消去される。
ともハイレベルとされる。制御信号発生回路は消去信号
ＥＲをハイレベルとし、信号ＲＥ、ＷＲをロウレベルと
する。回路１３および１４はかくて両方とも非活性状態
となる。信号ＥＲがハイレベルであるので、昇圧回路１
２はＶＰＰ電圧を発生する。制御ゲート電圧発生回路１
１はＶＰＰレベルの消去電圧をＶＣＧとして発生し、列
選択スイッチ回路６を介してメモリセルアレイ７に供給
する０行、列デコーダ４，５はハイレベルの信号ＥＲに
応答してそれらのデコード信号の選択レベルをＶＰＰレ
ベルとする。かくして、アドレス選択されたメモリセル
のデータが消去される。
メモリセルアレイ７は行列に配置された多数のメモリセ
ルを有するが、本実施例で用いた各メモリセルのデバイ
ス構造を第４図に示す。−導電型（本説明ではＰ型）の
シリコン基板４００に逆導電型（Ｎ型）のドレイン領域
４０１およびソース領域４０２が形成されている。基板
４００および領域４０１，４０２の表面にシリコン酸化
膜４０３が形成されており、この酸化膜４０３中にドレ
イン領域４０１、ソース領域４０２の各一部およびそれ
らの間の基板部分を覆うように浮遊ゲート４０４が埋め
込まれている。図示のように、浮遊ゲート４０４の一部
がドレイン領域４０１と非常に接近している。酸化膜４
０３上に制御ゲー）４０５が形成されている。すなわち
、各メモリセルはドレイン領域４０１、ソース領域４０
２、浮遊ゲート４０４および制御ゲート４０５をもった
メモリトランジスタを有する。
ルを有するが、本実施例で用いた各メモリセルのデバイ
ス構造を第４図に示す。−導電型（本説明ではＰ型）の
シリコン基板４００に逆導電型（Ｎ型）のドレイン領域
４０１およびソース領域４０２が形成されている。基板
４００および領域４０１，４０２の表面にシリコン酸化
膜４０３が形成されており、この酸化膜４０３中にドレ
イン領域４０１、ソース領域４０２の各一部およびそれ
らの間の基板部分を覆うように浮遊ゲート４０４が埋め
込まれている。図示のように、浮遊ゲート４０４の一部
がドレイン領域４０１と非常に接近している。酸化膜４
０３上に制御ゲー）４０５が形成されている。すなわち
、各メモリセルはドレイン領域４０１、ソース領域４０
２、浮遊ゲート４０４および制御ゲート４０５をもった
メモリトランジスタを有する。
データ書込みでは、ドレイン領域４０１にＶＰＰ電圧を
印加し、制御ゲート４０５に制御ゲート電圧発生回路１
１（第１図）から発生されたＯｖのｖａｎ電圧を印加す
る。この結果、ドレイン領域４０１から帽部ゲート４０
５に向って強い電界が生じ、浮遊ゲート４０４内の電子
がドレイン領域４０１と浮遊ゲート４０４との間の非常
に薄い酸化膜（所謂トンネル酸化膜）を通りぬけてドレ
イン側に放出され正孔が浮遊ゲート４０４に蓄積される
。かくて、浮遊ゲート４０４は正に帯電されることにな
り、ドレイン領域４０１とソース領域４０２とを接続す
る反転層が基板４００に形成される。制御ゲート電圧、
ドレイン電圧を取去っても浮遊ゲート４０４は正に帯電
されたままとなり、反転層は消えない。すなわち、デー
タ書込みが行なわれると、メモリトランジスタはエンハ
ンスメント型からディブレジョン型となる。このときの
制御ゲート・ソース間電圧ＶＯＳ対ドレイン電流ＩＤ特
性が第５図の線５００で示されている。
印加し、制御ゲート４０５に制御ゲート電圧発生回路１
１（第１図）から発生されたＯｖのｖａｎ電圧を印加す
る。この結果、ドレイン領域４０１から帽部ゲート４０
５に向って強い電界が生じ、浮遊ゲート４０４内の電子
がドレイン領域４０１と浮遊ゲート４０４との間の非常
に薄い酸化膜（所謂トンネル酸化膜）を通りぬけてドレ
イン側に放出され正孔が浮遊ゲート４０４に蓄積される
。かくて、浮遊ゲート４０４は正に帯電されることにな
り、ドレイン領域４０１とソース領域４０２とを接続す
る反転層が基板４００に形成される。制御ゲート電圧、
ドレイン電圧を取去っても浮遊ゲート４０４は正に帯電
されたままとなり、反転層は消えない。すなわち、デー
タ書込みが行なわれると、メモリトランジスタはエンハ
ンスメント型からディブレジョン型となる。このときの
制御ゲート・ソース間電圧ＶＯＳ対ドレイン電流ＩＤ特
性が第５図の線５００で示されている。
ディブレジョン型となるため、ＶｏｇがＯｖでもドレイ
ン電流工。が流れる。ドレイン電流工。が零となるＶ。
ン電流工。が流れる。ドレイン電流工。が零となるＶ。
３、すなわち書込まれたメモリトランジスタの閾値電圧
Ｖ、ゎは約−５ｖである。データ消去では制御ゲート電
圧発生回路１１から発生されたＶＰＰレベルのｖｏ。電
圧を制御ゲート４０５に印加する。強い電界が制御ゲー
ト４０５からドレイン領域４０１に向って生じるので、
電子がトンネル酸化膜を介して浮遊ゲートに注入される
。かくて、反転層は消え、エンハンスメント型に戻る。
Ｖ、ゎは約−５ｖである。データ消去では制御ゲート電
圧発生回路１１から発生されたＶＰＰレベルのｖｏ。電
圧を制御ゲート４０５に印加する。強い電界が制御ゲー
ト４０５からドレイン領域４０１に向って生じるので、
電子がトンネル酸化膜を介して浮遊ゲートに注入される
。かくて、反転層は消え、エンハンスメント型に戻る。
データ消去によりエンハンスメント型に戻されたメモリ
トランジスタのＶ。ｓＩ。特性を第５図の線５０１で示
す。ＶｏｓがＯｖではドレイン電流工。は流れず、同電
位ＩＤが流れ始める。すなわち消去されたメモリトラン
ジスタの閾値電圧ＶｔＺは約５ｖとなる。データ読出し
では、制御ゲート電圧発生回路１１が閾値ＶＴＤとｖＴ
Ｉ！との中間電圧を読し電圧Ｖ。０として発生し、制御
ゲート４０５に印加される。ドレイン電流ＩＤが流れる
かどうかで書込み状態か消去状態かが検出する。
トランジスタのＶ。ｓＩ。特性を第５図の線５０１で示
す。ＶｏｓがＯｖではドレイン電流工。は流れず、同電
位ＩＤが流れ始める。すなわち消去されたメモリトラン
ジスタの閾値電圧ＶｔＺは約５ｖとなる。データ読出し
では、制御ゲート電圧発生回路１１が閾値ＶＴＤとｖＴ
Ｉ！との中間電圧を読し電圧Ｖ。０として発生し、制御
ゲート４０５に印加される。ドレイン電流ＩＤが流れる
かどうかで書込み状態か消去状態かが検出する。
本発明は、メモリトランジスタの制御ゲート・ドレイン
間への書込み電圧の印加による浮遊ゲートへの正孔の注
入によって、その閾値がｖＴ。
間への書込み電圧の印加による浮遊ゲートへの正孔の注
入によって、その閾値がｖＴ。
（＋ ５ Ｖ）からＶＴＤ （５Ｖ）Ｅ変化することを
利用しており、閾値の変化がソースの電位の変化として
現われるようにし、かつそのソース電位の変化を検出す
ることにより浮遊ゲートからの電子の放出（又は正孔の
注入）完了を判定している。
利用しており、閾値の変化がソースの電位の変化として
現われるようにし、かつそのソース電位の変化を検出す
ることにより浮遊ゲートからの電子の放出（又は正孔の
注入）完了を判定している。
従来技術では、メモリトランジスタのソースを直接接地
している。このため、メモリトランジスタのソース電位
はＯｖにクランプされ、書込みによる閾値の変化を検出
できない。
している。このため、メモリトランジスタのソース電位
はＯｖにクランプされ、書込みによる閾値の変化を検出
できない。
そこで、第１図に示した半導体メモリ１は、本発明に従
ってソース電位制御回路８およびソース電位検出回路９
を備えている。ソース電位制御回路８はデータ読出しお
よび消去動作モード時にはメモリセルのソースを接地電
位に接続し、データ書込み動作モードでは接地電位から
切離す。ソース電位検出回路９はメモリセルのソース電
位の変化をモニタしその電位が所定電位をこえたときに
ハイレベルの書込み終了信号ＰＥを発生する。この信号
ＰＥは制御信号発生回路１０に供給されると共に端子１
８から出力され、外部に設けられたデータ書込み制御装
置（図示せず）に供給される。
ってソース電位制御回路８およびソース電位検出回路９
を備えている。ソース電位制御回路８はデータ読出しお
よび消去動作モード時にはメモリセルのソースを接地電
位に接続し、データ書込み動作モードでは接地電位から
切離す。ソース電位検出回路９はメモリセルのソース電
位の変化をモニタしその電位が所定電位をこえたときに
ハイレベルの書込み終了信号ＰＥを発生する。この信号
ＰＥは制御信号発生回路１０に供給されると共に端子１
８から出力され、外部に設けられたデータ書込み制御装
置（図示せず）に供給される。
列選択スイッチ回路６、メモリセルアレイ７、ソース電
位制御回路８およびソース電位検出回路９の具体的構成
を第２図に示す。なお、この図で示したトランジスタは
すべてＮチャネル型である。行デコーダ４がデコード出
力Ｘ１を選択レベルにしたとすると、その出力Ｘ１がゲ
ートに供給されるトランジスタＱ＊ｔ ＱｓいＱ １
、ｒ Ｑ ＋ ｒ ｓが導通する。列デコーダ５がデ
コード出力Ｙ１を選択レベルとすると、トランジスタＱ
２１− Ｑ ２１が導通する。したがって、８個のメ
モリトランジスタＱＭＩＩ ＱＭｌｌが選択されデー
タ線り、−ＤＩにそれぞれ接続される。選択レベルを有
するデコード出力ＸＩ、Ｙ、によってトランジスタＱ１
およびＱアが導通するので、制御ゲート電圧発生回路１
１から発生された電圧ＶＣＯが選択されたメモリトラン
ジスタＱＭＩＩ ＱＭＨのそれぞれの制御ゲートに供
給される。データ書込みモードでは、ＶＣＱはＯｖであ
る。データ線ＤＩ−Ｄ、には入力データＤ１．−ＤＩ８
に応じてｖＰＰ電圧又はＯｖが供給される。
位制御回路８およびソース電位検出回路９の具体的構成
を第２図に示す。なお、この図で示したトランジスタは
すべてＮチャネル型である。行デコーダ４がデコード出
力Ｘ１を選択レベルにしたとすると、その出力Ｘ１がゲ
ートに供給されるトランジスタＱ＊ｔ ＱｓいＱ １
、ｒ Ｑ ＋ ｒ ｓが導通する。列デコーダ５がデ
コード出力Ｙ１を選択レベルとすると、トランジスタＱ
２１− Ｑ ２１が導通する。したがって、８個のメ
モリトランジスタＱＭＩＩ ＱＭｌｌが選択されデー
タ線り、−ＤＩにそれぞれ接続される。選択レベルを有
するデコード出力ＸＩ、Ｙ、によってトランジスタＱ１
およびＱアが導通するので、制御ゲート電圧発生回路１
１から発生された電圧ＶＣＯが選択されたメモリトラン
ジスタＱＭＩＩ ＱＭＨのそれぞれの制御ゲートに供
給される。データ書込みモードでは、ＶＣＱはＯｖであ
る。データ線ＤＩ−Ｄ、には入力データＤ１．−ＤＩ８
に応じてｖＰＰ電圧又はＯｖが供給される。
メモリトランジスタＱＭＩ□−ＱＭＩＩのソースはソー
ス電位制御回路８内のノードＮ１ Ｎｓにそれぞれ接続
されている。トランジスタＱ １０１− Ｑ ｌ。８が
ノードＮＩ Ｎｓと電源端子■。。との間にそれぞれ接
続され、トランジスタＱ １．１Ｑ １、ｓがノードＮ
＋ Ｎａと接地との間にそれぞれ接地されている。
ス電位制御回路８内のノードＮ１ Ｎｓにそれぞれ接続
されている。トランジスタＱ １０１− Ｑ ｌ。８が
ノードＮＩ Ｎｓと電源端子■。。との間にそれぞれ接
続され、トランジスタＱ １．１Ｑ １、ｓがノードＮ
＋ Ｎａと接地との間にそれぞれ接地されている。
書込み信号■がトランジスタＱ１゜１−Ｑ、。８のゲー
トに共通に供給され、反転信号ＷＲがトランジスタＱ
１＋ １Ｑ １、ｓのゲートに共通に供給される。書込
みモードでは、信号Ｗπはハイレベル、したがってＷπ
はロウレベルであるので、各ノードＮ１ Ｎｇ、すなわ
ちメモリトランジスタＱＭの各ソースは接地電位から切
り離される。トランジスタＱ１゜１−Ｑｌ。、は普通す
るので、ノードＮ１−Ｎ３には信号ＷＲのハイレベル（
５Ｖ）からトランジスタの閾値電圧（２ｖ）仕丁がった
電圧、すなわち３ｖの電位が現われる。入力データバッ
ファおよび書込み回路１４がデータ線Ｄ１にＶＰＰレベ
ルを与えたとすると、メモリトランジスタＱＭ１１の浮
遊ゲートから電子が放出され（又は浮遊ゲートに正孔が
注入され）、そのソース・ドレイン間にチャンネルが形
成されディプレーション型となる。かくして、メモリト
ランジスタＱＭ１１にドレイン電流が流れノードＮ１が
充電され、その電位が上昇する。ノードＮ１の電位上昇
は、トランジスタＱ＋ｏ＋のゲート・ソース間電圧を閾
値電圧よりもする。かくして、データ書込みによるメモ
リトランジスタの閾値変化がソース電位の変化として現
わる。
トに共通に供給され、反転信号ＷＲがトランジスタＱ
１＋ １Ｑ １、ｓのゲートに共通に供給される。書込
みモードでは、信号Ｗπはハイレベル、したがってＷπ
はロウレベルであるので、各ノードＮ１ Ｎｇ、すなわ
ちメモリトランジスタＱＭの各ソースは接地電位から切
り離される。トランジスタＱ１゜１−Ｑｌ。、は普通す
るので、ノードＮ１−Ｎ３には信号ＷＲのハイレベル（
５Ｖ）からトランジスタの閾値電圧（２ｖ）仕丁がった
電圧、すなわち３ｖの電位が現われる。入力データバッ
ファおよび書込み回路１４がデータ線Ｄ１にＶＰＰレベ
ルを与えたとすると、メモリトランジスタＱＭ１１の浮
遊ゲートから電子が放出され（又は浮遊ゲートに正孔が
注入され）、そのソース・ドレイン間にチャンネルが形
成されディプレーション型となる。かくして、メモリト
ランジスタＱＭ１１にドレイン電流が流れノードＮ１が
充電され、その電位が上昇する。ノードＮ１の電位上昇
は、トランジスタＱ＋ｏ＋のゲート・ソース間電圧を閾
値電圧よりもする。かくして、データ書込みによるメモ
リトランジスタの閾値変化がソース電位の変化として現
わる。
回路８のノードＮ１ Ｎａはソース電位検出回路９にお
ける比較器９１−９８の非反転入力端子にそれぞれ接続
され、それらの反転入力端子には基準電圧源９０から基
準電圧Ｖ Ｒ，、が供給されてぃる。基準電圧ｖ０アは
ノードＮの書込み前の電位（３ｖ）と書込み後の電位（
５ｖ）との中間電圧に選ばれる。本実施例ではＶｌ’１
ｌｌＦを４ｖに設定している。したがって、データ書込
み前は比較器９１−９８の出力はすべてロウレベルであ
り、メモリトランジスタＱＭ１１の書込みが完了すると
比較器９１はハイレベルの出力を発生する。比較器９１
−９８の出力はＯＲゲート９９に入力されているので、
選択したメモリトランジスタＱＭが書込みが完了すると
ハイレベルの書込み終了信号が発生される。
ける比較器９１−９８の非反転入力端子にそれぞれ接続
され、それらの反転入力端子には基準電圧源９０から基
準電圧Ｖ Ｒ，、が供給されてぃる。基準電圧ｖ０アは
ノードＮの書込み前の電位（３ｖ）と書込み後の電位（
５ｖ）との中間電圧に選ばれる。本実施例ではＶｌ’１
ｌｌＦを４ｖに設定している。したがって、データ書込
み前は比較器９１−９８の出力はすべてロウレベルであ
り、メモリトランジスタＱＭ１１の書込みが完了すると
比較器９１はハイレベルの出力を発生する。比較器９１
−９８の出力はＯＲゲート９９に入力されているので、
選択したメモリトランジスタＱＭが書込みが完了すると
ハイレベルの書込み終了信号が発生される。
書込み終了信号ＰＥは制御信号発生回路１０に供給され
る。発生回路１０は第３図に示すように、５つのインバ
ータ１０１−１０４および三つのＮＯＲゲー）１０５−
１０７で構成され、図示のように接続されている。した
がって、前述のように、書込みモードでは信号ＷＲだけ
が、読出しモードでは信号ＲＥだけが、消去モードでは
信号ＥＲだけがそれぞれハイレベルをとる。書込み終了
信号ＰＥは、書込み信号ＷＲを発生するＮＯＲゲート１
０６の第３の入力として供給される。したがって、書込
み終了信号ＰＥがハイレベルとなると、外部信号ＷＥお
よびＯＥにかかわらず、書込み信号ＷＲはロウレベルと
なる。この結果、昇圧回路１２および入力データバッフ
ァ／書込み回路１４はその動作を停止し、行、列デコー
ダ４゜５はデコード出力ＸＩ、Ｙ、の選択レベルをＶ。
る。発生回路１０は第３図に示すように、５つのインバ
ータ１０１−１０４および三つのＮＯＲゲー）１０５−
１０７で構成され、図示のように接続されている。した
がって、前述のように、書込みモードでは信号ＷＲだけ
が、読出しモードでは信号ＲＥだけが、消去モードでは
信号ＥＲだけがそれぞれハイレベルをとる。書込み終了
信号ＰＥは、書込み信号ＷＲを発生するＮＯＲゲート１
０６の第３の入力として供給される。したがって、書込
み終了信号ＰＥがハイレベルとなると、外部信号ＷＥお
よびＯＥにかかわらず、書込み信号ＷＲはロウレベルと
なる。この結果、昇圧回路１２および入力データバッフ
ァ／書込み回路１４はその動作を停止し、行、列デコー
ダ４゜５はデコード出力ＸＩ、Ｙ、の選択レベルをＶ。
。レベルにする。かくして、書込み高電圧の供給が停止
され、無駄な電力消費が防止される。
され、無駄な電力消費が防止される。
ハイレベルの書込み終了信号ＰＥは、さらに端子１８か
ら出力され、図示しない外部のデータ書込み装置に供給
される。この装置は書込み終了信号ＰＥに応答し、行、
列アドレス信号ＲＡ １−ＲＡ、、ＣＡＬ−ＣＡＩを変
化させ、書込むべき新しい入力データＤ１．−Ｄ１．を
端子１５−１ないし１５−８に供給する。かくして、デ
ータ書込み時間が短縮される。
ら出力され、図示しない外部のデータ書込み装置に供給
される。この装置は書込み終了信号ＰＥに応答し、行、
列アドレス信号ＲＡ １−ＲＡ、、ＣＡＬ−ＣＡＩを変
化させ、書込むべき新しい入力データＤ１．−Ｄ１．を
端子１５−１ないし１５−８に供給する。かくして、デ
ータ書込み時間が短縮される。
以上のとおり、本発明によれば、データ書込み時の無駄
な電力消費を防止し、データ書込み時間も短縮できる不
揮発性半導体メモリが提供される。
な電力消費を防止し、データ書込み時間も短縮できる不
揮発性半導体メモリが提供される。
なお、本発明が上記実施例に限定されないことは明らか
であり、別の構造のメモリトランジスタをもった不揮発
性メモリにも適用できるし、回路構成を適宜変更できる
。
であり、別の構造のメモリトランジスタをもった不揮発
性メモリにも適用できるし、回路構成を適宜変更できる
。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示したブロックの一部の具体的回路図、第３図
は第１図で示した制御信号発生回路の回路図、第４図は
実施例で用いたメモリトランジスタの構造断面図、第５
図はメモリトランジスタの書込み前および消去後のゲー
ト・ソース間電圧Ｖ。、対ドレイン電流工ゎを示すグラ
フである。 Ｐ＆ 、￥ ３ 凹
第１図で示したブロックの一部の具体的回路図、第３図
は第１図で示した制御信号発生回路の回路図、第４図は
実施例で用いたメモリトランジスタの構造断面図、第５
図はメモリトランジスタの書込み前および消去後のゲー
ト・ソース間電圧Ｖ。、対ドレイン電流工ゎを示すグラ
フである。 Ｐ＆ 、￥ ３ 凹
Claims (1)
- 各メモリセルが浮遊ゲートをもったメモリトランジスタ
を有しデータを電気的に書込みあるいは消去することが
できる半導体メモリにおいて、データの書込み時に生じ
る前記メモリトランジスタの閾値電圧の変化を検出し該
検出出力に応答して書込み動作を停止させる書込み停止
手段を設けたことを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-186313 | 1986-08-08 | ||
| JP18631386 | 1986-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153799A true JPS63153799A (ja) | 1988-06-27 |
Family
ID=16186146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196761A Pending JPS63153799A (ja) | 1986-08-08 | 1987-08-05 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4794564A (ja) |
| EP (1) | EP0255963B1 (ja) |
| JP (1) | JPS63153799A (ja) |
| DE (1) | DE3784584T2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992677A (en) * | 1988-03-23 | 1991-02-12 | Hitachi, Ltd. | High speed MOSFET output buffer with low noise |
| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| US5297097A (en) * | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JPH07105146B2 (ja) * | 1988-07-29 | 1995-11-13 | 三菱電機株式会社 | 不揮発性記憶装置 |
| JPH0738274B2 (ja) * | 1988-12-22 | 1995-04-26 | 株式会社東芝 | 不揮発性半導体メモリシステム |
| EP0429720A1 (en) * | 1989-12-01 | 1991-06-05 | Koninklijke Philips Electronics N.V. | Single-transistor-EEPROM-cell |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
| CA2067466C (en) * | 1991-05-03 | 1997-07-15 | Arno Muller | Method and apparatus for testing an nvm |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| US6781895B1 (en) | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
| JP3342730B2 (ja) * | 1993-03-17 | 2002-11-11 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP3105109B2 (ja) * | 1993-05-19 | 2000-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69325277T2 (de) * | 1993-12-31 | 2000-01-20 | St Microelectronics Srl | Schaltung zur Erkennung eines Versorgungsspannungsabfalls |
| US5610858A (en) * | 1994-05-12 | 1997-03-11 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| KR0142368B1 (ko) * | 1994-09-09 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리장치의 자동프로그램 회로 |
| KR0142364B1 (ko) * | 1995-01-07 | 1998-07-15 | 김광호 | 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로 |
| FR2761191B1 (fr) * | 1997-03-20 | 1999-06-25 | Sgs Thomson Microelectronics | Memoire a grille flottante adressable par mots comportant un circuit generateur de tension de reference pour la verification du contenu d'un mot |
| US5852578A (en) * | 1997-06-17 | 1998-12-22 | Hoang; Loc B. | Flash cell having self-timed programming |
| US6134144A (en) * | 1997-09-19 | 2000-10-17 | Integrated Memory Technologies, Inc. | Flash memory array |
| FR2769747B1 (fr) * | 1997-10-15 | 2001-10-05 | Sgs Thomson Microelectronics | Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel |
| US6781439B2 (en) * | 1998-07-30 | 2004-08-24 | Kabushiki Kaisha Toshiba | Memory device pump circuit with two booster circuits |
| US6157577A (en) * | 1999-02-09 | 2000-12-05 | Lucent Technologies, Inc. | Memory device voltage steering technique |
| JP4216415B2 (ja) | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| FR2826496A1 (fr) | 2001-06-25 | 2002-12-27 | St Microelectronics Sa | Memoire eeprom protegee contre les effets d'un claquage de transistor d'acces |
| JP2004171686A (ja) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | 不揮発性半導体記憶装置およびそのデータ消去方法 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9286976B2 (en) * | 2014-05-29 | 2016-03-15 | Intel Corporation | Apparatuses and methods for detecting write completion for resistive memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236195A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 不揮発性半導体メモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4289982A (en) * | 1979-06-28 | 1981-09-15 | Motorola, Inc. | Apparatus for programming a dynamic EPROM |
| IT1224062B (it) * | 1979-09-28 | 1990-09-26 | Ates Componenti Elettron | Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| JPH077599B2 (ja) * | 1984-05-25 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1987
- 1987-08-05 JP JP62196761A patent/JPS63153799A/ja active Pending
- 1987-08-07 EP EP87111480A patent/EP0255963B1/en not_active Expired - Lifetime
- 1987-08-07 DE DE8787111480T patent/DE3784584T2/de not_active Expired - Lifetime
- 1987-08-10 US US07/083,472 patent/US4794564A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236195A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3784584D1 (de) | 1993-04-15 |
| EP0255963A3 (en) | 1991-01-09 |
| US4794564A (en) | 1988-12-27 |
| EP0255963A2 (en) | 1988-02-17 |
| DE3784584T2 (de) | 1993-07-15 |
| EP0255963B1 (en) | 1993-03-10 |
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