JP3610621B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、書換え可能な不揮発性半導体メモリ装置に係り、さらに詳しくは、特にウィンドウの小さい不揮発性メモリの記憶保持特性、書換え回数、および収率を実質的に向上させることが可能な不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置では、選択されたメモリセルを構成する（以下、「の」とする）のデータを読み取るために、差動アンプが用いられている。差動アンプでは、選択されたメモリセルからの電位信号データまたは電流信号データ（以下、総称して、「信号データ」とも称する）を、基準電位または基準電流（以下、総称して、「基準データ」とも称する）と比較し、信号データの０，１判定を行っている。たとえば、信号データが、基準データよりも小さい場合には、信号データを０データと判定し、その逆の場合には、１データと判定する。
【０００３】
基準データの作成方法の一例として、メモリセルと同じ回路構成のレファレンスセルを用いることがある。
【０００４】
【発明が解決しようとする課題】
ところが、従来の不揮発性半導体メモリ装置では、図２（Ａ）に示すように、０データ（読み出し時にオフ）が記憶してあるメモリセルのしきい値電圧Ｖｔｈ０ は、トランジスタの書換え特性の劣化、記憶保持の劣化、製造ばらつきなどにより、時間の経過（グラフの横軸，ｌｏｇｔ）と共に低下してしまう場合がある。この場合、データ読み出し時のゲート電圧Ｖｒ よりも低下し、誤作動を生じるおそれがある。なお、図２（Ａ）中において、Ｖｔｈ１ は、１データ（読み出し時にオン）が記憶してあるメモリセルのしきい値電圧変化を示す。
【０００５】
この状態を、メモリセルからの電流について観察すれば、図２（Ｂ）に示すようになる。０データが記憶してあるメモリセルから読み出される電流ｉ０ は、時間の経過と共に、増大する。なお、１データが記憶してあるメモリセルから読み出される電流ｉ１ は、この例の場合には、時間の経過によらずほとんど一定である。メモリセルを構成するトランジスタが、フローティングゲートを有するトランジスタである場合に、１データが記憶してあるメモリセルのフローティングゲートには、電子が注入されていない状態であるからである。
【０００６】
一方、基準データを作成するためのレファレンスセルとしては、従来では、読み出し時にオンとなる（１データが記憶してある）トランジスタを用い、読み出し時の基準電流ｉｒｐが、ｉ１ の一定割合、たとえば約１／４程度になるように設定しているため、時間の経過と共に、たとえｉ１ が変化したとしても、基準電流ｉｒｐはｉ１ の一定割合で変化するので、１データ検出時には、誤作動は回避される。一方、０データが記憶してあるメモリセルから読み出される電流ｉ０ が変化し出して、ある時点で、基準電流ｉｒｐを追い越してしまうと、誤作動するおそれがある。
【０００７】
近年では、低電圧化などに伴い、読み出し時の１，０データの差（ｉ１ とｉ０ との差またはＶｔｈ１ とＶｔｈ０ との差）が小さくなってきており（ウィンドウが小さい）、特に、このようなメモリにおいて、記憶保持特性、書換え回数および収率の向上が望まれている。
【０００８】
本発明は、このような実状に鑑みてなされ、特にウィンドウの小さい不揮発性メモリの記憶保持特性、書換え回数、および収率を向上させることが可能な不揮発性半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る不揮発性半導体メモリ装置は、電荷の蓄積の増減ないしは極性の反転が可能な複数のメモリセルと、前記メモリセルを構成するトランジスタの厚さ方向と略同一の厚さ方向の構造を有し、所定数のメモリセル毎に少なくとも一対設けられるレファレンスセルと、選択された前記メモリセルを駆動する際に、対応するレファレンスセルを駆動し、メモリセルの書き込み時には、一方のレファレンスセルには１データの書き込みを行い、他方のレファレンスセルには０データを書き込む書き込み用駆動手段と、選択されたメモリセルのデータ読み出し時に、対応する一対のレファレンスセルのデータを読み出す読み出し用駆動手段と、読み出し用に選択された一対の前記レファレンスセルのデータ（ｉ1 , ｉ0 ）を、下記数式（１）に基づき組合せて、基準データ（ｉre）または基準データ（ｉre）のｋ倍を作成する基準データ生成手段と、前記組み合せ手段で組み合わされた基準データ（ｉre）または基準データ（ｉre）のｋ倍と、前記選択されたメモリセルからの信号データまたは信号データのｋ倍とを比較することにより、選択されたメモリセルに蓄積されているデータを判定する比較手段とを有し、前記比較手段は、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている。
【００１０】
【数４】
ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１）
ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋよりも小さい。
前記所定数のメモリセルと一対のレファレンスセルとは、同一のワード線により接続することにより、これらを同時に駆動することができる。ただし、ほぼ同時に駆動できれば、必ずしも同一のワード線で接続する必要はない。
【００１１】
前記メモリセルおよびレファレンスセルは、電荷の蓄積量の増減ないしは極性の反転などによりデータを保持する機能を有するトランジスタであれば、特に限定されることはなく、たとえば電荷の蓄積が可能なフローティングゲートを有するトランジスタ、電荷トラップ機能を持つ絶縁膜を有するトランジスタ、強誘電体膜を有するトランジスタなどで構成することができる。
【００１２】
なお、本発明において、「上記（１）式で求められた基準データと、選択されたメモリセルからの信号データとを比較する」とは、結果的にそのように比較すれば良く、ｍ×ｉ１ ＋ｎ×ｉ０ を、仮の基準データとし、その仮の基準データと、選択されたメモリセルからの信号データをｋ倍したものとを比較することも、本発明での比較である。
【００１３】
上記のように、本発明は、前記比較手段は、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成である。
上記の構成とするために、本発明では、前記一対のレファレンスセルの出力線が合流して接続される合流配線の信号電流を電圧に変換する第１の電流−電圧変換トランジスタと、前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、前記メモリセルの出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、これら第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率としてある。
【００１４】
あるいは、上記の構成とするために、前記レファレンスセルの一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍変換回路と、前記レファレンスセルの他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするための第２係数倍変換回路と、前記第１係数倍変換回路の出力線と第２係数倍変換回路の出力線とを合流する合流配線回路と、合流配線に流れる電流を電圧に変換する第１の電流−電圧変換トランジスタと、前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、前記メモリセルの出力線の信号電流をｋ倍または１倍にする第３係数倍変換回路と、第３係数倍変換回路の出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、これら第１係数倍変換回路のトランジスタ、第２係数倍変換回路のトランジスタ、第３係数倍変換回路のトランジスタ、第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率とする。
【００１５】
あるいは、上記の構成とするために、前記レファレンスセルの一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍変換回路と、前記レファレンスセルの他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするための第２係数倍変換回路と、前記第１係数倍変換回路の出力線と第２係数倍変換回路の出力線とを合流する合流配線回路と、合流配線に流れる電流を電圧に変換する第１の電流−電圧変換トランジスタと、前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、前記メモリセルの出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、これら第１係数倍変換回路のトランジスタ、第２係数倍変換回路のトランジスタ、第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率とする。
【００１６】
本発明では、前記第１の電流−電圧変換トランジスタと第２の電流−電圧変換トランジスタとの電圧変換動作を安定させると共に、前記差動アンプの初期状態を設定するためのトランジスタが付加してあることが好ましい。
【００１７】
【作用】
本発明に係る不揮発性半導体メモリ装置では、選択された前記メモリセルを駆動する際に、ほぼ同時に対応するレファレンスセルを駆動するので、メモリセルとレファレンスセルとの書換え特性の変化および記憶保持特性の変化を略同一にすることができる。また、本発明では、レファレンスセルとして、一対配置され、一方には１データが記憶され、他方には０データが記憶され、選択されたメモリセルの読み出し時には、基準データとして、１データと０データとを上記（１）式で組み合わせた加重平均値が用いられ、メモリセルからの信号データと基準データが差動アンプをその構成要素の一部に有する比較回路で比較される。ここで、基準データ生成手段と比較手段とが一体となり、基準データ生成手段の一部を構成するトランジスタが、比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成である。このため、この基準データ（たとえば基準電流ｉre）は、図２（Ｂ），（Ｃ）に示すように、時間の経過と共に、メモリセルの読み出し時の１，０データの間（ｉ1 とｉ0 との間、ウィンドウ）を通るように変化する。したがって、書換え特性の劣化あるいは記憶保持特性の劣化などによらず、メモリセルに記憶してあるデータの判定を正確に行うことができる。また、メモリセルを構成するトランジスタに製造ばらつきがあったとしても、レファレンスセルを構成するトランジスタにも同様な製造ばらつきがあると考えられ、また、比較手段の基準となる基準データは、上述した理由により、ウィンドウ間に位置するので、結果としては、データの読み出しの正確性が損なわれることはない。したがって、不揮発性半導体メモリ装置の収率も向上する。
【００１８】
【実施例】
以下、本発明に係る不揮発性半導体メモリ装置を、図面に示す実施例に基づき、詳細に説明する。
図１は本発明の一実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【００１９】
図１に示すように、本実施例の不揮発性半導体メモリ装置は、ＮＯＲ型のメモリであり、メモリセル２が、マトリックス状に配置してある。各メモリセル２は、本実施例では、フローティングゲートを有するトランジスタで構成される。フローティングゲートを有するトランジスタでは、図４（Ａ）に示すように、半導体基板３の表面領域あるいはウェルに形成されたソース・ドレイン領域４，４間のチャネル６上に、ゲート絶縁膜８を介して、フローティングゲート１０、中間絶縁膜１２およびコントロールゲート１４が積層してある。このトランジスタでは、コントロールゲート１４（ワード線）とソース・ドレイン領域４，４（ビット線およびソース）とに印加される電圧を制御することにより、ＦＮ効果などを利用して、フローティングゲート１０に電子を注入または引き抜きすることにより、トランジスタのしきい値電圧を変化させ、データの記憶消去を行うことができる。
【００２０】
半導体基板３として、たとえばＰ型の単結晶シリコンウェーハが用いられた時は、その表面領域に、Ｎ型の単結晶シリコンウェーハが用いられた時には、その表面に形成されたＰ型ウェルにメモリセル用トランジスタ２が形成される。ソース・ドレイン領域４，４は、たとえばＮ型の不純物領域であり、フローティングゲート１０およびコントロールゲート１４の作成後に、イオン注入を行うことにより形成される。ソース・ドレイン領域４，４は、ＬＤＤ構造を有していてもよい。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化シリコン膜で構成される。フローティングゲート１０は、たとえばポリシリコン層で構成される。なお、図示省略してあるが、フローティングゲート１０の側面は、絶縁性サイドウォールで覆われている。中間絶縁膜１２は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜）などで構成され、その膜厚は、たとえば酸化シリコン膜換算で１４ｎｍである。コントロールゲート１４は、たとえばポリシリコン膜、あるいはポリサイド膜（ポリシリコン膜とシリサイド膜との積層膜）などで構成される。
【００２１】
図１に示すように、本実施例では、各行のメモリセル２毎に、一対のレファレンスセル１６ａ，１６ｂが配置され、同一のワード線１８で同時に駆動可能になっている。メモリセル２とレファレンスセル１６ａ，１６ｂとは、厚さ方向の構造が略同一であるトランジスタにより構成される。厚さ方向の構造が同一であるとは、メモリセル２を構成するトランジスタが、図４（Ａ）に示す構造のフローティングゲート１０を有するタイプのトランジスタである場合には、レファレンスセル１６ａ，１６ｂを構成するトランジスタも、同様な構造および膜厚を有するという意味であり、トランジスタのチャネル長あるいはチャネル幅などが相違しても良い。
【００２２】
ワード線１８は、行デコーダ２０に接続してある。メモリセル２のトランジスタおよびレファレンスセル１６ａ，１６ｂのトランジスタのドレイン領域は、ビット線２２を通して、列デコーダ２４に接続してある。
行デコーダ２０および列デコーダ２４には、書き込み電圧駆動回路２６および読み出し電圧駆動回路２８が接続してある。これら駆動回路２６，２８で設定された電圧は、行デコーダ２０により選択されたワード線１８と、列デコーダ２４により選択されたビット線２２を通して、特定のメモリセル２およびレファレンスセル１６ａ，１６ｂに印加され、データの書き込みおよび消去がなされる。
【００２３】
レファレンスセル１６ａ，１６ｂのビット線２２には、列デコーダ２４を介して、あるいは直接的に、ビット線２２から検出される電流値をそれぞれｍ倍またはｎ倍とする変換回路３０，３２が接続される。変換回路３０，３２の出力は、プラス回路３４に接続され、ここで和算される。なお、プラス回路としては、電流を単純にプラスする場合には、単に配線を接続するのみでよい場合がある。プラス回路３４の出力は、変換回路３６に接続され、ここで、プラス回路の出力を１／ｋ倍とする。変換回路３０，３２，３６およびプラス回路３４で、基準データ生成手段が構成される。
【００２４】
変換回路３６の出力は、比較手段としての差動アンプ３８の一方の第１入力端子３８ａに接続される。差動アンプ３８の他方の第２入力端子３８ｂには、列デコーダ２４により選択されたビット線２２を通して、読み出し時に選択されたメモリセル２に記憶してあるデータ（本実施例では、電流）が入力する。なお、変換回路３６と差動アンプ３８と変換回路３０，３２とは、一体化することができる。
【００２５】
メモリセル２およびレファレンスセル１６ａ，１６ｂに記憶してあるデータを消去するには、下記の表１に示すように、ワード線１８、ビット線２２、ソース、基板に電圧を印加すればよい。
【００２６】
【表１】
【００２７】
図１に示す行デコーダ２０および列デコーダ２４により選択される特定のメモリセル２に、１データを書き込むには、書き込み電圧駆動回路２６から、特定のメモリセル２のワード線１８およびビット線２２へ、上記表１に示す電圧を印加する。本実施例では、１データの書き込みとは、フローティングゲートから、電子を排出する状態にすることを意味する。
【００２８】
本実施例では、特定のメモリセル２への１データの書き込みが行われると同時に、その特定のメモリセル２と同じワード線１８で接続してある一対のレファレンスセル１６ａ，１６ｂも同時に駆動され、一方のレファレンスセル１６ａには、１データが書き込まれ、他方のレファレンスセル１６ｂには、０データが書き込まれる。０データの書き込み時の電圧状態も、上記表１に示される。
【００２９】
図１に示す行デコーダ２０および列デコーダ２４により選択される特定のメモリセル２に、０データを書き込むには、書き込み電圧駆動回路２６から、特定のメモリセル２のワード線１８およびビット線２２へ、上記表１に示す電圧を印加する。本実施例では、０データの書き込みとは、フローティングゲートへ、電子を注入する状態にすることを意味する。
【００３０】
本実施例では、特定のメモリセル２への０データの書き込みが行われると同時に、その特定のメモリセル２と同じワード線１８で接続してある一対のレファレンスセル１６ａ，１６ｂも同時に駆動され、一方のレファレンスセル１６ａには、１データが書き込まれ、他方のレファレンスセル１６ｂには、０データが書き込まれる。
【００３１】
図１に示す行デコーダ２０および列デコーダ２４により選択される特定のメモリセル２からのデータの読み出し時には、読み出し電圧駆動回路２８から、特定のメモリセル２のワード線１８およびビット線２２へ、上記表１に示す電圧を印加する。
【００３２】
本実施例では、特定のメモリセル２からのデータの読み出しと同時に、その特定のメモリセル２と同じワード線１８で接続してある一対のレファレンスセル１６ａ，１６ｂからも同時にデータを読み出す。選択されたメモリセル２から読み出されたデータ電流は、ビット線２２、列デコーダ２４を通して、差動アンプ３８の第２入力端子へ入力する。一方のレファレンスセル１６ａから読み出されたデータ電流ｉ１ は、変換回路３０、プラス回路３４、変換回路３６を通して、差動アンプ３８の第１入力端子３８ａへ入力する。また、他方のレファレンスセル１６ｂから読み出されたデータ電流ｉ０ は、変換回路３２、プラス回路３４、変換回路３６を通して、差動アンプ３８の第１入力端子３８ａへ入力する。すなわち、差動アンプ３８の第１入力端子へ入力する基準電流ｉｒｅは、下記の数式（１）で表わすことができる。
【００３３】
【数５】
ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１）
ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋよりも小さい。
たとえば、ｍ＝１，ｎ＝２，ｋ＝４である場合に、基準電流ｉreの時間経過に対する変化は、図２（Ｂ）の曲線ｉreで表わすことができる。また、ｍ＝１，ｎ＝１，ｋ＝２である場合に、基準電流ｉreの時間経過に対する変化は、図２（Ｃ）の曲線ｉreで表わすことができる。すなわち、データ０が記憶してあるメモリセル２から読み出されるデータ電流ｉ0 の変化に合わせて、基準電流ｉreも変化し、ウィンドウの中間に位置しようとする。その結果、図１に示す差動アンプ３８では、第１入力端子３８ａへ入力される基準電流ｉreに基づき、第２入力端子３８ｂへ入力される選択されたメモリセルの読み出し電流の０，１判定を正確に行うことができる。第２入力端子３８ｂへ入力される選択されたメモリセルの読み出し電流が、基準電流ｉreよりも大きい場合には、メモリセル２には、１データが記憶してあると判定でき、逆の場合には、０データと判定することができる。
【００３４】
この差動アンプ３８による判定は、図２（Ｂ），（Ｃ）に示すように、時間の経過と共に、メモリセルの記憶特性あるいは書換え特性が劣化したとしても、従来に比較して、一桁以上の長期間にわたり、正確性を保ち続けることができる。また、メモリセル２に製造ばらつきがあったとしても、レファレンスセル１６ａ，１６ｂにも同様な製造ばらつきがあると考えられ、また、差動アンプ３８の基準となる基準データは、上述した理由により、ウィンドウ間に位置するので、結果としては、データの読み出しの正確性が損なわれることはない。
【００３５】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、前記実施例では、０データでは、フローティングゲートに電子を注入し、１データでは、フローティングゲートから電子を放出する場合について説明したが、本発明は、これに限定されず、その逆でもよい。
【００３６】
さらに、図１に示す前記実施例では、レファレンスセル１６ａ，１６ｂのビット線２２に、メモリセル２の列デコーダ２４を接続したが、図５に示すように構成することもできる。図５に示す実施例では、レファレンスセル１６ａ，１６ｂのビット線２２に、列デコーダとは別個の読み出し電圧／書き込み電圧切り換え回路５０を接続し、ビット線２２からの検出信号は、この回路５０を通して、変換回路３０，３２へ向かうように構成してある。なお、この切り換え回路５０は、書き込み電圧駆動回路２６と読み出し電圧駆動回路２８とに接続してあり、これら駆動回路２６，２８からの駆動電圧が、切り換え回路５０により切り換えられて、ビット線２２に印加されるようになっている。
【００３７】
また、図１に示す実施例では、１／ｋ倍とする変換回路３６をプラス回路３４の出力側に配置したが、これに限定されず、図６に示すように、ｋ倍とする変換回路５２を列デコーダ２４と差動アンプ３８との間に接続するように構成することもできる。この実施例の場合には、選択されたメモリセルの信号データをｋ倍とすることで、差動アンプ３８においては、ｋ倍された信号データと、プラス回路３４の出力（ｍ×ｉ１ ＋ｎ×ｉ０ ）とを比較する。したがって、結果的には、図１に示す実施例と同様に、選択されたメモリセル２の信号データを、基準データｉｒｅ＝（ｍ×ｉ１ ＋ｎ×ｉ０ ）／ｋに対して比較することとなる。
【００３８】
また、図１に示す実施例では、書き込み電圧駆動回路２６および読み出し電圧駆動回路２８は、メモリセル２とレファレンスセル１６ａ，１６ｂとで共用したが、それぞれについて別途配置することも可能である。
また、メモリセル２とレファレンスセル１６ａ，１６ｂとは、必ずしも同一のワード線１８で、同時に駆動する必要はなく、別々のワード線と、別々の駆動回路を用いて、ほぼ同時に駆動するように構成することもできる。
【００３９】
また、これら駆動回路の配置位置は、図１に示す実施例に限定されず、レファレンスセル１６ａ，１６ｂとメモリセル２との間、あるいはその他の位置に配置することも可能である。
また、メモリセル２およびレファレンスセル１６ａ，１６ｂの回路構成は、図１に示す例に限定されず、図３（Ａ）に示すように、ソース線４０が各列毎に分割されたタイプ、あるいは図３（Ｂ）に示すように、セルトランジスタ２，１６ａ，１６ｂのドレインまたはソースが、選択トランジスタ４２を介してソース線４０に接続してあるタイプであっても良い。なお、メモリセル２と、レファレンスセル１６ａ，１６ｂとの回路構成は、同一であることが好ましい。
【００４０】
図３（Ｂ）に示すソース線分割タイプで、フローティングゲート型のトランジスタで構成されるメモリセルを用いた場合には、データの消去、書き込みおよび読み出し時には、下記の表２に示す電圧状態となるように制御される。
【００４１】
【表２】
【００４２】
また、各セルトランジスタ２，１６ａ，１６ｂは、電荷を蓄積・消去可能なトランジスタで構成されれば、特に限定されず、図４（Ｂ）に示すように、ＭＯＮＯＳ型のセルトランジスタであっても良い。図４（Ｂ）に示す例では、半導体基板３の表面に、ＯＮＯ膜４４が積層してあり、その上に、ゲート電極４６が積層してある。ソース・ドレイン領域４は、前記実施例と同様である。ＯＮＯ膜４４は、ＳｉＯ２ ／ＳｉＮ／ＳｉＯ２ の三層構造の膜であり、たとえば以下の方法により成膜される。
【００４３】
まず、半導体基板３の表面を熱酸化し、２ｎｍ以下程度の酸化膜を成膜し、その熱酸化膜上に、約９ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜し、その表面を熱酸化して、約４ｎｍ以下程度の酸化膜を形成する。このような工程により、三層構造のＯＮＯ膜を形成することができる。このＯＮＯ膜は、低リーク電流で膜厚制御性に優れている。また、ＯＮＯ膜中の窒化シリコン膜内および窒化シリコン膜とシリコン酸化膜との界面に、電子をトラップすることが可能であり、メモリセルとして機能する。また、同様にメモリ機能を有する膜として、ＯＮ膜（ＳｉＯ２ ／ＳｉＮ）、Ｎ膜（ＳｉＮ単独）も知られている。
【００４４】
ゲート電極４６は、たとえばポリシリコン膜、あるいはポリサイド膜などで構成され、ワード線１８として機能する。
図４（Ｃ）に示す例では、半導体基板の表面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介して、フローティングゲート１０、膜厚３００ｎｍ程度のＰＺＴ，ＰＴ（ＰｂＴｉＯ３ ），ＰＬＺＴ，Ｙ１ （ＳｒＢｉ２ Ｔａ２ Ｏ９ ）などの強誘電体薄膜４８およびコントロールゲート１４が積層してある。図４（Ａ）に示す例と同一部材には、同一符号を付し、その説明は省略する。この例では、強誘電体薄膜４８を利用して、メモリセルを構成している。 なお、前述したように、メモリセルとレファレンスセルとは、厚さ方向に略同一構造であることが望ましい。
【００４５】
図３（Ｂ）に示すように、選択トランジスタ４２を付加したＭＯＮＯＳ型メモリセルの場合には、データの消去、書き込みおよび読み出し時には、下記の表３に示す電圧状態となるように制御される。
【００４６】
【表３】
【００４７】
次に、図１，図５，図６またはその他の例に係る変換回路３０，３２，３６（または５２）とプラス回路３４と差動アンプ３８とを含むセンスアンプ回りの具体的回路構成について説明する。
図７に示す実施例では、トランジスタＱ２ ，Ｑ３ ，ＱＲＡ，ＱＤＡが、正帰還のある差動アンプ回路を構成し、トランジスタＱ１ がその差動アンプ回路のスイッチである。また、トランジスタＱＲ１およびそのトランジスタＱＲ１と読み出し電圧／書き込み電圧切り換え回路５０とを結ぶ配線が、前記数式（１）に基づく基準電流ｉｒｅの数倍を電圧に変換し、トランジスタＱＲＡのゲートへ入力する回路である。また、トランジスタＱＤ１は、メモリセル２からの信号電流ｉＤ を電圧に変換し、トランジスタＱＤＡのゲートへ入力にするための回路である。なお、信号電流ｉＤ は、メモリセル２に記憶してあるデータが０データの場合にはｉ０ に近い値であり、１データの場合には、ｉ１ に近い値である。
【００４８】
図７中、トランジスタＱ１ ，Ｑ２ ，Ｑ３ は、Ｎチャネル型トランジスタ（またはＰチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１は、前記トランジスタとは逆のＰチャネル型トランジスタ（またはＮチャネル型トランジスタ）である。
【００４９】
この実施例では、読み出しモードに設定されると、読み出し電圧が電源電圧ＶＤＤから供給され、レファレンスセル１６ａ，１６ｂには、電源電圧ＶＤＤからトランジスタＱＲ１による電圧降下ΔＶＲ と読み出し電圧／書き込み電圧切換回路５０での電圧降下ΔＶＳＷとを引いた電圧（ＶＤＤ−ΔＶＲ −ΔＶＳＷ）が印加され、メモリセル２には、電源電圧ＶＤＤからトランジスタＱＤ１による電圧降下ΔＶＤ と読み出し電圧／書き込み電圧切換回路５０での電圧降下ΔＶＳＷとを引いた電圧（ＶＤＤ−ΔＶＤ −ΔＶＳＷ）が印加される。そして、トランジスタＱＲ１には、レファレンスセル１６ａ，１６ｂのそれぞれに記憶してあるデータに基づく電流ｉ０ ，ｉ１ の合計が合流して流れ込む。
【００５０】
基準電流ｉｒｅを、（ｉ０ ＋ｉ１ ）／２と設定する場合には、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１の関係を、下記の表４（Ａ）のケースＩＩに示すような関係に設定する。
【００５１】
【表４】
【００５２】
なお、トランジスタＱ２ とトランジスタＱ３ とは、同一寸法であったが、表４の（Ｂ）に示すように、トランジスタＱＲ１とＱＲＡ、トランジスタＱＤ１とＱＤＡが同一寸法比（Ｗ／Ｌ比）の場合でも、トランジスタＱ２ のＷ／Ｌ比をトランジスタＱ３ のそれの二倍とすることで、実質的な１／ｋ回路を構成することもできる。この時も、１／ｋ回路は、差動アンプと一体化してしまっている。なお、一体化とは、それぞれが共通したトランジスタを有していることと本発明では定義する。
【００５３】
また、上記表４（Ａ）中のケースＩ の設計を、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１に対して行うことで、基準電流ｉｒｅの二倍である（ｉ０ ＋ｉ１ ）を、信号電流の二倍と比較することができる。図７中に示してある電流値は、ケース１の場合に相当する。
【００５４】
ケースＩＩの場合には、差動アンプを構成する複数のトランジスタのうちのトランジスタＱＲＡとＱＲ１との組合せで、１／ｋ回路が構成され、ケースＩ の場合には、差動アンプを構成する複数のトランジスタのうちのトランジスタＱＤＡとＱＤ１との組合せで、×ｋ回路が構成される。すなわち、１／ｋ回路またはｋ回路は、差動アンプと一体化している。
【００５５】
差動アンプ回路では、読み出しモード時に、トランジスタＱ１ のゲートＧ１ へＶｓｓからＶＤＤへと変化するランプ電圧入力を印加して活性化され、読み出し信号電流ｉＤ と基準電流ｉｒｅ、または読み出し信号電流ｉＤ の二倍と基準電流ｉｒｅの二倍とを比較し、選択されたメモリセル２に記憶してある読み出し信号の”１”，”０”判定を行う。
図７に示す回路での電圧変換を安定化させると共に、差動アンプ回路の初期状態を設定して安定動作させるために、図８に示すような回路構成とすることもできる。図８に示す実施例では、図７に示す回路に、トランジスタＱ４ ，ＱＲ０，ＱＤ０を、図８に示す接続関係で付加することにより、電圧変換を安定化させる と共に、差動アンプ回路の初期状態を設定して安定動作させることができる。 トランジスタＱ１ ，Ｑ２ ，Ｑ３ は、Ｎチャネル型トランジスタ（またはＰチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１，Ｑ４ ，ＱＲ０，ＱＤ０は、前記トランジスタとは逆のＰチャネル型トランジスタ（またはＮチャネル型トランジスタ）である。トランジスタＱＲ０，ＱＤ０のゲート（＊）には、センス時には、オフ信号が入力される。また、トランジスタＱ４ のゲート（＊＊）には、センス時には、オフ信号が入力される。ただし、このオフ信号は、トランジスタＱＲ０，ＱＤ０のオフ信号の後である。
【００５６】
図９は、本発明のさらにその他の実施例に係るセンスアンプ回りの回路図である。図９に示す実施例では、トランジスタＱ２ ，Ｑ３ ，ＱＲＡ，ＱＤＡが、正帰還のある差動アンプ回路を構成し、トランジスタＱ１ がその差動アンプ回路のスイッチである。読み出し電圧／書き込み電圧変換回路５０と差動アンプ回路のトランジスタＱＲＡとの間に接続される図９に示すトランジスタＱＲ１，ＱＲ１ｍ ，ＱＲ２， ＱＲ２ｎ ，ＱＲＴと、列デコーダ２４と差動アンプ回路のトランジスタＱＤＡとの間に接続される図９に示すトランジスタＱＤ１，ＱＤ２，ＱＲＴとは、以下の表５に示す関係で設計される。
【００５７】
【表５】
【００５８】
ただし、トランジスタＱ２ とトランジスタＱ３ とは、同一寸法である。また、トランジスタＱ１ ，Ｑ２ ，Ｑ３ ，ＱＤ１，ＱＤ２，ＱＲ１，ＱＲ１ｍ ，ＱＲ２， ＱＲ２ｎ は、Ｐチャネル型トランジスタ（またはＮチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲＴ，ＱＤＴは、前記トランジスタとは逆のＮチャネル型トランジスタ（またはＰチャネル型トランジスタ）である。
【００５９】
表５に示す関係（ケースＢ，ケースＣ）となるように、各トランジスタが設計されれば、前記（１）式に示すように、基準電流ｉｒｅは、（ｍ×ｉ１ ＋ｎ×ｉ０ ）／ｋとなり、その基準電流ｉｒｅと、選択されたメモリセル２の信号電流ｉＤ とが結果的に比較され、表５ケースＡの関係となるように各トランジスタが設計されれば、基準電流ｉｒｅは（ｍ×ｉ１ ＋ｎ×ｉ０ ）となり、その基準電流ｉｒｅと、選択されたメモリセル２の信号電流のｋ倍（ｋｉＤ ）とが比較され、メモリセル２に記憶してあるデータの”１”，”０”判定がなされる。
【００６０】
なお、表５中、ケースＡの場合とは、図６に示す実施例の具体的回路構成を示し、ケースＣの場合とは、図１または図５に示す実施例の具体的回路構成を示す。ケースＢの場合には、図１または図５に示す×ｍ回路、×ｎ回路と×１／ｋ回路とが一体化された例を示す。
【００６１】
本発明に係るセンスアンプ回りの具体的回路構成は、図７〜９に示す例に限定されず、本発明の範囲内で種々に改変することができる。
たとえば図１０に示すように構成することができる。
図１０に示す実施例は、図９に示す例の変形例であり、差動アンプのスイッチであるトランジスタＱ１ を、ＶＳＳ側に配置し、図９に示すトランジスタＱＤ２，ＱＤＴを廃止し、トランジスタＱＲＴ１ ，ＱＲＴ２ を追加してある。トランジスタＱ１ ，Ｑ２ ，Ｑ３ ，ＱＲＴ１ ，ＱＲＴ２ は、Ｎチャネル型トランジスタ（またはＰチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲＴ，ＱＤ１，ＱＲ１，ＱＲ１ｍ ，ＱＲ２， ＱＲ２ｎ は、前記トランジスタとは逆のＰチャネル型トランジスタ（またはＮチャネル型トランジスタ）である。
【００６２】
本実施例では、前記表５において、トランジスタＱＤ２を、図１０に示すトランジスタＱＤＡに置き換え、ＱＤＴのＷ／Ｌ比とＱＤＡのＷ／Ｌ比の欄をなくすことで、図９に示す実施例と同様な設計が可能である。なお、トランジスタＱＲＴ１ ，ＱＲＴ ２ は、同一寸法であり、トランジスタＱ２ ，Ｑ３ も同一寸法である。さらにその他の実施例として、図９、１０に示す実施例の回路の符号６０、７０で示す位置に、図８に示す実施例のトランジスタＱ４ とＱＲ０，ＱＤＯとをそれぞれ付加することにより、電圧変換を安定化させると共に、差動アンプの初期状態を設定して安定動作させることができる。
【００６３】
なお、上述した実施例では、すべてＮＯＲ型のメモリについて説明したが、本発明は、これに限定されず、ＮＡＮＤ型に対しても適用することが可能である。
【００６４】
【発明の効果】
以上説明してきたように、本発明によれば、特にウィンドウの小さい不揮発性メモリ装置において、書換え特性の劣化あるいは記憶保持特性の劣化などによらず、メモリセルに記憶してあるデータの判定を正確に行うことができる。また、メモリセルに製造ばらつきがあったとしても、レファレンスセルにも同様な製造ばらつきがあると考えられ、また、比較手段の基準となる基準データは、ウィンドウ間に位置するので、結果としては、データの読み出しの正確性が損なわれることはない。したがって、不揮発性半導体メモリ装置の収率も向上する。
【図面の簡単な説明】
【図１】図１は本発明の一実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【図２】図２（Ａ）は従来例に係るメモリセルの経時変化を示すグラフ、同図（Ｂ）は本発明の一実施例に係るメモリセルの経時変化および基準電流の経時変化を示すグラフ、同図（Ｃ）は本発明の他の実施例に係るメモリセルの経時変化および基準電流の経時変化を示すグラフである。
【図３】図３（Ａ）は本発明の他の実施例に係るメモリセルの回路構成図、同図（Ｂ）はさらにその他の実施例に係るメモリセルの回路構成図である。
【図４】図４（Ａ）は本発明の一実施例に係るメモリセルの要部断面図、同図（Ｂ）は本発明の他の実施例に係るメモリセルの要部断面図、同図（Ｃ）はさらにその他の実施例に係るメモリセルの要部断面図である。
【図５】図５は本発明の他の実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【図６】図６は本発明のさらにその他の実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【図７】図７は本発明の具体的な実施例に係る不揮発性半導体メモリ装置のセンスアンプ回りの回路図である。
【図８】図８は本発明の他の実施例に係るセンスアンプ回りの回路図である。
【図９】図９は本発明のさらにその他の実施例に係るセンスアンプ回りの回路図である。
【図１０】図１０は本発明のさらにまたその他の実施例に係るセンスアンプ回りの回路図である。
【符号の説明】
２… メモリセル
３… 半導体基板
４… ソース・ドレイン領域
６… チャネル
８… ゲート絶縁膜
１０… フローティングゲート
１２… 中間絶縁膜
１４… コントロールゲート
１６ａ，１６ｂ… レファレンスセル
１８… ワード線
２０… 行デコーダ
２２… ビット線
２４… 列デコーダ
２６… 書き込み電圧駆動回路
２８… 読み出し電圧駆動回路
３０，３２，３６，５２… 変換回路
３４… プラス回路
３８… 差動アンプ
５０… 読み出し電圧／書き込み電圧切り換え回路
【産業上の利用分野】
本発明は、書換え可能な不揮発性半導体メモリ装置に係り、さらに詳しくは、特にウィンドウの小さい不揮発性メモリの記憶保持特性、書換え回数、および収率を実質的に向上させることが可能な不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置では、選択されたメモリセルを構成する（以下、「の」とする）のデータを読み取るために、差動アンプが用いられている。差動アンプでは、選択されたメモリセルからの電位信号データまたは電流信号データ（以下、総称して、「信号データ」とも称する）を、基準電位または基準電流（以下、総称して、「基準データ」とも称する）と比較し、信号データの０，１判定を行っている。たとえば、信号データが、基準データよりも小さい場合には、信号データを０データと判定し、その逆の場合には、１データと判定する。
【０００３】
基準データの作成方法の一例として、メモリセルと同じ回路構成のレファレンスセルを用いることがある。
【０００４】
【発明が解決しようとする課題】
ところが、従来の不揮発性半導体メモリ装置では、図２（Ａ）に示すように、０データ（読み出し時にオフ）が記憶してあるメモリセルのしきい値電圧Ｖｔｈ０ は、トランジスタの書換え特性の劣化、記憶保持の劣化、製造ばらつきなどにより、時間の経過（グラフの横軸，ｌｏｇｔ）と共に低下してしまう場合がある。この場合、データ読み出し時のゲート電圧Ｖｒ よりも低下し、誤作動を生じるおそれがある。なお、図２（Ａ）中において、Ｖｔｈ１ は、１データ（読み出し時にオン）が記憶してあるメモリセルのしきい値電圧変化を示す。
【０００５】
この状態を、メモリセルからの電流について観察すれば、図２（Ｂ）に示すようになる。０データが記憶してあるメモリセルから読み出される電流ｉ０ は、時間の経過と共に、増大する。なお、１データが記憶してあるメモリセルから読み出される電流ｉ１ は、この例の場合には、時間の経過によらずほとんど一定である。メモリセルを構成するトランジスタが、フローティングゲートを有するトランジスタである場合に、１データが記憶してあるメモリセルのフローティングゲートには、電子が注入されていない状態であるからである。
【０００６】
一方、基準データを作成するためのレファレンスセルとしては、従来では、読み出し時にオンとなる（１データが記憶してある）トランジスタを用い、読み出し時の基準電流ｉｒｐが、ｉ１ の一定割合、たとえば約１／４程度になるように設定しているため、時間の経過と共に、たとえｉ１ が変化したとしても、基準電流ｉｒｐはｉ１ の一定割合で変化するので、１データ検出時には、誤作動は回避される。一方、０データが記憶してあるメモリセルから読み出される電流ｉ０ が変化し出して、ある時点で、基準電流ｉｒｐを追い越してしまうと、誤作動するおそれがある。
【０００７】
近年では、低電圧化などに伴い、読み出し時の１，０データの差（ｉ１ とｉ０ との差またはＶｔｈ１ とＶｔｈ０ との差）が小さくなってきており（ウィンドウが小さい）、特に、このようなメモリにおいて、記憶保持特性、書換え回数および収率の向上が望まれている。
【０００８】
本発明は、このような実状に鑑みてなされ、特にウィンドウの小さい不揮発性メモリの記憶保持特性、書換え回数、および収率を向上させることが可能な不揮発性半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る不揮発性半導体メモリ装置は、電荷の蓄積の増減ないしは極性の反転が可能な複数のメモリセルと、前記メモリセルを構成するトランジスタの厚さ方向と略同一の厚さ方向の構造を有し、所定数のメモリセル毎に少なくとも一対設けられるレファレンスセルと、選択された前記メモリセルを駆動する際に、対応するレファレンスセルを駆動し、メモリセルの書き込み時には、一方のレファレンスセルには１データの書き込みを行い、他方のレファレンスセルには０データを書き込む書き込み用駆動手段と、選択されたメモリセルのデータ読み出し時に、対応する一対のレファレンスセルのデータを読み出す読み出し用駆動手段と、読み出し用に選択された一対の前記レファレンスセルのデータ（ｉ1 , ｉ0 ）を、下記数式（１）に基づき組合せて、基準データ（ｉre）または基準データ（ｉre）のｋ倍を作成する基準データ生成手段と、前記組み合せ手段で組み合わされた基準データ（ｉre）または基準データ（ｉre）のｋ倍と、前記選択されたメモリセルからの信号データまたは信号データのｋ倍とを比較することにより、選択されたメモリセルに蓄積されているデータを判定する比較手段とを有し、前記比較手段は、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている。
【００１０】
【数４】
ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１）
ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋよりも小さい。
前記所定数のメモリセルと一対のレファレンスセルとは、同一のワード線により接続することにより、これらを同時に駆動することができる。ただし、ほぼ同時に駆動できれば、必ずしも同一のワード線で接続する必要はない。
【００１１】
前記メモリセルおよびレファレンスセルは、電荷の蓄積量の増減ないしは極性の反転などによりデータを保持する機能を有するトランジスタであれば、特に限定されることはなく、たとえば電荷の蓄積が可能なフローティングゲートを有するトランジスタ、電荷トラップ機能を持つ絶縁膜を有するトランジスタ、強誘電体膜を有するトランジスタなどで構成することができる。
【００１２】
なお、本発明において、「上記（１）式で求められた基準データと、選択されたメモリセルからの信号データとを比較する」とは、結果的にそのように比較すれば良く、ｍ×ｉ１ ＋ｎ×ｉ０ を、仮の基準データとし、その仮の基準データと、選択されたメモリセルからの信号データをｋ倍したものとを比較することも、本発明での比較である。
【００１３】
上記のように、本発明は、前記比較手段は、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成である。
上記の構成とするために、本発明では、前記一対のレファレンスセルの出力線が合流して接続される合流配線の信号電流を電圧に変換する第１の電流−電圧変換トランジスタと、前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、前記メモリセルの出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、これら第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率としてある。
【００１４】
あるいは、上記の構成とするために、前記レファレンスセルの一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍変換回路と、前記レファレンスセルの他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするための第２係数倍変換回路と、前記第１係数倍変換回路の出力線と第２係数倍変換回路の出力線とを合流する合流配線回路と、合流配線に流れる電流を電圧に変換する第１の電流−電圧変換トランジスタと、前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、前記メモリセルの出力線の信号電流をｋ倍または１倍にする第３係数倍変換回路と、第３係数倍変換回路の出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、これら第１係数倍変換回路のトランジスタ、第２係数倍変換回路のトランジスタ、第３係数倍変換回路のトランジスタ、第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率とする。
【００１５】
あるいは、上記の構成とするために、前記レファレンスセルの一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍変換回路と、前記レファレンスセルの他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするための第２係数倍変換回路と、前記第１係数倍変換回路の出力線と第２係数倍変換回路の出力線とを合流する合流配線回路と、合流配線に流れる電流を電圧に変換する第１の電流−電圧変換トランジスタと、前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、前記メモリセルの出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、これら第１係数倍変換回路のトランジスタ、第２係数倍変換回路のトランジスタ、第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率とする。
【００１６】
本発明では、前記第１の電流−電圧変換トランジスタと第２の電流−電圧変換トランジスタとの電圧変換動作を安定させると共に、前記差動アンプの初期状態を設定するためのトランジスタが付加してあることが好ましい。
【００１７】
【作用】
本発明に係る不揮発性半導体メモリ装置では、選択された前記メモリセルを駆動する際に、ほぼ同時に対応するレファレンスセルを駆動するので、メモリセルとレファレンスセルとの書換え特性の変化および記憶保持特性の変化を略同一にすることができる。また、本発明では、レファレンスセルとして、一対配置され、一方には１データが記憶され、他方には０データが記憶され、選択されたメモリセルの読み出し時には、基準データとして、１データと０データとを上記（１）式で組み合わせた加重平均値が用いられ、メモリセルからの信号データと基準データが差動アンプをその構成要素の一部に有する比較回路で比較される。ここで、基準データ生成手段と比較手段とが一体となり、基準データ生成手段の一部を構成するトランジスタが、比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成である。このため、この基準データ（たとえば基準電流ｉre）は、図２（Ｂ），（Ｃ）に示すように、時間の経過と共に、メモリセルの読み出し時の１，０データの間（ｉ1 とｉ0 との間、ウィンドウ）を通るように変化する。したがって、書換え特性の劣化あるいは記憶保持特性の劣化などによらず、メモリセルに記憶してあるデータの判定を正確に行うことができる。また、メモリセルを構成するトランジスタに製造ばらつきがあったとしても、レファレンスセルを構成するトランジスタにも同様な製造ばらつきがあると考えられ、また、比較手段の基準となる基準データは、上述した理由により、ウィンドウ間に位置するので、結果としては、データの読み出しの正確性が損なわれることはない。したがって、不揮発性半導体メモリ装置の収率も向上する。
【００１８】
【実施例】
以下、本発明に係る不揮発性半導体メモリ装置を、図面に示す実施例に基づき、詳細に説明する。
図１は本発明の一実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【００１９】
図１に示すように、本実施例の不揮発性半導体メモリ装置は、ＮＯＲ型のメモリであり、メモリセル２が、マトリックス状に配置してある。各メモリセル２は、本実施例では、フローティングゲートを有するトランジスタで構成される。フローティングゲートを有するトランジスタでは、図４（Ａ）に示すように、半導体基板３の表面領域あるいはウェルに形成されたソース・ドレイン領域４，４間のチャネル６上に、ゲート絶縁膜８を介して、フローティングゲート１０、中間絶縁膜１２およびコントロールゲート１４が積層してある。このトランジスタでは、コントロールゲート１４（ワード線）とソース・ドレイン領域４，４（ビット線およびソース）とに印加される電圧を制御することにより、ＦＮ効果などを利用して、フローティングゲート１０に電子を注入または引き抜きすることにより、トランジスタのしきい値電圧を変化させ、データの記憶消去を行うことができる。
【００２０】
半導体基板３として、たとえばＰ型の単結晶シリコンウェーハが用いられた時は、その表面領域に、Ｎ型の単結晶シリコンウェーハが用いられた時には、その表面に形成されたＰ型ウェルにメモリセル用トランジスタ２が形成される。ソース・ドレイン領域４，４は、たとえばＮ型の不純物領域であり、フローティングゲート１０およびコントロールゲート１４の作成後に、イオン注入を行うことにより形成される。ソース・ドレイン領域４，４は、ＬＤＤ構造を有していてもよい。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化シリコン膜で構成される。フローティングゲート１０は、たとえばポリシリコン層で構成される。なお、図示省略してあるが、フローティングゲート１０の側面は、絶縁性サイドウォールで覆われている。中間絶縁膜１２は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜）などで構成され、その膜厚は、たとえば酸化シリコン膜換算で１４ｎｍである。コントロールゲート１４は、たとえばポリシリコン膜、あるいはポリサイド膜（ポリシリコン膜とシリサイド膜との積層膜）などで構成される。
【００２１】
図１に示すように、本実施例では、各行のメモリセル２毎に、一対のレファレンスセル１６ａ，１６ｂが配置され、同一のワード線１８で同時に駆動可能になっている。メモリセル２とレファレンスセル１６ａ，１６ｂとは、厚さ方向の構造が略同一であるトランジスタにより構成される。厚さ方向の構造が同一であるとは、メモリセル２を構成するトランジスタが、図４（Ａ）に示す構造のフローティングゲート１０を有するタイプのトランジスタである場合には、レファレンスセル１６ａ，１６ｂを構成するトランジスタも、同様な構造および膜厚を有するという意味であり、トランジスタのチャネル長あるいはチャネル幅などが相違しても良い。
【００２２】
ワード線１８は、行デコーダ２０に接続してある。メモリセル２のトランジスタおよびレファレンスセル１６ａ，１６ｂのトランジスタのドレイン領域は、ビット線２２を通して、列デコーダ２４に接続してある。
行デコーダ２０および列デコーダ２４には、書き込み電圧駆動回路２６および読み出し電圧駆動回路２８が接続してある。これら駆動回路２６，２８で設定された電圧は、行デコーダ２０により選択されたワード線１８と、列デコーダ２４により選択されたビット線２２を通して、特定のメモリセル２およびレファレンスセル１６ａ，１６ｂに印加され、データの書き込みおよび消去がなされる。
【００２３】
レファレンスセル１６ａ，１６ｂのビット線２２には、列デコーダ２４を介して、あるいは直接的に、ビット線２２から検出される電流値をそれぞれｍ倍またはｎ倍とする変換回路３０，３２が接続される。変換回路３０，３２の出力は、プラス回路３４に接続され、ここで和算される。なお、プラス回路としては、電流を単純にプラスする場合には、単に配線を接続するのみでよい場合がある。プラス回路３４の出力は、変換回路３６に接続され、ここで、プラス回路の出力を１／ｋ倍とする。変換回路３０，３２，３６およびプラス回路３４で、基準データ生成手段が構成される。
【００２４】
変換回路３６の出力は、比較手段としての差動アンプ３８の一方の第１入力端子３８ａに接続される。差動アンプ３８の他方の第２入力端子３８ｂには、列デコーダ２４により選択されたビット線２２を通して、読み出し時に選択されたメモリセル２に記憶してあるデータ（本実施例では、電流）が入力する。なお、変換回路３６と差動アンプ３８と変換回路３０，３２とは、一体化することができる。
【００２５】
メモリセル２およびレファレンスセル１６ａ，１６ｂに記憶してあるデータを消去するには、下記の表１に示すように、ワード線１８、ビット線２２、ソース、基板に電圧を印加すればよい。
【００２６】
【表１】
図１に示す行デコーダ２０および列デコーダ２４により選択される特定のメモリセル２に、１データを書き込むには、書き込み電圧駆動回路２６から、特定のメモリセル２のワード線１８およびビット線２２へ、上記表１に示す電圧を印加する。本実施例では、１データの書き込みとは、フローティングゲートから、電子を排出する状態にすることを意味する。
【００２８】
本実施例では、特定のメモリセル２への１データの書き込みが行われると同時に、その特定のメモリセル２と同じワード線１８で接続してある一対のレファレンスセル１６ａ，１６ｂも同時に駆動され、一方のレファレンスセル１６ａには、１データが書き込まれ、他方のレファレンスセル１６ｂには、０データが書き込まれる。０データの書き込み時の電圧状態も、上記表１に示される。
【００２９】
図１に示す行デコーダ２０および列デコーダ２４により選択される特定のメモリセル２に、０データを書き込むには、書き込み電圧駆動回路２６から、特定のメモリセル２のワード線１８およびビット線２２へ、上記表１に示す電圧を印加する。本実施例では、０データの書き込みとは、フローティングゲートへ、電子を注入する状態にすることを意味する。
【００３０】
本実施例では、特定のメモリセル２への０データの書き込みが行われると同時に、その特定のメモリセル２と同じワード線１８で接続してある一対のレファレンスセル１６ａ，１６ｂも同時に駆動され、一方のレファレンスセル１６ａには、１データが書き込まれ、他方のレファレンスセル１６ｂには、０データが書き込まれる。
【００３１】
図１に示す行デコーダ２０および列デコーダ２４により選択される特定のメモリセル２からのデータの読み出し時には、読み出し電圧駆動回路２８から、特定のメモリセル２のワード線１８およびビット線２２へ、上記表１に示す電圧を印加する。
【００３２】
本実施例では、特定のメモリセル２からのデータの読み出しと同時に、その特定のメモリセル２と同じワード線１８で接続してある一対のレファレンスセル１６ａ，１６ｂからも同時にデータを読み出す。選択されたメモリセル２から読み出されたデータ電流は、ビット線２２、列デコーダ２４を通して、差動アンプ３８の第２入力端子へ入力する。一方のレファレンスセル１６ａから読み出されたデータ電流ｉ１ は、変換回路３０、プラス回路３４、変換回路３６を通して、差動アンプ３８の第１入力端子３８ａへ入力する。また、他方のレファレンスセル１６ｂから読み出されたデータ電流ｉ０ は、変換回路３２、プラス回路３４、変換回路３６を通して、差動アンプ３８の第１入力端子３８ａへ入力する。すなわち、差動アンプ３８の第１入力端子へ入力する基準電流ｉｒｅは、下記の数式（１）で表わすことができる。
【００３３】
【数５】
ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１）
ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋよりも小さい。
たとえば、ｍ＝１，ｎ＝２，ｋ＝４である場合に、基準電流ｉreの時間経過に対する変化は、図２（Ｂ）の曲線ｉreで表わすことができる。また、ｍ＝１，ｎ＝１，ｋ＝２である場合に、基準電流ｉreの時間経過に対する変化は、図２（Ｃ）の曲線ｉreで表わすことができる。すなわち、データ０が記憶してあるメモリセル２から読み出されるデータ電流ｉ0 の変化に合わせて、基準電流ｉreも変化し、ウィンドウの中間に位置しようとする。その結果、図１に示す差動アンプ３８では、第１入力端子３８ａへ入力される基準電流ｉreに基づき、第２入力端子３８ｂへ入力される選択されたメモリセルの読み出し電流の０，１判定を正確に行うことができる。第２入力端子３８ｂへ入力される選択されたメモリセルの読み出し電流が、基準電流ｉreよりも大きい場合には、メモリセル２には、１データが記憶してあると判定でき、逆の場合には、０データと判定することができる。
【００３４】
この差動アンプ３８による判定は、図２（Ｂ），（Ｃ）に示すように、時間の経過と共に、メモリセルの記憶特性あるいは書換え特性が劣化したとしても、従来に比較して、一桁以上の長期間にわたり、正確性を保ち続けることができる。また、メモリセル２に製造ばらつきがあったとしても、レファレンスセル１６ａ，１６ｂにも同様な製造ばらつきがあると考えられ、また、差動アンプ３８の基準となる基準データは、上述した理由により、ウィンドウ間に位置するので、結果としては、データの読み出しの正確性が損なわれることはない。
【００３５】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、前記実施例では、０データでは、フローティングゲートに電子を注入し、１データでは、フローティングゲートから電子を放出する場合について説明したが、本発明は、これに限定されず、その逆でもよい。
【００３６】
さらに、図１に示す前記実施例では、レファレンスセル１６ａ，１６ｂのビット線２２に、メモリセル２の列デコーダ２４を接続したが、図５に示すように構成することもできる。図５に示す実施例では、レファレンスセル１６ａ，１６ｂのビット線２２に、列デコーダとは別個の読み出し電圧／書き込み電圧切り換え回路５０を接続し、ビット線２２からの検出信号は、この回路５０を通して、変換回路３０，３２へ向かうように構成してある。なお、この切り換え回路５０は、書き込み電圧駆動回路２６と読み出し電圧駆動回路２８とに接続してあり、これら駆動回路２６，２８からの駆動電圧が、切り換え回路５０により切り換えられて、ビット線２２に印加されるようになっている。
【００３７】
また、図１に示す実施例では、１／ｋ倍とする変換回路３６をプラス回路３４の出力側に配置したが、これに限定されず、図６に示すように、ｋ倍とする変換回路５２を列デコーダ２４と差動アンプ３８との間に接続するように構成することもできる。この実施例の場合には、選択されたメモリセルの信号データをｋ倍とすることで、差動アンプ３８においては、ｋ倍された信号データと、プラス回路３４の出力（ｍ×ｉ１ ＋ｎ×ｉ０ ）とを比較する。したがって、結果的には、図１に示す実施例と同様に、選択されたメモリセル２の信号データを、基準データｉｒｅ＝（ｍ×ｉ１ ＋ｎ×ｉ０ ）／ｋに対して比較することとなる。
【００３８】
また、図１に示す実施例では、書き込み電圧駆動回路２６および読み出し電圧駆動回路２８は、メモリセル２とレファレンスセル１６ａ，１６ｂとで共用したが、それぞれについて別途配置することも可能である。
また、メモリセル２とレファレンスセル１６ａ，１６ｂとは、必ずしも同一のワード線１８で、同時に駆動する必要はなく、別々のワード線と、別々の駆動回路を用いて、ほぼ同時に駆動するように構成することもできる。
【００３９】
また、これら駆動回路の配置位置は、図１に示す実施例に限定されず、レファレンスセル１６ａ，１６ｂとメモリセル２との間、あるいはその他の位置に配置することも可能である。
また、メモリセル２およびレファレンスセル１６ａ，１６ｂの回路構成は、図１に示す例に限定されず、図３（Ａ）に示すように、ソース線４０が各列毎に分割されたタイプ、あるいは図３（Ｂ）に示すように、セルトランジスタ２，１６ａ，１６ｂのドレインまたはソースが、選択トランジスタ４２を介してソース線４０に接続してあるタイプであっても良い。なお、メモリセル２と、レファレンスセル１６ａ，１６ｂとの回路構成は、同一であることが好ましい。
【００４０】
図３（Ｂ）に示すソース線分割タイプで、フローティングゲート型のトランジスタで構成されるメモリセルを用いた場合には、データの消去、書き込みおよび読み出し時には、下記の表２に示す電圧状態となるように制御される。
【００４１】
【表２】
また、各セルトランジスタ２，１６ａ，１６ｂは、電荷を蓄積・消去可能なトランジスタで構成されれば、特に限定されず、図４（Ｂ）に示すように、ＭＯＮＯＳ型のセルトランジスタであっても良い。図４（Ｂ）に示す例では、半導体基板３の表面に、ＯＮＯ膜４４が積層してあり、その上に、ゲート電極４６が積層してある。ソース・ドレイン領域４は、前記実施例と同様である。ＯＮＯ膜４４は、ＳｉＯ２ ／ＳｉＮ／ＳｉＯ２ の三層構造の膜であり、たとえば以下の方法により成膜される。
【００４３】
まず、半導体基板３の表面を熱酸化し、２ｎｍ以下程度の酸化膜を成膜し、その熱酸化膜上に、約９ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜し、その表面を熱酸化して、約４ｎｍ以下程度の酸化膜を形成する。このような工程により、三層構造のＯＮＯ膜を形成することができる。このＯＮＯ膜は、低リーク電流で膜厚制御性に優れている。また、ＯＮＯ膜中の窒化シリコン膜内および窒化シリコン膜とシリコン酸化膜との界面に、電子をトラップすることが可能であり、メモリセルとして機能する。また、同様にメモリ機能を有する膜として、ＯＮ膜（ＳｉＯ２ ／ＳｉＮ）、Ｎ膜（ＳｉＮ単独）も知られている。
【００４４】
ゲート電極４６は、たとえばポリシリコン膜、あるいはポリサイド膜などで構成され、ワード線１８として機能する。
図４（Ｃ）に示す例では、半導体基板の表面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介して、フローティングゲート１０、膜厚３００ｎｍ程度のＰＺＴ，ＰＴ（ＰｂＴｉＯ３ ），ＰＬＺＴ，Ｙ１ （ＳｒＢｉ２ Ｔａ２ Ｏ９ ）などの強誘電体薄膜４８およびコントロールゲート１４が積層してある。図４（Ａ）に示す例と同一部材には、同一符号を付し、その説明は省略する。この例では、強誘電体薄膜４８を利用して、メモリセルを構成している。 なお、前述したように、メモリセルとレファレンスセルとは、厚さ方向に略同一構造であることが望ましい。
【００４５】
図３（Ｂ）に示すように、選択トランジスタ４２を付加したＭＯＮＯＳ型メモリセルの場合には、データの消去、書き込みおよび読み出し時には、下記の表３に示す電圧状態となるように制御される。
【００４６】
【表３】
次に、図１，図５，図６またはその他の例に係る変換回路３０，３２，３６（または５２）とプラス回路３４と差動アンプ３８とを含むセンスアンプ回りの具体的回路構成について説明する。
図７に示す実施例では、トランジスタＱ２ ，Ｑ３ ，ＱＲＡ，ＱＤＡが、正帰還のある差動アンプ回路を構成し、トランジスタＱ１ がその差動アンプ回路のスイッチである。また、トランジスタＱＲ１およびそのトランジスタＱＲ１と読み出し電圧／書き込み電圧切り換え回路５０とを結ぶ配線が、前記数式（１）に基づく基準電流ｉｒｅの数倍を電圧に変換し、トランジスタＱＲＡのゲートへ入力する回路である。また、トランジスタＱＤ１は、メモリセル２からの信号電流ｉＤ を電圧に変換し、トランジスタＱＤＡのゲートへ入力にするための回路である。なお、信号電流ｉＤ は、メモリセル２に記憶してあるデータが０データの場合にはｉ０ に近い値であり、１データの場合には、ｉ１ に近い値である。
【００４８】
図７中、トランジスタＱ１ ，Ｑ２ ，Ｑ３ は、Ｎチャネル型トランジスタ（またはＰチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１は、前記トランジスタとは逆のＰチャネル型トランジスタ（またはＮチャネル型トランジスタ）である。
【００４９】
この実施例では、読み出しモードに設定されると、読み出し電圧が電源電圧ＶＤＤから供給され、レファレンスセル１６ａ，１６ｂには、電源電圧ＶＤＤからトランジスタＱＲ１による電圧降下ΔＶＲ と読み出し電圧／書き込み電圧切換回路５０での電圧降下ΔＶＳＷとを引いた電圧（ＶＤＤ−ΔＶＲ −ΔＶＳＷ）が印加され、メモリセル２には、電源電圧ＶＤＤからトランジスタＱＤ１による電圧降下ΔＶＤ と読み出し電圧／書き込み電圧切換回路５０での電圧降下ΔＶＳＷとを引いた電圧（ＶＤＤ−ΔＶＤ −ΔＶＳＷ）が印加される。そして、トランジスタＱＲ１には、レファレンスセル１６ａ，１６ｂのそれぞれに記憶してあるデータに基づく電流ｉ０ ，ｉ１ の合計が合流して流れ込む。
【００５０】
基準電流ｉｒｅを、（ｉ０ ＋ｉ１ ）／２と設定する場合には、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１の関係を、下記の表４（Ａ）のケースＩＩに示すような関係に設定する。
【００５１】
【表４】
なお、トランジスタＱ２ とトランジスタＱ３ とは、同一寸法であったが、表４の（Ｂ）に示すように、トランジスタＱＲ１とＱＲＡ、トランジスタＱＤ１とＱＤＡが同一寸法比（Ｗ／Ｌ比）の場合でも、トランジスタＱ２ のＷ／Ｌ比をトランジスタＱ３ のそれの二倍とすることで、実質的な１／ｋ回路を構成することもできる。この時も、１／ｋ回路は、差動アンプと一体化してしまっている。なお、一体化とは、それぞれが共通したトランジスタを有していることと本発明では定義する。
【００５３】
また、上記表４（Ａ）中のケースＩ の設計を、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１に対して行うことで、基準電流ｉｒｅの二倍である（ｉ０ ＋ｉ１ ）を、信号電流の二倍と比較することができる。図７中に示してある電流値は、ケース１の場合に相当する。
【００５４】
ケースＩＩの場合には、差動アンプを構成する複数のトランジスタのうちのトランジスタＱＲＡとＱＲ１との組合せで、１／ｋ回路が構成され、ケースＩ の場合には、差動アンプを構成する複数のトランジスタのうちのトランジスタＱＤＡとＱＤ１との組合せで、×ｋ回路が構成される。すなわち、１／ｋ回路またはｋ回路は、差動アンプと一体化している。
【００５５】
差動アンプ回路では、読み出しモード時に、トランジスタＱ１ のゲートＧ１ へＶｓｓからＶＤＤへと変化するランプ電圧入力を印加して活性化され、読み出し信号電流ｉＤ と基準電流ｉｒｅ、または読み出し信号電流ｉＤ の二倍と基準電流ｉｒｅの二倍とを比較し、選択されたメモリセル２に記憶してある読み出し信号の”１”，”０”判定を行う。
図７に示す回路での電圧変換を安定化させると共に、差動アンプ回路の初期状態を設定して安定動作させるために、図８に示すような回路構成とすることもできる。図８に示す実施例では、図７に示す回路に、トランジスタＱ４ ，ＱＲ０，ＱＤ０を、図８に示す接続関係で付加することにより、電圧変換を安定化させる と共に、差動アンプ回路の初期状態を設定して安定動作させることができる。 トランジスタＱ１ ，Ｑ２ ，Ｑ３ は、Ｎチャネル型トランジスタ（またはＰチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲ１，ＱＤ１，Ｑ４ ，ＱＲ０，ＱＤ０は、前記トランジスタとは逆のＰチャネル型トランジスタ（またはＮチャネル型トランジスタ）である。トランジスタＱＲ０，ＱＤ０のゲート（＊）には、センス時には、オフ信号が入力される。また、トランジスタＱ４ のゲート（＊＊）には、センス時には、オフ信号が入力される。ただし、このオフ信号は、トランジスタＱＲ０，ＱＤ０のオフ信号の後である。
【００５６】
図９は、本発明のさらにその他の実施例に係るセンスアンプ回りの回路図である。図９に示す実施例では、トランジスタＱ２ ，Ｑ３ ，ＱＲＡ，ＱＤＡが、正帰還のある差動アンプ回路を構成し、トランジスタＱ１ がその差動アンプ回路のスイッチである。読み出し電圧／書き込み電圧変換回路５０と差動アンプ回路のトランジスタＱＲＡとの間に接続される図９に示すトランジスタＱＲ１，ＱＲ１ｍ ，ＱＲ２， ＱＲ２ｎ ，ＱＲＴと、列デコーダ２４と差動アンプ回路のトランジスタＱＤＡとの間に接続される図９に示すトランジスタＱＤ１，ＱＤ２，ＱＲＴとは、以下の表５に示す関係で設計される。
【００５７】
【表５】
ただし、トランジスタＱ２ とトランジスタＱ３ とは、同一寸法である。また、トランジスタＱ１ ，Ｑ２ ，Ｑ３ ，ＱＤ１，ＱＤ２，ＱＲ１，ＱＲ１ｍ ，ＱＲ２， ＱＲ２ｎ は、Ｐチャネル型トランジスタ（またはＮチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲＴ，ＱＤＴは、前記トランジスタとは逆のＮチャネル型トランジスタ（またはＰチャネル型トランジスタ）である。
【００５９】
表５に示す関係（ケースＢ，ケースＣ）となるように、各トランジスタが設計されれば、前記（１）式に示すように、基準電流ｉｒｅは、（ｍ×ｉ１ ＋ｎ×ｉ０ ）／ｋとなり、その基準電流ｉｒｅと、選択されたメモリセル２の信号電流ｉＤ とが結果的に比較され、表５ケースＡの関係となるように各トランジスタが設計されれば、基準電流ｉｒｅは（ｍ×ｉ１ ＋ｎ×ｉ０ ）となり、その基準電流ｉｒｅと、選択されたメモリセル２の信号電流のｋ倍（ｋｉＤ ）とが比較され、メモリセル２に記憶してあるデータの”１”，”０”判定がなされる。
【００６０】
なお、表５中、ケースＡの場合とは、図６に示す実施例の具体的回路構成を示し、ケースＣの場合とは、図１または図５に示す実施例の具体的回路構成を示す。ケースＢの場合には、図１または図５に示す×ｍ回路、×ｎ回路と×１／ｋ回路とが一体化された例を示す。
【００６１】
本発明に係るセンスアンプ回りの具体的回路構成は、図７〜９に示す例に限定されず、本発明の範囲内で種々に改変することができる。
たとえば図１０に示すように構成することができる。
図１０に示す実施例は、図９に示す例の変形例であり、差動アンプのスイッチであるトランジスタＱ１ を、ＶＳＳ側に配置し、図９に示すトランジスタＱＤ２，ＱＤＴを廃止し、トランジスタＱＲＴ１ ，ＱＲＴ２ を追加してある。トランジスタＱ１ ，Ｑ２ ，Ｑ３ ，ＱＲＴ１ ，ＱＲＴ２ は、Ｎチャネル型トランジスタ（またはＰチャネル型トランジスタ）であり、トランジスタＱＲＡ，ＱＤＡ，ＱＲＴ，ＱＤ１，ＱＲ１，ＱＲ１ｍ ，ＱＲ２， ＱＲ２ｎ は、前記トランジスタとは逆のＰチャネル型トランジスタ（またはＮチャネル型トランジスタ）である。
【００６２】
本実施例では、前記表５において、トランジスタＱＤ２を、図１０に示すトランジスタＱＤＡに置き換え、ＱＤＴのＷ／Ｌ比とＱＤＡのＷ／Ｌ比の欄をなくすことで、図９に示す実施例と同様な設計が可能である。なお、トランジスタＱＲＴ１ ，ＱＲＴ ２ は、同一寸法であり、トランジスタＱ２ ，Ｑ３ も同一寸法である。さらにその他の実施例として、図９、１０に示す実施例の回路の符号６０、７０で示す位置に、図８に示す実施例のトランジスタＱ４ とＱＲ０，ＱＤＯとをそれぞれ付加することにより、電圧変換を安定化させると共に、差動アンプの初期状態を設定して安定動作させることができる。
【００６３】
なお、上述した実施例では、すべてＮＯＲ型のメモリについて説明したが、本発明は、これに限定されず、ＮＡＮＤ型に対しても適用することが可能である。
【００６４】
【発明の効果】
以上説明してきたように、本発明によれば、特にウィンドウの小さい不揮発性メモリ装置において、書換え特性の劣化あるいは記憶保持特性の劣化などによらず、メモリセルに記憶してあるデータの判定を正確に行うことができる。また、メモリセルに製造ばらつきがあったとしても、レファレンスセルにも同様な製造ばらつきがあると考えられ、また、比較手段の基準となる基準データは、ウィンドウ間に位置するので、結果としては、データの読み出しの正確性が損なわれることはない。したがって、不揮発性半導体メモリ装置の収率も向上する。
【図面の簡単な説明】
【図１】図１は本発明の一実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【図２】図２（Ａ）は従来例に係るメモリセルの経時変化を示すグラフ、同図（Ｂ）は本発明の一実施例に係るメモリセルの経時変化および基準電流の経時変化を示すグラフ、同図（Ｃ）は本発明の他の実施例に係るメモリセルの経時変化および基準電流の経時変化を示すグラフである。
【図３】図３（Ａ）は本発明の他の実施例に係るメモリセルの回路構成図、同図（Ｂ）はさらにその他の実施例に係るメモリセルの回路構成図である。
【図４】図４（Ａ）は本発明の一実施例に係るメモリセルの要部断面図、同図（Ｂ）は本発明の他の実施例に係るメモリセルの要部断面図、同図（Ｃ）はさらにその他の実施例に係るメモリセルの要部断面図である。
【図５】図５は本発明の他の実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【図６】図６は本発明のさらにその他の実施例に係る不揮発性半導体メモリ装置の概略構成図である。
【図７】図７は本発明の具体的な実施例に係る不揮発性半導体メモリ装置のセンスアンプ回りの回路図である。
【図８】図８は本発明の他の実施例に係るセンスアンプ回りの回路図である。
【図９】図９は本発明のさらにその他の実施例に係るセンスアンプ回りの回路図である。
【図１０】図１０は本発明のさらにまたその他の実施例に係るセンスアンプ回りの回路図である。
【符号の説明】
２… メモリセル
３… 半導体基板
４… ソース・ドレイン領域
６… チャネル
８… ゲート絶縁膜
１０… フローティングゲート
１２… 中間絶縁膜
１４… コントロールゲート
１６ａ，１６ｂ… レファレンスセル
１８… ワード線
２０… 行デコーダ
２２… ビット線
２４… 列デコーダ
２６… 書き込み電圧駆動回路
２８… 読み出し電圧駆動回路
３０，３２，３６，５２… 変換回路
３４… プラス回路
３８… 差動アンプ
５０… 読み出し電圧／書き込み電圧切り換え回路
Claims (6)
- 電荷の蓄積量の増減ないしは極性の反転が可能なトランジスタを有する複数のメモリセルと、
前記メモリセルを構成するトランジスタの厚さ方向と略同一の厚さ方向の構造を有するトランジスタ有し、所定数のメモリセル毎に少なくとも一対設けられるレファレンスセルと、
選択された前記メモリセルを駆動する際に、対応するレファレンスセルも駆動し、メモリセルの書き込み時には、一方のレファレンスセルには１データの書き込みを行い、他方のレファレンスセルには０データを書き込む書き込み用駆動手段と、
選択されたメモリセルのデータ読み出し時に、対応する一対のレファレンスセルのデータを読み出す読み出し用駆動手段と、
読み出し用に選択された一対の前記レファレンスセルのデータ（ｉ1 , ｉ0 ）を、下記数式（１）に基づき組合せて、基準データ（ｉre）または基準データ（ｉre）のｋ倍を作成する基準データ生成手段と、
前記組み合せ手段で組み合わされた基準データ（ｉre）または基準データ（ｉre）のｋ倍と、前記選択されたメモリセルからの信号データまたは信号データのｋ倍とを比較することにより、選択されたメモリセルに蓄積されているデータを判定する比較手段とを有し、
前記比較手段が、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成として、
前記一対のレファレンスセルの出力線が合流して接続される合流配線の信号電流を電圧に変換する第１の電流−電圧変換トランジスタと、
前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、
前記メモリセルの出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率としてある
不揮発性半導体メモリ装置。
- 電荷の蓄積量の増減ないしは極性の反転が可能なトランジスタを有する複数のメモリセルと、
前記メモリセルを構成するトランジスタの厚さ方向と略同一の厚さ方向の構造を有するトランジスタ有し、所定数のメモリセル毎に少なくとも一対設けられるレファレンスセルと、
選択された前記メモリセルを駆動する際に、対応するレファレンスセルも駆動し、メモリセルの書き込み時には、一方のレファレンスセルには１データの書き込みを行い、他方のレファレンスセルには０データを書き込む書き込み用駆動手段と、
選択されたメモリセルのデータ読み出し時に、対応する一対のレファレンスセルのデータを読み出す読み出し用駆動手段と、
読み出し用に選択された一対の前記レファレンスセルのデータ（ｉ1 , ｉ0 ）を、下記数式（１）に基づき組合せて、基準データ（ｉre）または基準データ（ｉre）のｋ倍を作成する基準データ生成手段と、
前記組み合せ手段で組み合わされた基準データ（ｉre）または基準データ（ｉre）のｋ倍と、前記選択されたメモリセルからの信号データまたは信号データのｋ倍とを比較することにより、選択されたメモリセルに蓄積されているデータを判定する比較手段とを有し、
前記比較手段は、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成として、
前記レファレンスセルの一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍変換回路と、
前記レファレンスセルの他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするための第２係数倍変換回路と、
前記第１係数倍変換回路の出力線と第２係数倍変換回路の出力線とを合流する合流配線回路と、
合流配線に流れる電流を電圧に変換する第１の電流−電圧変換トランジスタと、
前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、
前記メモリセルの出力線の信号電流をｋ倍または１倍にする第３係数倍変換回路と、
第３係数倍変換回路の出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１係数倍変換回路のトランジスタ、第２係数倍変換回路のトランジスタ、第３係数倍変換回路のトランジスタ、第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率としてある
不揮発性半導体メモリ装置。
- 電荷の蓄積量の増減ないしは極性の反転が可能なトランジスタを有する複数のメモリセルと、
前記メモリセルを構成するトランジスタの厚さ方向と略同一の厚さ方向の構造を有するトランジスタ有し、所定数のメモリセル毎に少なくとも一対設けられるレファレンスセルと、
選択された前記メモリセルを駆動する際に、対応するレファレンスセルも駆動し、メモリセルの書き込み時には、一方のレファレンスセルには１データの書き込みを行い、他方のレファレンスセルには０データを書き込む書き込み用駆動手段と、
選択されたメモリセルのデータ読み出し時に、対応する一対のレファレンスセルのデータを読み出す読み出し用駆動手段と、
読み出し用に選択された一対の前記レファレンスセルのデータ（ｉ1 , ｉ0 ）を、下記数式（１）に基づき組合せて、基準データ（ｉre）または基準データ（ｉre）のｋ倍を作成する基準データ生成手段と、
前記組み合せ手段で組み合わされた基準データ（ｉre）または基準データ（ｉre）のｋ倍と、前記選択されたメモリセルからの信号データまたは信号データのｋ倍とを比較することにより、選択されたメモリセルに蓄積されているデータを判定する比較手段とを有し、
前記比較手段は、少なくとも差動アンプをその構成要素の一部に有し、前記基準データ生成手段と前記比較手段とが一体となり、前記基準データ生成手段の一部を構成するトランジスタが、前記比較手段を構成する差動アンプの一部のトランジスタを兼ねている構成として、
前記レファレンスセルの一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍変換回路と、
前記レファレンスセルの他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするための第２係数倍変換回路と、
前記第１係数倍変換回路の出力線と第２係数倍変換回路の出力線とを合流する合流配線回路と、
合流配線に流れる電流を電圧に変換する第１の電流−電圧変換トランジスタと、
前記第１の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第１トランジスタと、
前記メモリセルの出力線の信号電流を電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続され、前記差動アンプの一部のトランジスタを構成する差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１係数倍変換回路のトランジスタ、第２係数倍変換回路のトランジスタ、第１の電流−電圧変換トランジスタ、第２の電流−電圧変換トランジスタ、差動アンプ用第１トランジスタ、差動アンプ用第２トランジスタにおける各チャネル幅を各チャネル長で除した値相互の関係を、所定の比率としてある
不揮発性半導体メモリ装置。
- 前記所定数のメモリセルと一対のレファレンスセルとは、同一のワード線により接続してある請求項１〜３のいずれかに記載の不揮発性半導体メモリ装置。
- 前記メモリセルを構成するトランジスタおよびレファレンスセルを構成するトランジスタは、電荷の蓄積が可能なフローティングゲートを有するトランジスタ、電荷トラップ機能を持つ絶縁膜を有するトランジスタ、強誘電体膜を有するトランジスタのうちのいずれかである請求項１〜４のいずれかに記載の不揮発性半導体メモリ装置。
- 前記第１の電流−電圧変換トランジスタと第２の電流−電圧変換トランジスタとの電圧変換動作を安定させると共に、前記差動アンプの初期状態を設定するためのトランジスタが付加してある請求項１〜５のいずれかに記載の不揮発性半導体メモリ装置。
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