JP3218437B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはユニットセルがチップ上に多数個設置された半導
体論理集積回路に適用して特に有効な技術に関し、例え
ば、CMOS又はBi−CMOS形の論理LSIに利用
して有効な技術に関する。
らにはユニットセルがチップ上に多数個設置された半導
体論理集積回路に適用して特に有効な技術に関し、例え
ば、CMOS又はBi−CMOS形の論理LSIに利用
して有効な技術に関する。
【0002】
【従来の技術】従来、半導体チップ上に、NANDゲー
ト、NORゲート等の多数のユニットセルを配設してお
き、これら多数のユニットセルを、その間の配線チャネ
ルに形成される入力信号線にて任意のユニットセル間を
導電接続し、もって、所望の論理構成を得るようにした
スタンダードセル方式の半導体集積回路装置が公知であ
る。
ト、NORゲート等の多数のユニットセルを配設してお
き、これら多数のユニットセルを、その間の配線チャネ
ルに形成される入力信号線にて任意のユニットセル間を
導電接続し、もって、所望の論理構成を得るようにした
スタンダードセル方式の半導体集積回路装置が公知であ
る。
【0003】かかる半導体集積回路装置を構成するユニ
ットセルは、例えば図8に示すように、ユニットセルの
基本構造(例えばトランジスタ部)が形成されるユニッ
トセル基本構造形成領域(以下、単に「基本構造形成領
域」と称す)A’と、当該基本構造形成領域A’に形成
された内部回路(pMOS,nMOS)を、ユニットセ
ル外配線チャネルに形成される入力信号線に導電接続す
るための入力端子が形成された領域(以下、「ユニット
セル外配線チャネル形成領域」と称す)C’,D’とか
ら成る。そして、上記基本構造形成領域A’の上方には
これを被うように、定電圧電源を(Vcc,Vss)ユ
ニットセルの内部回路に供給するための電源プレート
E’,F’が絶縁膜(図示省略)を介して配設され、一
方、上記ユニットセル外配線チャネル形成領域C’,
D’の上方には当該ユニットセルの内部回路(pMO
S,nMOS)を他のユニットセルの内部回路等に導電
接続させるための入力信号線G’,H’が絶縁膜(図示
省略)を介して配設されている。
ットセルは、例えば図8に示すように、ユニットセルの
基本構造(例えばトランジスタ部)が形成されるユニッ
トセル基本構造形成領域(以下、単に「基本構造形成領
域」と称す)A’と、当該基本構造形成領域A’に形成
された内部回路(pMOS,nMOS)を、ユニットセ
ル外配線チャネルに形成される入力信号線に導電接続す
るための入力端子が形成された領域(以下、「ユニット
セル外配線チャネル形成領域」と称す)C’,D’とか
ら成る。そして、上記基本構造形成領域A’の上方には
これを被うように、定電圧電源を(Vcc,Vss)ユ
ニットセルの内部回路に供給するための電源プレート
E’,F’が絶縁膜(図示省略)を介して配設され、一
方、上記ユニットセル外配線チャネル形成領域C’,
D’の上方には当該ユニットセルの内部回路(pMO
S,nMOS)を他のユニットセルの内部回路等に導電
接続させるための入力信号線G’,H’が絶縁膜(図示
省略)を介して配設されている。
【0004】このように設けられた電源プレートE’,
F’及び入力信号線G’,H’は、絶縁膜に形成される
コンタクトホールCONT11’〜CONT41’によ
って、夫々基本構造形成領域A’の内部回路(pMO
S,nMOSのソース・ドレイン)及び入力端子1
1’,12’,51’,52’に接続され、これにより
所望の論理構成を得るようになっている。
F’及び入力信号線G’,H’は、絶縁膜に形成される
コンタクトホールCONT11’〜CONT41’によ
って、夫々基本構造形成領域A’の内部回路(pMO
S,nMOSのソース・ドレイン)及び入力端子1
1’,12’,51’,52’に接続され、これにより
所望の論理構成を得るようになっている。
【0005】しかしながら、上記手法によりユニットセ
ルを所定の配線パターンで互いに接続させた場合であっ
ても、論理設計の誤り等により完成されたLSIが所望
の論理を達成しないことがある。このような場合には、
LSIに補助的に配設されている、設計当初の論理構成
に関与させなかったユニットセルを新たに論理回路に組
み込んで回路修正を行い、もって所望の論理を得るよう
にしていた。このように設計当初のLSIの回路構成を
変更するに当たっては、回路変更によって不要となった
ユニットセルの入力端子を定電圧電源(図8に示す電源
プレートE’,F’)に接続して電気的に安定した状態
にしなければならない(電位固定)。
ルを所定の配線パターンで互いに接続させた場合であっ
ても、論理設計の誤り等により完成されたLSIが所望
の論理を達成しないことがある。このような場合には、
LSIに補助的に配設されている、設計当初の論理構成
に関与させなかったユニットセルを新たに論理回路に組
み込んで回路修正を行い、もって所望の論理を得るよう
にしていた。このように設計当初のLSIの回路構成を
変更するに当たっては、回路変更によって不要となった
ユニットセルの入力端子を定電圧電源(図8に示す電源
プレートE’,F’)に接続して電気的に安定した状態
にしなければならない(電位固定)。
【0006】上記不要となったユニットセルの電位固定
(以下、単に「浮きピン処理」と称す)を行うに当たっ
ては、以下に示す2つの手法が主に採られている。即
ち、 (1)基本構造形成領域A’内で、上記入力端子に連ら
なるユニットセルの内部回路の配線部分(図示例ではト
ランジスタのゲート電極)をコンタクトホールCONT
51’を介して定電圧電源に導電接続させる(図9)。 (2)定電圧電源を供給するための電源プレートE’,
F’を基本構造形成領域A’の外部に突出するようにそ
の形状を変更して、当該電源プレートE’,F’と、ユ
ニットセル外配線チャネル形成領域(C’,D’)に形
成された入力端子(12’,13’)とをコンタクトホ
ールを介して導電接続させる(図10)。
(以下、単に「浮きピン処理」と称す)を行うに当たっ
ては、以下に示す2つの手法が主に採られている。即
ち、 (1)基本構造形成領域A’内で、上記入力端子に連ら
なるユニットセルの内部回路の配線部分(図示例ではト
ランジスタのゲート電極)をコンタクトホールCONT
51’を介して定電圧電源に導電接続させる(図9)。 (2)定電圧電源を供給するための電源プレートE’,
F’を基本構造形成領域A’の外部に突出するようにそ
の形状を変更して、当該電源プレートE’,F’と、ユ
ニットセル外配線チャネル形成領域(C’,D’)に形
成された入力端子(12’,13’)とをコンタクトホ
ールを介して導電接続させる(図10)。
【0007】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題があることが本発明者らに
よって明きらかとされた。即ち、上記(1)の手法により
浮きピン処理を行う場合には、入力端子に連らなる配線
部分に、コンタクトホールを形成するのに必要な幅広の
接続部を専用パターンで新たに形成しなければならな
い。特にCMOS構造の素子ではユニットセルの入力端
子は、図8に示すように、ゲート電極と一体(同一の導
電層)に形成されるため、上記接続部の新たな形成は、
MOSトランジスタ形成工程からの再製造となるため、
論理変更のための製造工程が長くなるという不具合が生
じる。又、(2)の手法は、上記(1)の手法に比し
て、電源プレートの形状を、入力端子の位置まで突出す
るように変更するだけで、ユニットセルの基本構造(内
部回路)の変更は不要であると云う利点はあるものの、
電源プレート(E)が入力端子と重なる位置まで突出す
るため(図10参照)、ユニットセル外配線チャネル形
成領域(C’,D’)を侵食し、LSI全体としての集
積率が低下すると云う不具合が生じる。
た技術には、次のような問題があることが本発明者らに
よって明きらかとされた。即ち、上記(1)の手法により
浮きピン処理を行う場合には、入力端子に連らなる配線
部分に、コンタクトホールを形成するのに必要な幅広の
接続部を専用パターンで新たに形成しなければならな
い。特にCMOS構造の素子ではユニットセルの入力端
子は、図8に示すように、ゲート電極と一体(同一の導
電層)に形成されるため、上記接続部の新たな形成は、
MOSトランジスタ形成工程からの再製造となるため、
論理変更のための製造工程が長くなるという不具合が生
じる。又、(2)の手法は、上記(1)の手法に比し
て、電源プレートの形状を、入力端子の位置まで突出す
るように変更するだけで、ユニットセルの基本構造(内
部回路)の変更は不要であると云う利点はあるものの、
電源プレート(E)が入力端子と重なる位置まで突出す
るため(図10参照)、ユニットセル外配線チャネル形
成領域(C’,D’)を侵食し、LSI全体としての集
積率が低下すると云う不具合が生じる。
【0008】本発明はかかる事情に鑑みてなされたもの
で、多数のユニットセルを配線チャネルに形成される入
力信号線で電気的に接続して所望の論理構成を成す半導
体集積回路において、前記ユニットセルの内部の回路設
計パターン(基本構造)を変更することなく、配線パタ
ーンを変更するだけで容易に論理変更が可能で、しかも
論理変更による実装率の低下を来たさない半導体集積回
路装置を提供することを目的とする。この発明の前記な
らびにそのほかの目的と新規な特徴については、本明細
書の記述および添附図面から明らかになるであろう。
で、多数のユニットセルを配線チャネルに形成される入
力信号線で電気的に接続して所望の論理構成を成す半導
体集積回路において、前記ユニットセルの内部の回路設
計パターン(基本構造)を変更することなく、配線パタ
ーンを変更するだけで容易に論理変更が可能で、しかも
論理変更による実装率の低下を来たさない半導体集積回
路装置を提供することを目的とする。この発明の前記な
らびにそのほかの目的と新規な特徴については、本明細
書の記述および添附図面から明らかになるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体集積回路装置
は、各々のユニットセル形成領域がユニットセル基本構
造形成領域及びユニットセル外配線チャネル形成領域と
に分割されるユニットセルを複数個有し、互いのユニッ
トセルの入力端子が、ユニットセル外配線チャネル形成
領域の上方に絶縁膜を介して形成された入力信号線によ
り導電接続され、定電圧電源用プレートがユニットセル
基本構造形成領域を被うように絶縁膜を介して形成さ
れ、前記ユニットセル基本構造形成領域に前記入力端子
と同一の導電層を用いた補助端子が当該入力端子と一体
に形成されてなる。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体集積回路装置
は、各々のユニットセル形成領域がユニットセル基本構
造形成領域及びユニットセル外配線チャネル形成領域と
に分割されるユニットセルを複数個有し、互いのユニッ
トセルの入力端子が、ユニットセル外配線チャネル形成
領域の上方に絶縁膜を介して形成された入力信号線によ
り導電接続され、定電圧電源用プレートがユニットセル
基本構造形成領域を被うように絶縁膜を介して形成さ
れ、前記ユニットセル基本構造形成領域に前記入力端子
と同一の導電層を用いた補助端子が当該入力端子と一体
に形成されてなる。
【0010】
【作用】半導体集積回路装置の論理変更を行った際に不
要となったユニットセル、並びに設計当初不要となって
いるユニットセルの電位固定を行うべく、入力端子を定
電圧電源に導電接続させるに当たって、ユニットセルの
上方で且つ基本構造形成領域内に形成される定電圧電源
用の電源プレートを、コンタクトホールを介して上記補
助端子に導通接続させることによって、実質的に入力端
子を電源プレートに接続することができる。
要となったユニットセル、並びに設計当初不要となって
いるユニットセルの電位固定を行うべく、入力端子を定
電圧電源に導電接続させるに当たって、ユニットセルの
上方で且つ基本構造形成領域内に形成される定電圧電源
用の電源プレートを、コンタクトホールを介して上記補
助端子に導通接続させることによって、実質的に入力端
子を電源プレートに接続することができる。
【0011】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図1は本発明に係る浮きピン処理構造を有
するCMOS形論理LSIに用いられるユニットセル
(基本セル)100のレイアウトパターンを示す平面図
である。このユニットセル100は、pMOSトランジ
スタが形成されるpMOS領域10、nMOSトランジ
スタが形成されるnMOS領域50、及びこれら2つの
MOSトランジスタ間に設けられた接続配線90によっ
て1セルを構成するもので、かかるユニットセルが半導
体基板(図示省略)上に所定間隔を空けて多数行列をな
し、1つの論理LSIが形成される。そして、ユニット
セルの間に設けられた上記所定間隔の空き領域がユニッ
トセル外配線チャネル形成領域C,Dとなって、この領
域に複数のユニットセルを互いに電気的に接続して所望
の論理を得るための入力信号線G,H(後述の図3にG
(G1,G2)のみ図示)が形成される。
て説明する。図1は本発明に係る浮きピン処理構造を有
するCMOS形論理LSIに用いられるユニットセル
(基本セル)100のレイアウトパターンを示す平面図
である。このユニットセル100は、pMOSトランジ
スタが形成されるpMOS領域10、nMOSトランジ
スタが形成されるnMOS領域50、及びこれら2つの
MOSトランジスタ間に設けられた接続配線90によっ
て1セルを構成するもので、かかるユニットセルが半導
体基板(図示省略)上に所定間隔を空けて多数行列をな
し、1つの論理LSIが形成される。そして、ユニット
セルの間に設けられた上記所定間隔の空き領域がユニッ
トセル外配線チャネル形成領域C,Dとなって、この領
域に複数のユニットセルを互いに電気的に接続して所望
の論理を得るための入力信号線G,H(後述の図3にG
(G1,G2)のみ図示)が形成される。
【0012】上記ユニットセル100を構成するpMO
S,nMOSは、ユニットセル内部(図1中2点鎖線で
囲む基本構造形成領域)Aに形成され、この領域Aの外
側(図中上下方向のユニットセル外配線チャネル形成領
域C,D)に入力端子12,13,52,53が形成さ
れる。一方、上記基本構造形成領域Aには、その上下両
側の外寄りの位置(入力端子に近い位置)に電源プレー
ト11,51が設けられている。このうち、電源プレー
ト11はpMOS領域10側の外寄りに(図中上側)、
電源プレート51はnMOS領域50の外寄りに(図中
下側)、夫々設置され、夫々の領域に形成されるトラン
ジスタ(pMOS,nMOS)とコンタクトホールを介
して導通し得るようになっている。
S,nMOSは、ユニットセル内部(図1中2点鎖線で
囲む基本構造形成領域)Aに形成され、この領域Aの外
側(図中上下方向のユニットセル外配線チャネル形成領
域C,D)に入力端子12,13,52,53が形成さ
れる。一方、上記基本構造形成領域Aには、その上下両
側の外寄りの位置(入力端子に近い位置)に電源プレー
ト11,51が設けられている。このうち、電源プレー
ト11はpMOS領域10側の外寄りに(図中上側)、
電源プレート51はnMOS領域50の外寄りに(図中
下側)、夫々設置され、夫々の領域に形成されるトラン
ジスタ(pMOS,nMOS)とコンタクトホールを介
して導通し得るようになっている。
【0013】又、前記ユニットセルの入力端子は、ユニ
ットセルの内部回路を構成するpMOSトランジスタ,
nMOSトランジスタの1対の構成に対し、2組ずつ
(入力端子12,13,入力端子52,53)設けら
れ、これら入力端子12,13,52,53は前述した
ユニットセルの基本構造形成領域Aの外側に突出した形
状で、且つ、ユニットセル内のMOSトランジスタのゲ
ート電極と一体に、換言すればゲート電極と同一の導電
層(例えば、イオン打込みポリシリコン)にて形成され
る。そして、上記入力端子12,13,52,53とM
OSトランジスタのゲート電極との間に、詳細は後述の
如く、本発明に係る浮きピン処理用端子(補助端子12
1,131,521,531)が、これらと同一の導電
層にて形成されている。
ットセルの内部回路を構成するpMOSトランジスタ,
nMOSトランジスタの1対の構成に対し、2組ずつ
(入力端子12,13,入力端子52,53)設けら
れ、これら入力端子12,13,52,53は前述した
ユニットセルの基本構造形成領域Aの外側に突出した形
状で、且つ、ユニットセル内のMOSトランジスタのゲ
ート電極と一体に、換言すればゲート電極と同一の導電
層(例えば、イオン打込みポリシリコン)にて形成され
る。そして、上記入力端子12,13,52,53とM
OSトランジスタのゲート電極との間に、詳細は後述の
如く、本発明に係る浮きピン処理用端子(補助端子12
1,131,521,531)が、これらと同一の導電
層にて形成されている。
【0014】図2は、図1に示したユニットセル100
のpMOSトランジスタ形成領域10側を示した平面図
である。本発明に係る浮きピン処理構造はpMOS側と
nMOS側とで同一の構成となっているため、以下この
図を用いてpMOSトランジスタ側の浮きピン処理構造
についてのみ詳細に説明する。
のpMOSトランジスタ形成領域10側を示した平面図
である。本発明に係る浮きピン処理構造はpMOS側と
nMOS側とで同一の構成となっているため、以下この
図を用いてpMOSトランジスタ側の浮きピン処理構造
についてのみ詳細に説明する。
【0015】pMOSトランジスタ形成領域10側に設
けられた電源プレート11は、定電圧電源Vccに接続
されている。又、pMOSのゲート電極14,15に連
なりユニットセル外配線チャネル形成領域Cに突出する
ように形成された入力端子12,13は、本発明に係る
浮きピン処理用端子121,131と一体となって接続
部120,130を形成する。この入力端子12,13
のうち入力端子12は入力信号線G1にコンタクトホー
ルを介して導電接続され得るように形成されており、入
力端子13は入力信号線G2にコンタクトホール介して
導電接続され得るように形成されて、LSIの論理構成
に寄与する。
けられた電源プレート11は、定電圧電源Vccに接続
されている。又、pMOSのゲート電極14,15に連
なりユニットセル外配線チャネル形成領域Cに突出する
ように形成された入力端子12,13は、本発明に係る
浮きピン処理用端子121,131と一体となって接続
部120,130を形成する。この入力端子12,13
のうち入力端子12は入力信号線G1にコンタクトホー
ルを介して導電接続され得るように形成されており、入
力端子13は入力信号線G2にコンタクトホール介して
導電接続され得るように形成されて、LSIの論理構成
に寄与する。
【0016】一方、pMOSトランジスタのソース・ド
レイン領域を形成するp形拡散層18はコンタクトホー
ルCONT21を介して、上記電源プレート11(Vc
c)に導電接続されている。p形拡散層18の直下のn
形基板19はコンタクトホールCONT22を介して、
上記電源プレート11(Vcc)に導電接続されてい
る。又、2本のゲート電極14,15に挟まれた拡散層
20は、図示省略の配線層及び接続配線90(図1)を
介して、このpMOSトランジスタとペアを成すnMO
Sトランジスタに導電接続される。
レイン領域を形成するp形拡散層18はコンタクトホー
ルCONT21を介して、上記電源プレート11(Vc
c)に導電接続されている。p形拡散層18の直下のn
形基板19はコンタクトホールCONT22を介して、
上記電源プレート11(Vcc)に導電接続されてい
る。又、2本のゲート電極14,15に挟まれた拡散層
20は、図示省略の配線層及び接続配線90(図1)を
介して、このpMOSトランジスタとペアを成すnMO
Sトランジスタに導電接続される。
【0017】概略上記のように構成されたユニットセル
100をLSIの論理構成に寄与させる場合には、pM
OSトランジスタのゲート電極14,15に連なる入力
端子12,13をユニットセル外配線チャネル形成領域
に形成された入力信号線G1,G2に導電接続させ、こ
の入力信号線G1,G2により他のユニットセルとの信
号の遣り取りを行うようになっている(図3、図4)。
100をLSIの論理構成に寄与させる場合には、pM
OSトランジスタのゲート電極14,15に連なる入力
端子12,13をユニットセル外配線チャネル形成領域
に形成された入力信号線G1,G2に導電接続させ、こ
の入力信号線G1,G2により他のユニットセルとの信
号の遣り取りを行うようになっている(図3、図4)。
【0018】一方、ユニットセル100の基本構造形成
領域Aの上層にも配線パターン(ユニットセル内配線チ
ャネルに形成された電源プレート11)が形成されてい
る。これら2つのは、配線パターンは共に、アルミ配線
層(Al層)に形成される。
領域Aの上層にも配線パターン(ユニットセル内配線チ
ャネルに形成された電源プレート11)が形成されてい
る。これら2つのは、配線パターンは共に、アルミ配線
層(Al層)に形成される。
【0019】上記入力端子12及び入力端子13が形成
された接続部120,130は、pMOSトランジスタ
のゲート電極14,15と同一の導電層、換言すれば同
一のマスクパターンにて形成されるもので、本実施例で
は従前の接続部(図8,9の入力端子12’,13’)
の面積に比して、約2倍の大きさ、換言すれば2つのコ
ンタクトを形成するに十分な面積を有している。そし
て、この接続部120,130には、入力端子12,1
3の図2中下側に、本発明に係る浮きピン処理用端子
(補助端子)121,131が形成されている。即ち、
接続部120,130は、図中上半分(入力端子形成
部)がユニットセル外配線チャネル形成領域C内に位置
するように、一方、下半分(補助端子形成部)が基本構
造形成領域A内に位置するようにそのレイアウトパター
ンが決定され、上記上半分に入力端子12,13が、下
半分に浮きピン処理用端子121,131が夫々形成さ
れる。
された接続部120,130は、pMOSトランジスタ
のゲート電極14,15と同一の導電層、換言すれば同
一のマスクパターンにて形成されるもので、本実施例で
は従前の接続部(図8,9の入力端子12’,13’)
の面積に比して、約2倍の大きさ、換言すれば2つのコ
ンタクトを形成するに十分な面積を有している。そし
て、この接続部120,130には、入力端子12,1
3の図2中下側に、本発明に係る浮きピン処理用端子
(補助端子)121,131が形成されている。即ち、
接続部120,130は、図中上半分(入力端子形成
部)がユニットセル外配線チャネル形成領域C内に位置
するように、一方、下半分(補助端子形成部)が基本構
造形成領域A内に位置するようにそのレイアウトパター
ンが決定され、上記上半分に入力端子12,13が、下
半分に浮きピン処理用端子121,131が夫々形成さ
れる。
【0020】このように、接続部に浮きピン処理用端子
121,131を形成しておくのは、以下の理由によ
る。即ち、当初の設計パターンで、その入力端子がユニ
ットセル外配線チャネルの入力信号線に接続されていた
ユニットセルを、論理変更に伴って電位固定するに当た
っては、配線パターンのみを変更することが望ましい。
例えば入力端子12,13を定電圧電源Vcc(電源プ
レート)に接続して電位固定を行うのであれば、入力端
子が形成された接続部の全部が前述のようにユニットセ
ル外配線チャネル形成領域C内にあるならば、この接続
部を定電圧電源(電源プレート)に接続させるには、電
源プレートをユニットセル外配線チャネル形成領域Cに
まで広げるように配線パターンを決定しなければなら
ず、実装率の低下につながる(電源プレートが広げられ
たユニットセル外配線チャネル形成領域に入力信号線が
形成できない)。そこで本実施例のユニットセル100
では、上述のように接続部を、ユニットセル外配線チャ
ネル形成領域Cとユニットセルの基本構造形成領域Aと
に跨るような長方形とにしている。
121,131を形成しておくのは、以下の理由によ
る。即ち、当初の設計パターンで、その入力端子がユニ
ットセル外配線チャネルの入力信号線に接続されていた
ユニットセルを、論理変更に伴って電位固定するに当た
っては、配線パターンのみを変更することが望ましい。
例えば入力端子12,13を定電圧電源Vcc(電源プ
レート)に接続して電位固定を行うのであれば、入力端
子が形成された接続部の全部が前述のようにユニットセ
ル外配線チャネル形成領域C内にあるならば、この接続
部を定電圧電源(電源プレート)に接続させるには、電
源プレートをユニットセル外配線チャネル形成領域Cに
まで広げるように配線パターンを決定しなければなら
ず、実装率の低下につながる(電源プレートが広げられ
たユニットセル外配線チャネル形成領域に入力信号線が
形成できない)。そこで本実施例のユニットセル100
では、上述のように接続部を、ユニットセル外配線チャ
ネル形成領域Cとユニットセルの基本構造形成領域Aと
に跨るような長方形とにしている。
【0021】図3は、図2に示すユニットセル100の
入力端子12,13を、ユニットセル外配線チャネルに
形成された入力信号線G1,G2に夫々接続した状態を
示す平面図であり、図4はこれらの接続状態を示す、図
3のIV−IV線に沿う断面図である。入力端子12,13
に入力信号線G1,G2を接続させるにあたっては、当
該入力端子12,13と浮きピン処理用端子121,1
31とが形成された接続部120,130(図4には接
続部120側のみ示す)にコンタクトホールCONT1
1,CONT12を形成し、このコンタクトホールCO
NT11,CONT12を介して入力信号線(Al配線
層)G1,G2を入力端子12,13に導電接続され
る。
入力端子12,13を、ユニットセル外配線チャネルに
形成された入力信号線G1,G2に夫々接続した状態を
示す平面図であり、図4はこれらの接続状態を示す、図
3のIV−IV線に沿う断面図である。入力端子12,13
に入力信号線G1,G2を接続させるにあたっては、当
該入力端子12,13と浮きピン処理用端子121,1
31とが形成された接続部120,130(図4には接
続部120側のみ示す)にコンタクトホールCONT1
1,CONT12を形成し、このコンタクトホールCO
NT11,CONT12を介して入力信号線(Al配線
層)G1,G2を入力端子12,13に導電接続され
る。
【0022】図5は、ユニットセル100に浮きピン処
理を施した状態を示す平面図、図6は浮きピン処理を施
した状態での接続部120と定電圧電源(電源プレート
Vcc)との接続状態を示す図5のVI−VI線に沿う断面
図である。これらの図に示すように、ユニットセル10
0のpMOS側で浮きピン処理をするに当たっては、例
えば入力端子12側が定電圧電源Vccに導電接続さ
れ、これにより当該ユニットセル100が電気的に安定
した状態となる(電位固定、図7に示す論理回路)。
理を施した状態を示す平面図、図6は浮きピン処理を施
した状態での接続部120と定電圧電源(電源プレート
Vcc)との接続状態を示す図5のVI−VI線に沿う断面
図である。これらの図に示すように、ユニットセル10
0のpMOS側で浮きピン処理をするに当たっては、例
えば入力端子12側が定電圧電源Vccに導電接続さ
れ、これにより当該ユニットセル100が電気的に安定
した状態となる(電位固定、図7に示す論理回路)。
【0023】前記入力端子12を実際に電位固定する場
合には、ユニットセル外配線チャネル形成領域Cに形成
された入力端子12に代えて、当該入力端子と一体に形
成され且つユニットセル内(基本構造形成領域A内)に
形成された浮きピン処理用端子121をプレート11に
接続させる。即ち、図4に示した接続部120のコンタ
クトホールCONT11の形成位置とは異なる位置に、
当該コンタクトロールCONT11に代えて浮きピン処
理用のコンタクトホールCONT60を設け(図6参
照)、これを介して上記電源プレート(Al配線層)と
入力端子が形成された接続部120とを導電接続させ
る。
合には、ユニットセル外配線チャネル形成領域Cに形成
された入力端子12に代えて、当該入力端子と一体に形
成され且つユニットセル内(基本構造形成領域A内)に
形成された浮きピン処理用端子121をプレート11に
接続させる。即ち、図4に示した接続部120のコンタ
クトホールCONT11の形成位置とは異なる位置に、
当該コンタクトロールCONT11に代えて浮きピン処
理用のコンタクトホールCONT60を設け(図6参
照)、これを介して上記電源プレート(Al配線層)と
入力端子が形成された接続部120とを導電接続させ
る。
【0024】このように接続部120(及び接続部13
0)を、2つのコンタクトホールCONT11,60が
形成できる面積を有するように形成しておくことによっ
て、浮きピン処理の有無に拘らず、入力端子を含むトラ
ンジスタ側のレイアウトパターン(ユニットセル内の回
路パターン)を変更する必要がなくなり、従って、ユニ
ットセル外配線チャネル及びユニットセル内配線チャネ
ルの配線パターンを変更するだけで、容易に浮きピン処
理を実行することができる。又、接続部のコンタクトホ
ールCONT11形成位置をユニットセル外配線チャネ
ル形成領域C内とし、又、コンタクトホールCONT6
0形成位置をユニットセル基本構造形成領域A内とする
ことにより、浮きピン処理時に、ユニットセル外配線チ
ャネル形成領域Cにユニットセル内配線パターン(電源
プレート11)が突出しなくなり、この領域を他のユニ
ットセルでの配線接続に有効に利用できる。
0)を、2つのコンタクトホールCONT11,60が
形成できる面積を有するように形成しておくことによっ
て、浮きピン処理の有無に拘らず、入力端子を含むトラ
ンジスタ側のレイアウトパターン(ユニットセル内の回
路パターン)を変更する必要がなくなり、従って、ユニ
ットセル外配線チャネル及びユニットセル内配線チャネ
ルの配線パターンを変更するだけで、容易に浮きピン処
理を実行することができる。又、接続部のコンタクトホ
ールCONT11形成位置をユニットセル外配線チャネ
ル形成領域C内とし、又、コンタクトホールCONT6
0形成位置をユニットセル基本構造形成領域A内とする
ことにより、浮きピン処理時に、ユニットセル外配線チ
ャネル形成領域Cにユニットセル内配線パターン(電源
プレート11)が突出しなくなり、この領域を他のユニ
ットセルでの配線接続に有効に利用できる。
【0025】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では論理変更によって不要となったユニットセル
を電位固定する手法について説明したが、設計当初に、
論理構成に寄与することなく補助的に設けられたユニッ
トセルに本発明の構成を適用することも可能である。
又、本実施例では、入力端子がユニットセル基本構造内
のMOSトランジスタのゲート電極と一体に形成された
構造のユニットセルに本発明を適用した例を示したが、
これに限らず、入力端子と内部回路とが同一の導電層
(同一のマスクパターン)にて形成される全てのユニッ
トセルに本発明を適用することができる。又、本実施例
ではCMOS形のユニットセルに本発明を適用したが、
他の形式、特に、BiCMOS形のユニットセルにも本
発明は適用可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では論理変更によって不要となったユニットセル
を電位固定する手法について説明したが、設計当初に、
論理構成に寄与することなく補助的に設けられたユニッ
トセルに本発明の構成を適用することも可能である。
又、本実施例では、入力端子がユニットセル基本構造内
のMOSトランジスタのゲート電極と一体に形成された
構造のユニットセルに本発明を適用した例を示したが、
これに限らず、入力端子と内部回路とが同一の導電層
(同一のマスクパターン)にて形成される全てのユニッ
トセルに本発明を適用することができる。又、本実施例
ではCMOS形のユニットセルに本発明を適用したが、
他の形式、特に、BiCMOS形のユニットセルにも本
発明は適用可能である。
【0026】又、上記実施例では、入力端子と補助端子
(浮きピン処理用端子)とは、見かけ上、1枚の長方形
の入力パッド(接続部120,130)となるように形
成されているが、入力端子がユニットセル外チャネル形
成領域に、補助端子が基本構造形成領域に夫々位置して
いるのであれば、如何なる形状(2つのパッドが導電体
にて接続された形状)としてもよい(但し、各々の端子
はコンタクトホールが形成できる面積を有する)。又、
補助端子(浮きピン処理用端子)が定電圧電源Vccの
電源プレートと重り合わないときには、論理変更時に、
浮きピン処理のために、該電源プレートの形成を補助端
子を上方より被うように変更し、コンタクトホールを用
いてこれらを接続可能にしておけば良く、この場合で
も、ユニットセル内の回路パターンの変更は不要であ
る。
(浮きピン処理用端子)とは、見かけ上、1枚の長方形
の入力パッド(接続部120,130)となるように形
成されているが、入力端子がユニットセル外チャネル形
成領域に、補助端子が基本構造形成領域に夫々位置して
いるのであれば、如何なる形状(2つのパッドが導電体
にて接続された形状)としてもよい(但し、各々の端子
はコンタクトホールが形成できる面積を有する)。又、
補助端子(浮きピン処理用端子)が定電圧電源Vccの
電源プレートと重り合わないときには、論理変更時に、
浮きピン処理のために、該電源プレートの形成を補助端
子を上方より被うように変更し、コンタクトホールを用
いてこれらを接続可能にしておけば良く、この場合で
も、ユニットセル内の回路パターンの変更は不要であ
る。
【0027】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるCMO
S形トランジスタ又はBiCMOS形トランジスタを具
えた論理LSIに適用した例を示したが、電位固定を必
要とするLSI全般に本発明は適用可能である。
なされた発明をその背景となった利用分野であるCMO
S形トランジスタ又はBiCMOS形トランジスタを具
えた論理LSIに適用した例を示したが、電位固定を必
要とするLSI全般に本発明は適用可能である。
【0028】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ユニットセルの内部の回路設計
パターン(基本構造)を変更することなく、配線パター
ンを変更するだけで、容易に、しかも集積率の低下を来
たすことなく論理変更ができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ユニットセルの内部の回路設計
パターン(基本構造)を変更することなく、配線パター
ンを変更するだけで、容易に、しかも集積率の低下を来
たすことなく論理変更ができる。
【図1】本発明に係わる浮きピン処理用端子を具えたユ
ニットセルの回路パターンを示す平面図である。
ニットセルの回路パターンを示す平面図である。
【図2】図1の回路パターンの入力端子付近を拡大して
示した平面図である。
示した平面図である。
【図3】本発明に係わるユニットセルの入力端子を入力
信号線に接続した状態を示す平面図である。
信号線に接続した状態を示す平面図である。
【図4】図3のIV-IV線に沿う断面図である。
【図5】本発明に係わるユニットセルに浮きピン処理を
施した状態を示す平面図である。
施した状態を示す平面図である。
【図6】図5のVI-VI線に沿う断面図である。
【図7】浮きピン処理を行った場合に得られる論理を示
す回路図である。
す回路図である。
【図8】従来のユニットセルの回路パターンを示す平面
図である。
図である。
【図9】従来のユニットセルに対して行われていた浮き
ピン処理の一態様を示す平面図である。
ピン処理の一態様を示す平面図である。
【図10】従来のユニットセルに対して行われていた浮
きピン処理の他の態様を示す平面図である。
きピン処理の他の態様を示す平面図である。
11,51 電源プレート(定電圧電源用プレート) 12,13,52,53 入力端子 100 ユニットセル 120,130 接続部 121,131 浮きピン処理用端子(補助端子) A (ユニットセル)基本構造形成領域 C,D ユニットセル外配線チャネル形成領域 G,H 入力信号線
Claims (4)
- 【請求項1】 複数のユニットセルを有し、各々のユニ
ットセル形成領域がユニットセル基本構造形成領域及び
ユニットセル外配線チャネル形成領域とに分割されると
共に、互いのユニットセルの入力端子が、ユニットセル
外配線チャネル形成領域の上方に絶縁膜を介して形成さ
れた入力信号線により導電接続され、電源用プレートが
ユニットセル基本構造形成領域を被うように絶縁膜を介
して形成された半導体集積回路装置において、 前記ユ
ニットセル基本構造形成領域に前記入力端子と同一の導
電層を用いた補助端子が当該入力端子と一体に形成さ
れ、 前記補助端子は、前記ユニットセル基本構造形成領域の
前記電源用プレートに被われた部分に形成されてなるこ
とを特徴とする半導体集積回路装置。 - 【請求項2】 前記ユニットセルはCMOSトランジス
タ構造を採り、前記入力端子及び補助端子は、トランジ
スタのゲート電極と同一の導電層により形成されてなる
ことを特徴とする請求項1に記載の半導体集積回路装
置。 - 【請求項3】 ユニットセル基本構造形成領域とユニッ
トセル外配線チャネル形成領域とを含んでなるユニット
セルと、 上記ユニットセル基本構造形成領域内に形成されるCM
OSトランジスタに動作電圧を供給する電源層とを有
し、 上記ユニットセル基本構造形成領域内に形成されるCM
OSトランジスタのゲート電極を形成している導電層
は、その一部が上記電源層下の上記ユニットセル基本構
造形成領域に延在され、かつ別の一部が上記ユニットセ
ル外配線チャネル形成領域に延在された接続領域を有
し、上記接続領域は、上記ユニットセル外配線チャネル形成
領域に形成され上記トランジスタのゲート電極に入力信
号を与える入力信号線と接続するための第1のコンタク
トホールおよび上記電源層と接続するための第2のコン
タクトホールとを形成可能な大きさを有する ことを特徴
とする半導体集積回路装置。 - 【請求項4】 上記導電層は上記CMOSトランジスタ
のゲート電極となる第1の幅を有する領域を有し、上記接続領域は上記第1の幅よりも広い ことを特徴とす
る請求項3記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32684691A JP3218437B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32684691A JP3218437B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136264A JPH05136264A (ja) | 1993-06-01 |
JP3218437B2 true JP3218437B2 (ja) | 2001-10-15 |
Family
ID=18192370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32684691A Expired - Fee Related JP3218437B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3218437B2 (ja) |
-
1991
- 1991-11-14 JP JP32684691A patent/JP3218437B2/ja not_active Expired - Fee Related
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---|---|
JPH05136264A (ja) | 1993-06-01 |
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