JP2981275B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2981275B2 JP2981275B2 JP2289552A JP28955290A JP2981275B2 JP 2981275 B2 JP2981275 B2 JP 2981275B2 JP 2289552 A JP2289552 A JP 2289552A JP 28955290 A JP28955290 A JP 28955290A JP 2981275 B2 JP2981275 B2 JP 2981275B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、機器をプログラムに従って動作制御するプ
ログラマブルコントローラに関するものである。
ログラマブルコントローラに関するものである。
［従来の技術］ 機器をプログラムに従って動作制御するプログラマブ
ルコントローラにおいては、アナログデータである入力
データを一旦ディジタルデータに変換して記憶してお
き、この記憶された変換データを用いて演算処理手段と
してのCPUがプログラムに従った演算処理を行うように
していた。ここで、このプログラマブルコントローラに
入力されるアナログデータをディジタルデータに変換し
て格納するA/D変換手段Ａは、第３図に示すように、ア
ナログデータをディジタルデータに変換するA/Dコンバ
ータ１と、このA/Dコンバータ１による変換データを一
時記憶する変換データバッファ２（例えばIC74HC574な
どを用いて構成してある）と、A/Dコンバータ１で入力
データをA/D変換するタイミング信号を与えると共に、A
/Dコンバータ１から変換データを読み出して変換データ
バッファ２に書き込ませる制御を行う変換タイミング回
路３とで構成されている。
ルコントローラにおいては、アナログデータである入力
データを一旦ディジタルデータに変換して記憶してお
き、この記憶された変換データを用いて演算処理手段と
してのCPUがプログラムに従った演算処理を行うように
していた。ここで、このプログラマブルコントローラに
入力されるアナログデータをディジタルデータに変換し
て格納するA/D変換手段Ａは、第３図に示すように、ア
ナログデータをディジタルデータに変換するA/Dコンバ
ータ１と、このA/Dコンバータ１による変換データを一
時記憶する変換データバッファ２（例えばIC74HC574な
どを用いて構成してある）と、A/Dコンバータ１で入力
データをA/D変換するタイミング信号を与えると共に、A
/Dコンバータ１から変換データを読み出して変換データ
バッファ２に書き込ませる制御を行う変換タイミング回
路３とで構成されている。
このプログラマブルコントローラのA/D変換回路で
は、変換タイミング回路２から2ms毎に出力されるコン
バータ信号▲▼に応じてA/Dコンバータ１が入力
データをディジタルデータに変換し、変換タイミング回
路３の読出信号▲▼に応じてA/Dコンバータ１から
変換データを読みだし、クロック信号CKで変換データを
変換データバッファ２に格納するというように動作す
る。
は、変換タイミング回路２から2ms毎に出力されるコン
バータ信号▲▼に応じてA/Dコンバータ１が入力
データをディジタルデータに変換し、変換タイミング回
路３の読出信号▲▼に応じてA/Dコンバータ１から
変換データを読みだし、クロック信号CKで変換データを
変換データバッファ２に格納するというように動作す
る。
上記変換データバッファ２に格納された変換データ
は、第４図に示す処理フローをCPUで実行されることに
よってCPUが読み出す。この際に、CPUは読出信号▲
▼をアクティブとすると共に、読出を行う変換データの
アドレスをアドレスデータで指定してデコード回路４に
よって適宜変換データを読出可能として変換データの読
出を行う。
は、第４図に示す処理フローをCPUで実行されることに
よってCPUが読み出す。この際に、CPUは読出信号▲
▼をアクティブとすると共に、読出を行う変換データの
アドレスをアドレスデータで指定してデコード回路４に
よって適宜変換データを読出可能として変換データの読
出を行う。
［発明が解決しようとする課題］ ところが、上述のプログラマブルコントローラにおい
てはA/D変換回路とCPUからの変換データの読出動作とが
非同期で行われるため、第５図の右側に示すように、出
力イネーブル信号▲▼とクロック信号CKをにぶつか
りを生じると、誤った変換値がCPUに読み込まれること
があった。つまりは、変換データバッファ用ICとして74
HC574を用いた場合を例として説明すると、この74HC574
は出力イネーブル信号▲▼がアクティブな状態で、
クロック信号CKがローレベルからハイレベルとなり新た
なデータを正しく出力するまでには最大19nsのデータセ
ットアップ時間が必要であり、このデータセットアップ
時間内に出力イネーブル信号▲▼がローレベルから
ハイレベルとなると（CPUよりデータが読み出される
と）、誤った変換値がCPUに読み込まれるのである。こ
れを防止するためには一方がアクティブである場合に、
他方を強制的にノンアクティブとする回路を設ければよ
いのであるが、これではハード構成が複雑となるという
問題がある。
てはA/D変換回路とCPUからの変換データの読出動作とが
非同期で行われるため、第５図の右側に示すように、出
力イネーブル信号▲▼とクロック信号CKをにぶつか
りを生じると、誤った変換値がCPUに読み込まれること
があった。つまりは、変換データバッファ用ICとして74
HC574を用いた場合を例として説明すると、この74HC574
は出力イネーブル信号▲▼がアクティブな状態で、
クロック信号CKがローレベルからハイレベルとなり新た
なデータを正しく出力するまでには最大19nsのデータセ
ットアップ時間が必要であり、このデータセットアップ
時間内に出力イネーブル信号▲▼がローレベルから
ハイレベルとなると（CPUよりデータが読み出される
と）、誤った変換値がCPUに読み込まれるのである。こ
れを防止するためには一方がアクティブである場合に、
他方を強制的にノンアクティブとする回路を設ければよ
いのであるが、これではハード構成が複雑となるという
問題がある。
本発明は上述の点に鑑みて為されたものであり、その
目的とするところは、ハード構成がそのままでも、誤っ
た変換データをCPUが読み出すことがないプログラマブ
ルコントローラを提供することにある。
目的とするところは、ハード構成がそのままでも、誤っ
た変換データをCPUが読み出すことがないプログラマブ
ルコントローラを提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明は演算処理手段が
２回連続してA/D変換手段からの変換データの読出を行
い、それら読出データが一致する場合にその変換データ
が正しい変換データであるとして採用し、不一致である
場合には新たに３回目の変換データの読出を行い、その
際に読み出した変換データを正しい変換データとして採
用し、且つ上記変換データの１回目から３回の読出をA/
D変換手段の変換周期以内に行うようにしてある。
２回連続してA/D変換手段からの変換データの読出を行
い、それら読出データが一致する場合にその変換データ
が正しい変換データであるとして採用し、不一致である
場合には新たに３回目の変換データの読出を行い、その
際に読み出した変換データを正しい変換データとして採
用し、且つ上記変換データの１回目から３回の読出をA/
D変換手段の変換周期以内に行うようにしてある。
［作用］ 本発明は、上述のようにA/D変換手段の変換データの
格納処理と、演算処理手段による変換データの読出処理
とがぶつかった場合において、変換データが誤っている
ことを演算処理手段がソフト的に検出し、正しい変換デ
ータを読み出せるようにし、ハード構成的には何ら変更
せずに誤った変換データを演算処理手段が読み出して誤
動作することを防止するようにしたものである。
格納処理と、演算処理手段による変換データの読出処理
とがぶつかった場合において、変換データが誤っている
ことを演算処理手段がソフト的に検出し、正しい変換デ
ータを読み出せるようにし、ハード構成的には何ら変更
せずに誤った変換データを演算処理手段が読み出して誤
動作することを防止するようにしたものである。
［実施例］ 第１図及び第２図に本発明の一実施例を示す。本実施
例は従来技術の項で説明したと同様に非同期で変換デー
タバッファ２へのデータの書込とCPUからの変換データ
の読み出しを行うようにし、つまりはハード構成には何
ら変更を加えず、ソフト的に誤った変換データの読出を
防止するようにしたものである。つまり、本実施例では
第１図のフローチャートに示すようにCPUが変換データ
バッファ２からの変換データの読出を連続して２回行
い、それら読み出した変換データを比較し、一致してい
れば正しく読み出された、つまりは出力イネーブル信号
▲▼とクロック信号CKとのぶつかりはなかったとCP
Uが判定して、その一致する変換データをメモリエリア
に格納して、正しい変換データとして採用する。そし
て、読み出した２つの変換データが不一致である場合に
は、出力イネーブル信号▲▼とクロック信号CKとの
ぶつかりがあったと判定し、この際にはそれら２つのデ
ータのいずれも変換値としては採用せず、新たに変換デ
ータの読出を行い、この際に読み出した変換データを正
しい変換データとして採用する。ここで、３回目に読出
を行った変換データを無条件に正しい変換データとして
採用しても問題がないのは、クロック信号CKは第２図
（ａ）に示すように2ms毎にしかアクティブにならず、
同図（ｂ）に示すように少なくとも３回の読出がクロッ
ク信号CKがノンアクティブとなる期間よりも短くしてあ
るため、３回目に読み出される変換データの読出時点で
出力イネーブル信号▲▼とクロック信号CKとがぶつ
かることがあり得ないからである。なお、第２図の場合
に３回目の読出を１回目の読出から57μｓ後に行った場
合を示す。ところで、２回の変換データの読出の際に、
変換データが正常に更新された場合にも、読み出された
２つの変換データが不一致である場合を生じることがあ
るが、この場合にも上述のように３回目に正常に変換デ
ータが読み出されるので問題がない。本実施例によれ
ば、誤った変換データがCPUで読み出されることを防止
でき、しかもハード構成的に何ら変更しなくてもよいの
で、CPUとA/D変換手段Ａとの間のインターフェース回路
を複雑な構成としたりする必要がなく、コストアップを
生じることなく、変換データの読出の信頼性を向上させ
ることができる。
例は従来技術の項で説明したと同様に非同期で変換デー
タバッファ２へのデータの書込とCPUからの変換データ
の読み出しを行うようにし、つまりはハード構成には何
ら変更を加えず、ソフト的に誤った変換データの読出を
防止するようにしたものである。つまり、本実施例では
第１図のフローチャートに示すようにCPUが変換データ
バッファ２からの変換データの読出を連続して２回行
い、それら読み出した変換データを比較し、一致してい
れば正しく読み出された、つまりは出力イネーブル信号
▲▼とクロック信号CKとのぶつかりはなかったとCP
Uが判定して、その一致する変換データをメモリエリア
に格納して、正しい変換データとして採用する。そし
て、読み出した２つの変換データが不一致である場合に
は、出力イネーブル信号▲▼とクロック信号CKとの
ぶつかりがあったと判定し、この際にはそれら２つのデ
ータのいずれも変換値としては採用せず、新たに変換デ
ータの読出を行い、この際に読み出した変換データを正
しい変換データとして採用する。ここで、３回目に読出
を行った変換データを無条件に正しい変換データとして
採用しても問題がないのは、クロック信号CKは第２図
（ａ）に示すように2ms毎にしかアクティブにならず、
同図（ｂ）に示すように少なくとも３回の読出がクロッ
ク信号CKがノンアクティブとなる期間よりも短くしてあ
るため、３回目に読み出される変換データの読出時点で
出力イネーブル信号▲▼とクロック信号CKとがぶつ
かることがあり得ないからである。なお、第２図の場合
に３回目の読出を１回目の読出から57μｓ後に行った場
合を示す。ところで、２回の変換データの読出の際に、
変換データが正常に更新された場合にも、読み出された
２つの変換データが不一致である場合を生じることがあ
るが、この場合にも上述のように３回目に正常に変換デ
ータが読み出されるので問題がない。本実施例によれ
ば、誤った変換データがCPUで読み出されることを防止
でき、しかもハード構成的に何ら変更しなくてもよいの
で、CPUとA/D変換手段Ａとの間のインターフェース回路
を複雑な構成としたりする必要がなく、コストアップを
生じることなく、変換データの読出の信頼性を向上させ
ることができる。
［発明の効果］ 本発明は上述のように、演算処理手段が２回連続して
A/D変換手段からの変換データの読出を行い、それら読
出データが一致する場合にその変換データが正しい変換
データであるとして採用し、不一致である場合には新た
に３回目の変換データの読出を行い、その際に読み出し
た変換データを正しい変換データとして採用し、且つ上
記変換データの１回目から３回の読出をA/D変換手段の
変換周期以内に行うようにしてあるので、A/D変換手段
の変換データの格納処理と、演算処理手段による変換デ
ータの読出処理とがぶつかった場合において、変換デー
タが誤っていることを演算処理手段がソフト的に検出で
き、正しい変換データを新たに読み出せる。従って、ハ
ード構成的には何ら変更せずに誤った変換データを演算
処理手段が読み出して誤動作することを防止できる。
A/D変換手段からの変換データの読出を行い、それら読
出データが一致する場合にその変換データが正しい変換
データであるとして採用し、不一致である場合には新た
に３回目の変換データの読出を行い、その際に読み出し
た変換データを正しい変換データとして採用し、且つ上
記変換データの１回目から３回の読出をA/D変換手段の
変換周期以内に行うようにしてあるので、A/D変換手段
の変換データの格納処理と、演算処理手段による変換デ
ータの読出処理とがぶつかった場合において、変換デー
タが誤っていることを演算処理手段がソフト的に検出で
き、正しい変換データを新たに読み出せる。従って、ハ
ード構成的には何ら変更せずに誤った変換データを演算
処理手段が読み出して誤動作することを防止できる。
第１図は本発明の一実施例の動作を示すフローチャー
ト、第２図は同上の動作説明図、第３図は従来例のA/D
変換手段の回路図、第４図は同上の変換データの読出動
作を示すフローチャート、第５図は同上の問題点の説明
図である。 ＡはA/D変換手段である。
ト、第２図は同上の動作説明図、第３図は従来例のA/D
変換手段の回路図、第４図は同上の変換データの読出動
作を示すフローチャート、第５図は同上の問題点の説明
図である。 ＡはA/D変換手段である。
Claims (1)
- 【請求項１】入力されるアナログデータをディジタルデ
ータに変換して格納する動作を一定周期で行うA/D変換
手段と、A/D変換手段に格納された変換データを読み出
してこの変換データを用いたプログラムに従った演算処
理を行う演算処理手段とを備えたプログラマブルコント
ローラにおいて、演算処理手段が２回連続してA/D変換
手段からの変換データの読出を行い、それら読出データ
が一致する場合にその変換データが正しい変換データで
あるとして採用し、不一致である場合には新たに３回目
の変換データの読出を行い、その際に読み出した変換デ
ータを正しい変換データとして採用し、且つ上記変換デ
ータの１回目から３回の読出をA/D変換手段の上記変換
周期以内に行うようにして成ることを特徴とするプログ
ラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289552A JP2981275B2 (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289552A JP2981275B2 (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162105A JPH04162105A (ja) | 1992-06-05 |
| JP2981275B2 true JP2981275B2 (ja) | 1999-11-22 |
Family
ID=17744719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289552A Expired - Fee Related JP2981275B2 (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2981275B2 (ja) |
-
1990
- 1990-10-26 JP JP2289552A patent/JP2981275B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162105A (ja) | 1992-06-05 |
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Legal Events
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