JPH04162105A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH04162105A JPH04162105A JP28955290A JP28955290A JPH04162105A JP H04162105 A JPH04162105 A JP H04162105A JP 28955290 A JP28955290 A JP 28955290A JP 28955290 A JP28955290 A JP 28955290A JP H04162105 A JPH04162105 A JP H04162105A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 72
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、機器をプログラムに従って動作制御するプロ
グラマブルコントローラに間するものである。
グラマブルコントローラに間するものである。
［従来の技術］
機器をプログラムに従って動作制御するプログラマブル
コントローラにおいては、アナログデータである入力デ
ータを一旦デイジタルデータに変換して記憶しておき、
この記憶された変換データを用いて演算処理手段として
のＣＰＵがプログラムに従った演算処理を行うようにし
ていた。ここで、このプログラマブルコントローラに入
力されるアナログデータをディジタルデータに変換して
格納するＡ／Ｄ変換手段Ａは、第３図に示すように、ア
ナログデータをディジタルデータに変換するＡ／Ｄコン
バータ１と５このＡ／Ｄコンバータ１による変換データ
を一時記憶する変換データバッファ２（例えばＩＣ７４
８Ｃ５７４などを用いて構成しである）と、Ａ／Ｄコン
バータ１で入力データをＡ／Ｄ変換するタイミング信号
を与えると共に、Ａ／Ｄコンバータ１から変換データを
読み出して変換データバッファ２に書き込ませる制御を
行う変換タイミング回路３とで構成されている。
コントローラにおいては、アナログデータである入力デ
ータを一旦デイジタルデータに変換して記憶しておき、
この記憶された変換データを用いて演算処理手段として
のＣＰＵがプログラムに従った演算処理を行うようにし
ていた。ここで、このプログラマブルコントローラに入
力されるアナログデータをディジタルデータに変換して
格納するＡ／Ｄ変換手段Ａは、第３図に示すように、ア
ナログデータをディジタルデータに変換するＡ／Ｄコン
バータ１と５このＡ／Ｄコンバータ１による変換データ
を一時記憶する変換データバッファ２（例えばＩＣ７４
８Ｃ５７４などを用いて構成しである）と、Ａ／Ｄコン
バータ１で入力データをＡ／Ｄ変換するタイミング信号
を与えると共に、Ａ／Ｄコンバータ１から変換データを
読み出して変換データバッファ２に書き込ませる制御を
行う変換タイミング回路３とで構成されている。
このプログラマブルコントローラのＡ ／’ Ｄ変換回
路では、変換タイミング回路２から２ｍｓ毎に出力され
るコンバータ信号σＯＮに応じてＡ ／−’ Ｄコンバ
ータ１が入力データをディジタルデータに変換し、変換
タイミング回路３の読出信号π１に応じてＡ／Ｄコンバ
ータｌから変換データを読みだし、クロック信号ＣＫで
変換データを変換データバッファ２に格納するというよ
うに動作する。
路では、変換タイミング回路２から２ｍｓ毎に出力され
るコンバータ信号σＯＮに応じてＡ ／−’ Ｄコンバ
ータ１が入力データをディジタルデータに変換し、変換
タイミング回路３の読出信号π１に応じてＡ／Ｄコンバ
ータｌから変換データを読みだし、クロック信号ＣＫで
変換データを変換データバッファ２に格納するというよ
うに動作する。
上記変換データバッファ２に格納された変換データは、
第４図に示す処理フローをＣＰＵで実行されることによ
ってＣＰＵが読み出す、この際に、ＣＰＵは続出信号口
をアクティブとすると共に、読出を行う変換データのア
ドレスをアドレスデータで指定してデコード回路４によ
って適宜変換データを読出可能として変換データの読出
を行う。
第４図に示す処理フローをＣＰＵで実行されることによ
ってＣＰＵが読み出す、この際に、ＣＰＵは続出信号口
をアクティブとすると共に、読出を行う変換データのア
ドレスをアドレスデータで指定してデコード回路４によ
って適宜変換データを読出可能として変換データの読出
を行う。
［発明が解決しようとする課題］
ところが、上述のプログラマブルコントローラにおいて
はＡ／Ｄ変換回路とＣＰＵからの変換データの読出動作
とが非同期で行われるため、第５図の右側に示すように
、出力イネーブル信号σ１とクロック信号ＣＫとにぶつ
かりを生じると、誤った変換値がＣＰＵに読み込まれる
ことがあった。
はＡ／Ｄ変換回路とＣＰＵからの変換データの読出動作
とが非同期で行われるため、第５図の右側に示すように
、出力イネーブル信号σ１とクロック信号ＣＫとにぶつ
かりを生じると、誤った変換値がＣＰＵに読み込まれる
ことがあった。
つまりは、変換データバッファ用ＩＣとして７４）１（
５７４を用いた場合を例として説明すると、この７４Ｈ
Ｃ５７４は出力イネーブル信号σ１がアクティブな状態
で、クロック信号ＣＫがローレベルからハイレベルとな
り新たなデータを正しく出力するまでには最大１９ｎｓ
のデータセットフッ１時間が必要であり、このデータセ
ットアツプ時間内に出力イネーブル信号Ｃ１がローレベ
ルからハイレベルとなると（ｃｐｕよりデータが読み出
されると）、誤った変換値がＣＰＵに読み込まれるので
ある。これを防止するためには一方がアクティブである
場合に、他方を強制的にノンアクティブとする回路を設
ければよいのであるが、これではハード構成が複雑とな
るという問題がある。
５７４を用いた場合を例として説明すると、この７４Ｈ
Ｃ５７４は出力イネーブル信号σ１がアクティブな状態
で、クロック信号ＣＫがローレベルからハイレベルとな
り新たなデータを正しく出力するまでには最大１９ｎｓ
のデータセットフッ１時間が必要であり、このデータセ
ットアツプ時間内に出力イネーブル信号Ｃ１がローレベ
ルからハイレベルとなると（ｃｐｕよりデータが読み出
されると）、誤った変換値がＣＰＵに読み込まれるので
ある。これを防止するためには一方がアクティブである
場合に、他方を強制的にノンアクティブとする回路を設
ければよいのであるが、これではハード構成が複雑とな
るという問題がある。
本発明は上述の点に鑑みて為されたものであり、その目
的とするところは、ハード構成がそのままでも、誤った
変換データをＣＰＵが読み出すことがないプログラマブ
ルコントローラを提供することにある。
的とするところは、ハード構成がそのままでも、誤った
変換データをＣＰＵが読み出すことがないプログラマブ
ルコントローラを提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明は演算処理手段が２
回連続してＡ／Ｄ変換手段からの変換データの続出を行
い、それら読出データが一致する場合にその変換データ
が正しい変換データであるとして採用し、不一致である
場合には新たに３回目の変換データの読出を行い、その
際に読み出した変換データを正しい変換データとして採
用し、且つ上記変換データの１回目から３回の読出をＡ
／Ｄ変換手段の変換周期以内に行うようにしである。
回連続してＡ／Ｄ変換手段からの変換データの続出を行
い、それら読出データが一致する場合にその変換データ
が正しい変換データであるとして採用し、不一致である
場合には新たに３回目の変換データの読出を行い、その
際に読み出した変換データを正しい変換データとして採
用し、且つ上記変換データの１回目から３回の読出をＡ
／Ｄ変換手段の変換周期以内に行うようにしである。
［作用］
本発明は、上述のようにＡ／Ｄ変換手段の変換データの
格納処理と、演算処理手段による変換データの読出処理
とがぶつかった場合において、変換データが誤っている
ことを演算処理手段がソフト的に検出し、正しい変換デ
ータを読み出せるようにし、ハード構成的には何ら変更
せずに誤った変換データを演算処理手段が読み出して誤
動作することを防止するようにしたものである。
格納処理と、演算処理手段による変換データの読出処理
とがぶつかった場合において、変換データが誤っている
ことを演算処理手段がソフト的に検出し、正しい変換デ
ータを読み出せるようにし、ハード構成的には何ら変更
せずに誤った変換データを演算処理手段が読み出して誤
動作することを防止するようにしたものである。
［実施例］
第１図及び第２図に本発明の一実施例を示す。
本実施例は従来技術の項で説明したと同様に非同期で変
換データバッファ２へのデータの書込とＣＰＵからの変
換データの読み出しを行うようにし、つまりはハード構
成には何ら変更を加えず、ソフト的に誤った変換データ
の読出を防止するようにしたものである。つまり５本実
施例では第１５！Ｊのフローチャートに示すようにＣＰ
Ｕが変換データバッファ２からの変換データの読出を連
続して２回行い、それら読み出した変換データを比較し
。
換データバッファ２へのデータの書込とＣＰＵからの変
換データの読み出しを行うようにし、つまりはハード構
成には何ら変更を加えず、ソフト的に誤った変換データ
の読出を防止するようにしたものである。つまり５本実
施例では第１５！Ｊのフローチャートに示すようにＣＰ
Ｕが変換データバッファ２からの変換データの読出を連
続して２回行い、それら読み出した変換データを比較し
。
一致していれば正しく読み出された、つまりは出力イネ
ーブル信号ｄ１とタロツク信号ＣＫとのぶつかりはなか
っなとＣＰＵが判定して、その一致する変換データをメ
モリエリアに格納して、正しい変換データとして採用す
る。そして、読み出し。
ーブル信号ｄ１とタロツク信号ＣＫとのぶつかりはなか
っなとＣＰＵが判定して、その一致する変換データをメ
モリエリアに格納して、正しい変換データとして採用す
る。そして、読み出し。
た２つの変換データが不一致である場合には、出力イネ
ーブル信号び１とクロック信号ＣＫとのぶつかりがあっ
たと判定し、この際にはそれら２つのデータのいずれも
変換値としては採用せず、新たに変換データの読出を行
い、この際に読み出した変換データを正しい変換データ
として採用する。
ーブル信号び１とクロック信号ＣＫとのぶつかりがあっ
たと判定し、この際にはそれら２つのデータのいずれも
変換値としては採用せず、新たに変換データの読出を行
い、この際に読み出した変換データを正しい変換データ
として採用する。
ここで、３回目に読出を行った変換データを無条件に正
しい変換データとして採用しても問題がないのは、クロ
ック信号ＣＫは第２図（ａ）に示すように２鵬Ｓ毎にし
かアクティブにならず、同図（ｂ）に示すように少なく
とも３回の読出がクロック信号ＣＫがノンアクティブと
なる期間よりも短くしであるため、３回目に読み出され
る変換データの読出時点で出力イネーブル信号ＯＥとク
ロック信号ＣＫとがぶつかることがあり得ないからであ
る。
しい変換データとして採用しても問題がないのは、クロ
ック信号ＣＫは第２図（ａ）に示すように２鵬Ｓ毎にし
かアクティブにならず、同図（ｂ）に示すように少なく
とも３回の読出がクロック信号ＣＫがノンアクティブと
なる期間よりも短くしであるため、３回目に読み出され
る変換データの読出時点で出力イネーブル信号ＯＥとク
ロック信号ＣＫとがぶつかることがあり得ないからであ
る。
なお、第２図の場合に３回目の読出を１回目の読出から
５７μｓ後に行った場合を示す、ところで、２回の変換
データの読出の際に、変換データが正常に更新された場
合にも、読み出された２つの変換データが不一致である
場合を生じることがあるが、この場合にも上述のように
３回目に正常に変換データが読み出されるので問題がな
い１本実施例によれば、誤った変換データがＣＰＵで読
み出されることを防止でき、しかもハード構成的に何ら
変更しなくてもよいので、ＣＰＵとＡ／Ｄ変換手段Ａと
の間のインターフェース回路を種麹な構成としたりする
必要がなく、コストアップを生じることなく、変換デー
タの読出の信頼性を向上させることができる。
５７μｓ後に行った場合を示す、ところで、２回の変換
データの読出の際に、変換データが正常に更新された場
合にも、読み出された２つの変換データが不一致である
場合を生じることがあるが、この場合にも上述のように
３回目に正常に変換データが読み出されるので問題がな
い１本実施例によれば、誤った変換データがＣＰＵで読
み出されることを防止でき、しかもハード構成的に何ら
変更しなくてもよいので、ＣＰＵとＡ／Ｄ変換手段Ａと
の間のインターフェース回路を種麹な構成としたりする
必要がなく、コストアップを生じることなく、変換デー
タの読出の信頼性を向上させることができる。
［発明の効果］
本発明は上述のように、演算処理手段が２回連続してＡ
／Ｄ変換手段からの変換データの続出を行い、それら読
出データが一致する場合にその変換データが正しい変換
データであるとして採用し、不一致である場合には新た
に３回目の変換データの続出を行い、その際に読み出し
た変換データを正しい変換データとして採用し、且つ上
記変換データの１回目から３回の読出をＡ／Ｄ変換手段
の変換周期以内に行うようにしであるので、Ａ／Ｄ変換
手段の変換データの格納処理と、演算処理手段による変
換データの読出処理とがぶつかった場合において、変換
データが誤っていることを演算処理手段がソフト的に検
出でき、正しい変換データを新たに読み出せる。従って
、ハード構成的には何ら変更せずに誤った変換データを
演算処理手段が読み出して誤動作することを防止できる
。
／Ｄ変換手段からの変換データの続出を行い、それら読
出データが一致する場合にその変換データが正しい変換
データであるとして採用し、不一致である場合には新た
に３回目の変換データの続出を行い、その際に読み出し
た変換データを正しい変換データとして採用し、且つ上
記変換データの１回目から３回の読出をＡ／Ｄ変換手段
の変換周期以内に行うようにしであるので、Ａ／Ｄ変換
手段の変換データの格納処理と、演算処理手段による変
換データの読出処理とがぶつかった場合において、変換
データが誤っていることを演算処理手段がソフト的に検
出でき、正しい変換データを新たに読み出せる。従って
、ハード構成的には何ら変更せずに誤った変換データを
演算処理手段が読み出して誤動作することを防止できる
。
第１図は本発明の一実施例の動作を示すフローチャート
、第２図は同上の動作説明図、第３図は従来例のＡ／Ｄ
変換手段の回路図、第４図は同上の変換データの読出動
作を示すフローチャート、第５図は同上の問題点の説明
図である。 ＡはＡ／Ｄ変換手段である。 代理人 弁理士 石 １）長 七 第１図 箇４図 第５１！ｌｌ
、第２図は同上の動作説明図、第３図は従来例のＡ／Ｄ
変換手段の回路図、第４図は同上の変換データの読出動
作を示すフローチャート、第５図は同上の問題点の説明
図である。 ＡはＡ／Ｄ変換手段である。 代理人 弁理士 石 １）長 七 第１図 箇４図 第５１！ｌｌ
Claims (1)
- （１）入力されるアナログデータをディジタルデータに
変換して格納する動作を一定周期で行うＡ／Ｄ変換手段
と、Ａ／Ｄ変換手段に格納された変換データを読み出し
てこの変換データを用いたプログラムに従った演算処理
を行う演算処理手段とを備えたプログラマブルコントロ
ーラにおいて、演算処理手段が２回連続してＡ／Ｄ変換
手段からの変換データの読出を行い、それら読出データ
が一致する場合にその変換データが正しい変換データで
あるとして採用し、不一致である場合には新たに３回目
の変換データの読出を行い、その際に読み出した変換デ
ータを正しい変換データとして採用し、且つ上記変換デ
ータの１回目から３回の読出をＡ／Ｄ変換手段の上記変
換周期以内に行うようにして成ることを特徴とするプロ
グラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289552A JP2981275B2 (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289552A JP2981275B2 (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162105A true JPH04162105A (ja) | 1992-06-05 |
| JP2981275B2 JP2981275B2 (ja) | 1999-11-22 |
Family
ID=17744719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289552A Expired - Fee Related JP2981275B2 (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2981275B2 (ja) |
-
1990
- 1990-10-26 JP JP2289552A patent/JP2981275B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2981275B2 (ja) | 1999-11-22 |
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Legal Events
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