JPH04353922A - データ変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ変換方法に関し
、更に詳しく言えば、各種の通信装置やデータ処理装置
等において、ＣＰＵが外部に対してシリアルデータの受
け渡しを行う場合に用いられ、特に、シリアル／パラレ
ル変換、あるいはパラレル／シリアル変換を行う際のデ
ータ変換方法に関する。

【０００２】

【従来の技術】図７〜図１１は従来例を示した図であり
、図７は、データ変換処理部の構成図、図８は、シリア
ル／パラレル（Ｓ／Ｐ）変換処理部の構成図、図９は、
シリアル／パラレル（Ｓ／Ｐ）変換処理部の一部詳細図
、図１０は、タイミングチャート（１）、図１１はタイ
ミングチャート（２）である。

【０００３】図中、１はＣＰＵ、２はデータラッチ部、
３はデータ変換部、４はパラレル／シリアル（Ｐ／Ｓ）
変換部、５はシリアル／パラレル（Ｓ／Ｐ）変換部、６
，７はラッチ回路、８はバッファ、９はアドレスデコー
ダを示す。

【０００４】従来、ＣＰＵがシリアルデータの送受信を
する際に使用するデータ変換処理部は、図７のように構
成されていた。このデータ変換処理部は、送受信するデ
ータに対して、パラレル／シリアル変換（以下、単に「
Ｐ／Ｓ変換」と略称する）及びシリアル／パラレル変換
（以下単に「Ｓ／Ｐ変換」と略称する）を行うものであ
る。

【０００５】図示のように、データ変換処理部は、ＣＰ
Ｕ１、データラッチ部２、データ変換部３で構成され、
更に、データ変換部３には、Ｐ／Ｓ変換部４とＳ／Ｐ変
換部５を設け、データラッチ部２には、ラッチ回路６，
７を設けてある。

【０００６】ＣＰＵ１から送信するパラレルデータは、
一旦、ラッチ回路６に書き込んでラッチし、その後、Ｐ
／Ｓ変換部４に取り込んでシリアルデータに変換する。

【０００７】また、外部からのシリアルデータは、Ｓ／
Ｐ変換部５に取り込んでパラレルデータに変換した後、
ラッチ回路７に書き込んでラッチし、ＣＰＵ１でラッチ
回路７のデータを読み込んで受信する。

【０００８】このようなＳ／Ｐ変換やＰ／Ｓ変換のデー
タ変換は、非同期で行われる。上記のデータ変換処理部
の内、ＣＰＵが外部からシリアルデータを受信する際の
Ｓ／Ｐ変換処理部を図８について説明する。

【０００９】図示のように、Ｓ／Ｐ変換処理部は、Ｓ／
Ｐ変換部５、ラッチ回路（ＦＦ）７、バッファ８、アド
レスデコーダ９、ＣＰＵ１等で構成する。

【００１０】ＣＰＵ１からアドレスデコーダ９に対して
は、アドレスデータを送ると共に、クロック（ＣＬＫ１
）を送る。また、アドレスデコーダ９からバッファ８に
対してはリードアドレス１〜３を送る。

【００１１】Ｓ／Ｐ変換部５には、外部からクロックＣ
ＬＫ２を送り（ＣＬＫ２は、ＣＬＫ１とは別のクロック
）、ラッチ回路７には、外部からタイミング信号を送る
。

【００１２】外部からのシリアルデータは、Ｓ／Ｐ変換
部５に取り込んだ後、パラレルデータＯ１　〜Ｏ２４に
変換してラッチ回路７に書き込む。この時、Ｓ／Ｐ変換
部５では、ＣＬＫ２に同期して処理し、ラッチ回路７で
は、タイミング信号に同期してデータのラッチを行う。

【００１３】また、ラッチ回路７にラッチしたパラレル
データＱ１　〜Ｑ２４は、バッファ８に一旦格納した後
、ＣＰＵ１によってパラレルデータに変換して読み出さ
れる。

【００１４】上記のＳ／Ｐ変換部５、ラッチ回路７、バ
ッファ８は、例えば、図１２のように構成されている。 この例では、１フレーム２４ビットのデータを取り扱う
が、１バイトが８ビットで、合計３バイトである。

【００１５】そのため、Ｓ／Ｐ変換部５には、Ｓ／Ｐ＃
１〜Ｓ／Ｐ＃３の３つのＳ／Ｐ変換部（それぞれ８ビッ
ト）を設け、データラッチ部７にはＦＦ＃１〜ＦＦ＃３
（フリップフロップ回路）の３つのラッチ回路（それぞ
れ８ビット）を設ける。また、バッファ８には＃１〜＃
３の３つのバッファ（それぞれ８ビット）を設けてある
。

【００１６】外部からのシリアルデータは、Ｓ／Ｐ変換
部５によりパラレルデータに変換し、データラッチ部７
にラッチする。ラッチしたデータは、一旦バッファ８に
取り込まれ、その後、■〜■に入力するリードアドレス
１〜３に従って、パラレルデータが読み出される。

【００１７】シリアルデータは、図１０に示したように
、２４ビット周期のデータの例であるから、１〜２４の
データが繰り返し送られてくる。

【００１８】このデータに対して、ＣＬＫ２及びタイミ
ング信号は、図示のとおりのタイミングで発生する。次
に、図１１のタイミングチャートに基づいて、各部の処
理を説明する。

【００１９】上記のシリアルデータ１〜２４は、ＣＬＫ
２に同期して、Ｓ／Ｐ変換部５のＳ／Ｐ＃３→Ｓ／Ｐ＃
２→Ｓ／Ｐ＃１の順で送られる。このデータが１〜２４
までそろった時点で、ラッチ回路７にタイミング信号が
入力すると、該タイミング信号（パルス）の立上りで、
Ｓ／Ｐ変換部５から出力されるデータＯ１　〜Ｏ２４（
１〜２４）は、ラッチ回路７にラッチされる。

【００２０】その後、再び外部からのシリアルデータは
、Ｓ／Ｐ変換部５のＳ／Ｐ＃３→Ｓ／Ｐ＃２→Ｓ／Ｐ＃
１の順で送られ、再びタイミング信号が送られると、そ
のパルスの立上りで、Ｏ１　〜Ｏ２４のデータは、ラッ
チ回路にラッチされる。

【００２１】このようにして、タイミング信号がラッチ
回路７に入力する度に、Ｏ１　〜Ｏ２４のデータがラッ
チされる。このデータラッチが行われると、直ちにラッ
チ回路７の出力データＱ１　〜Ｑ２４は１〜２４となる
。

【００２２】前記Ｑ１　〜Ｑ２４のデータはバッファ８
に取り込まれ、一時記憶される。また、上記の処理とは
関係なく、バッファ８の＃１〜＃３のバッファの■〜■
には、リードアドレス（Ｒｅａｄアドレス１〜３）が入
力すると、バッファ８からデータリードを行って、パラ
レルデータを出力し、ＣＰＵ１に取り込む。

【００２３】この場合、リードアドレスは、■，■，■
の順で入力する。従って、８ビット単位のパラレルデー
タ（Ｄ７　〜Ｄ０　）が、順次ＣＰＵ１に取り込まれる
。

【００２４】ところで、上記のタイミング信号と、■〜
■のリードアドレスは、非同期で処理されているから、
これらが重なる時がある。例えば、■にリードアドレス
が出ている時に、タイミング信号が出されると、データ
の競合が生じる。

【００２５】すなわち、■のリードアドレスにより、Ｃ
ＰＵ１は＃３のバッファからパラレルデータＤ７　〜Ｄ
０　をリードしようとするが、この時、前記のタイミン
グ信号により、ラッチ回路７から出力された次のデータ
Ｑ１　〜Ｑ２４を、バッファ８に書き込もうとする。

【００２６】このようなデータの競合が生じると、バッ
ファから読み出すデータが壊れてしまうことがある。

【００２７】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 （１）ＣＰＵがシリアルデータを送受信する際、Ｐ／Ｓ
変換、あるいはＳ／Ｐ変換を行うが、この場合、非同期
でデータの受け渡しを行っていた。このため、タイミン
グが問題となる。

【００２８】（２）例えば、上記のように、■のリード
アドレスとタイミング信号とが重なった場合には、バッ
ファからのデータリードと、バッファへのデータ書き込
みとが行われることになり、競合状態となってデータ破
壊の可能性がある。

【００２９】すなわち、Ｑ１　〜Ｑ２４の変化点と、リ
ードアドレスのタイミングが重なった場合には、ＣＰＵ
に渡すデータが壊れてしまうことがある。

【００３０】（３）バッファからのデータリードは、例
えば８ビット単位で順次行われる。このため、データの
ビット長が長くなると、処理に時間がかかる。このよう
な場合、データのリード／ライト処理中に次のデータが
送られてくることがあり、誤ったデータを出力すること
がある。

【００３１】本発明は、このような従来の課題を解決し
、ＣＰＵが外部とシリアルデータの受け渡しをする際の
非同期のデータ変換処理中に、競合が生じないようにし
て、データ破壊や誤ったデータの読み出し等を防止する
ことを目的とする。

【００３２】

【課題を解決するための手段】図１は本発明の原理図で
あり、図中、図７と同符号は同一のものを示す。また、
１０はタイミング制御部を示す。

【００３３】本発明は上記の課題を解消するため、次の
ように構成した。すなわち、シリアル／パラレル、パラ
レル／シリアルのデータ変換を行うことにより、ＣＰＵ
１が外部に対して、シリアルデータの受け渡しをする際
、前記データ変換を外部のタイミング信号を用い、ＣＰ
Ｕ１とは非同期で処理するようにしたデータ変換方法に
おいて、前記データ変換用のパラレルデータをＣＰＵ１
の制御で処理している時、ＣＰＵ１からの制御信号に基
づいて、前記タイミング信号をマスクすることにより、
変換するデータが競合しないようにした。

【００３４】

【作用】上記構成に基づく本発明の作用を、図１を参照
しながら説明する。ＣＰＵ１がシリアルデータを受け取
る時は、Ｓ／Ｐ変換部５によりパラレルデータに変換し
、ラッチ回路７にラッチする。ラッチされたパラレルデ
ータはＣＰＵ１が受け取る。

【００３５】また、ＣＰＵ１が外部へシリアルデータを
渡す時は、ＣＰＵ１からのパラレルデータをラッチ回路
６にラッチし、ラッチしたパラレルデータをＰ／Ｓ変換
部４でシリアルデータに変換し、外部へ渡す。

【００３６】このようなデータ変換処理は、ＣＰＵ１と
非同期で行われる。この場合外部からのタイミング信号
を用いてデータ変換を行うが、前記外部からのタイミン
グ信号は、タイミング制御部１０において、ＣＰＵ１か
らの制御信号に基づいてタイミング制御する。

【００３７】例えば、シリアルデータの受け取り時であ
れば、ＣＰＵ１がパラレルデータをリードしている最中
は、ラッチ回路７へタイミング信号が出ないように、マ
スクする。これにより、ラッチ回路７への次のデータの
ラッチを防止することで、データの競合が防げる。

【００３８】また、ＣＰＵ１が外部へデータを渡す時は
、ＣＰＵ１がラッチ回路６にパラレルデータを書いてい
る最中は、Ｐ／Ｓ変換部４へ送出するタイミング信号を
マスクしてデータの競合を防止する。

【００３９】このようにすれば、データの競合が防止で
き、その結果、データの破壊や誤ったデータの読み出し
等が防止できる。

【００４０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （第１実施例の説明）図２〜図５は、本発明の第１実施
例を示した図であり、図２はＳ／Ｐ変換処理部の構成図
、図３はＰ／Ｓ変換処理部の具体例、図４はタイミング
チャート（１）、図５はタイミングチャート（２）であ
る。

【００４１】図中、図１、図９と同符号は同一のものを
示す。また、１１，１２はフリップフロップ回路、１３
はアンドゲートを示す。

【００４２】第１実施例は外部からのシリアルデータを
、パラレルデータに変換した後、ＣＰＵが受信する例で
ある。第１実施例に用いるＳ／Ｐ変換処理部の構成を図
２に示す。

【００４３】このＳ／Ｐ変換処理部は、Ｓ／Ｐ変換部５
、ラッチ回路（ＦＦ）７、バッファ８、タイミング制御
部１０、アドレスデコーダ９、ＣＰＵ１で構成する。

【００４４】Ｓ／Ｐ変換部５は、外部のクロックＣＬＫ
２に同期してシリアルデータをパラレルデータに変換し
て、ラッチ回路７へ出力するものである。

【００４５】ラッチ回路７は、Ｓ／Ｐ変換部５から出力
されたパラレルデータＯ１　〜Ｏ２４を、タイミング制
御部１０から出力されるタイミング信号によりラッチす
るものである。

【００４６】バッファ８は、ラッチ回路７にラッチして
いるパラレルデータＱ１　〜Ｑ２４を取り込んで一旦記
憶しておくものである。アドレスデコーダ９は、ＣＰＵ
１からアドレスデータ、クロックＣＬＫ１等を受け取り
、アドレスデータを出力するものである。

【００４７】前記アドレスデータとしては、バッファ８
へ送出するリードアドレス１〜３と、タイミング制御部
１０へ送出するライトアドレス１（制御信号）である。

【００４８】このライトアドレス１は、通常時はローレ
ベルの「０」であり、上記のリードアドレス１〜３を出
力している間はハイレベルの「１」にするダミー信号で
あり、ＣＰＵ１が制御する。

【００４９】タイミング制御部１０は、外部からのクロ
ックＣＬＫ２と、外部からのタイミング信号、及びアド
レスデコーダ９からの上記ライトアドレス１（制御信号
）、バッファ８からのデータＤ０　（ダミーデータ）を
入力し、ラッチ回路７に送出するタイミング信号を制御
するものである。

【００５０】上記Ｓ／Ｐ変換処理部の具体例を図３に示
す。図３の構成の内、Ｓ／Ｐ変換部５、ラッチ回路７、
バッファ８の構成は、図１２と同じである。

【００５１】タイミング制御部１０は、フリップフロッ
プ回路１１，１２と、アンドゲート（ＡＮＤ）１３とで
構成する。アドレスデコーダ９には、ＣＰＵ１からアド
レスデータ（Ａ０　〜Ａ１５）、クロック（ＣＬＫ１）
、リード／ライト（Ｒ／Ｗ）信号を入力し、リードアド
レス１〜３（■〜■）と、ライトアドレス１（■）とを
出力する。

【００５２】リードアドレス１〜３は、バッファ８の■
〜■へ入力し、ライトアドレス１は、タイミング制御部
１０のフリップフロップ回路１１に入力する。

【００５３】次に、図４のタイミングチャートに基づい
て、Ｓ／Ｐ変換処理を説明する。図３のＳ／Ｐ変換部５
、ラッチ回路７、バッファ８の動作は、上記従来例と同
じなので説明を省略する。

【００５４】この実施例では、ラッチ回路７に送るタイ
ミング信号は、タイミング制御部１０から出力する。タ
イミング制御部１０では、バッファ８内のデータの内、
Ｄ０　のデータ（ダミーデータ）と、アドレスデコーダ
９から出力されるライトアドレス１（制御信号）をフリ
ップフロップ回路１１に入力し、外部からのクロックＣ
ＬＫ２をフリップフロップ回路１２に入力すると共に、
アンドゲート１３には、外部からのタイミング信号を入
力する。

【００５５】この場合、フリップフロップ回路１１の出
力をａ、フリップフロップ回路１２の出力をｂ、アンド
ゲート１３の出力をｃとする。

【００５６】アドレスデコーダ９では、ＣＰＵ側のリー
ドアドレス１が動作する時、ライトアドレス１のデータ
ビット０をハイレベルの「１」にセットする（ダミー信
号のセット）。

【００５７】従って、フリップフロップ回路１１に、Ｄ
０　＝１の状態で、アドレスデコーダ９よりライトアド
レス１のハイレベル信号「１」が入力すると、出力ａは
ハイレベルの「１」になる。この出力ａは、フリップフ
ロップ回路１２によって反転されるので、出力ｂはロー
レベルの「０」となる。

【００５８】この時、アンドゲート１３に入力するｂの
信号が「０」なので、アンドゲート１３にタイミング信
号（ハイレベルの「１」）が入力しても、アンドゲート
１３の出力ｃはローレベルのままである。すなわち、外
部からのタイミング信号がマスクされる。

【００５９】このため、ＣＰＵ１がバッファ８からデー
タの読み出しを行っている時は、仮に、ラッチ回路７に
対するタイミング信号が出されたとしても、タイミング
制御部１０によりマスクされるので、ラッチ回路７での
データラッチは行われない。すなわちデータの競合が防
止される。

【００６０】その結果、バッファ８には新たなデータが
書き込まれず、ＣＰＵ１に取り込むデータが破壊される
こともない。なお、上記ＣＰＵ１によるデータリードが
終了すると、ライトアドレス１の「１」は「０」となり
、タイミング信号のマスクは解除する。

【００６１】次に、図５のタイミングチャートについて
説明する。本実施例では、１フレームが２４ビットのた
め、アドレスが３バイト必要である。そのため、リード
アドレス１，２，３が発生する（１フレームのデータ長
が長い時）。

【００６２】このため、バッファ８に対して送出される
リードアドレスは、図５に示したように、リードアドレ
ス１、リードアドレス２、リードアドレス３の順に、時
間をずらせて発生させる。

【００６３】これらのリードアドレスにより、バッファ
８からＣＰＵ１に取り込むデータは、最初が＃３のバッ
ファの８ビットで、次が＃２のバッファの８ビット、最
後が＃１のバッファの８ビットとなる。

【００６４】このように、順次データリードを行うため
、リードアドレス１の発生時にのみ、ライトアドレス１
をハイレベルの「１」にしたのでは、リードアドレス２
、リードアドレス３の発生時にデータの競合が発生し、
データ破壊を起こすことがある。

【００６５】すなわち、リードアドレス１を動作させた
後、タイミング信号が発生したとすると、バッファのデ
ータが書き変えられてしまうが、ＣＰＵ１は、データが
書き変った事に気付かず、リードアドレス２、リードア
ドレス３の動作を行い、１フレームのデータが誤ってし
まうことがある。

【００６６】前記のような事態を避けるため、１フレー
ムのデータを全て読み込むまで、ライトアドレス１のデ
ータビット０をハイレベルの「１」にセットしておき、
タイミング信号をマスクする。

【００６７】（第２実施例の説明）図６は、第２実施例
におけるＰ／Ｓ変換処理部を示した図であり、図中、図
１と同符号は同一のものを示す。

【００６８】ＣＰＵが送出するパラレルデータを、シリ
アルデータに変換して外部へ送出するＰ／Ｓ変換処理部
は、図６のように構成した。この例は、１フレーム２４
ビットのデータが減り、１バイトが８ビット構成のデー
タである。

【００６９】従って、ラッチ回路６には、ＦＦ＃１〜＃
３の３つのラッチ回路（ＦＦ）が設けられており、また
、Ｐ／Ｓ変換部４にも＃１〜＃３の３つのＰ／Ｓ変換部
が設けてある。

【００７０】タイミング制御部１０は、上記第１実施例
と同じ構成である。ただし、タイミング制御部１０から
出力されるタイミング信号は、Ｐ／Ｓ変換部４に入力す
る。また、ラッチ部６には、ＣＰＵからのライトアドレ
スが入力している。

【００７１】この処理部では、ＣＰＵから送出したパラ
レルデータを、ラッチ回路６にラッチし、その後、Ｐ／
Ｓ変換部４に取り込み、更に、Ｐ／Ｓ変換部４からデー
タを読み出すことにより、シリアルデータを出力する。

【００７２】この時、データの競合が生じないように、
タイミング制御部１０で、外部からのタイミング信号を
制御し、Ｐ／Ｓ変換部に加えるものである。

【００７３】タイミング信号の制御は、上記第１実施例
と同じ様にして行うので、説明を省略する。

【００７４】以上説明したように、本発明によれば次の
ような効果がある。 （１）データ変換、すなわちデータのシリアル／パラレ
ル変換、あるいはパラレル／シリアル変換を行う際、デ
ータの競合が防止できる。従って、データの破壊や誤っ
たデータのリード等が防止できる。

【００７５】（２）データの競合を防止するために、タ
イミング制御部のような回路を必要とするが、この回路
は小規模な回路で済む。また、この回路のソフト制御も
小規模なものでよく、しかも汎用的に使用できる。

【００７６】（３）１フレームのデータ長が長く、ＣＰ
Ｕが複数回にわけてデータのリード／ライトを行う場合
でも、前記リード／ライト処理の全期間中、タイミング
信号をマスクするので、データの競合は防止できる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施例におけるシリアル／パラレ
ル変換処理部の構成図である。

【図３】シリアル／パラレル変換処理部の具体例である
。

【図４】第１実施例のタイミングチャート（１）である
。

【図５】第１実施例のタイミングチャート（２）である
。

【図６】第２実施例におけるパラレル／シリアル変換処
理部の構成図である。

【図７】従来のデータ変換処理部の構成図である。

【図８】従来のシリアル／パラレル変換処理部の構成図
である。

【図９】従来のシリアル／パラレル変換処理部の一部詳
細図である。

【図１０】従来例のタイミングチャート（１）である。

【図１１】従来例のタイミングチャート（２）である。

【符号の説明】

１　　ＣＰＵ ２　　データラッチ部 ３　　データ変換部 ４　　パラレル／シリアル（Ｐ／Ｓ）変換部５　　シリ
アル／パラレル（Ｓ／Ｐ）変換部６，７　　ラッチ回路 ８　　バッファ ９　　アドレスデコーダ １０　　タイミング制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　シリアル／パラレル、パラレル／シリ
   アルのデータ変換を行うことにより、ＣＰＵ（１）が外
   部に対して、シリアルデータの受け渡しをする際、前記
   データ変換を、外部のタイミング信号を用い、ＣＰＵ（
   １）とは非同期で処理するようにしたデータ変換方法に
   おいて、前記データ変換用のパラレルデータを、ＣＰＵ
   （１）の制御で処理している時、ＣＰＵ（１）からの制
   御信号（ｗｒｉｔｅ　アドレス１）に基づいて、前記タ
   イミング信号をマスクすることにより、変換するデータ
   が競合しないようにしたことを特徴とするデータ変換方
   法。