JPH04353922A - データ変換方法 - Google Patents
データ変換方法Info
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- JPH04353922A JPH04353922A JP15568991A JP15568991A JPH04353922A JP H04353922 A JPH04353922 A JP H04353922A JP 15568991 A JP15568991 A JP 15568991A JP 15568991 A JP15568991 A JP 15568991A JP H04353922 A JPH04353922 A JP H04353922A
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- 238000000034 method Methods 0.000 title claims description 8
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- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
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- 230000000873 masking effect Effects 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、データ変換方法に関し
、更に詳しく言えば、各種の通信装置やデータ処理装置
等において、CPUが外部に対してシリアルデータの受
け渡しを行う場合に用いられ、特に、シリアル/パラレ
ル変換、あるいはパラレル/シリアル変換を行う際のデ
ータ変換方法に関する。
、更に詳しく言えば、各種の通信装置やデータ処理装置
等において、CPUが外部に対してシリアルデータの受
け渡しを行う場合に用いられ、特に、シリアル/パラレ
ル変換、あるいはパラレル/シリアル変換を行う際のデ
ータ変換方法に関する。
【0002】
【従来の技術】図7〜図11は従来例を示した図であり
、図7は、データ変換処理部の構成図、図8は、シリア
ル/パラレル(S/P)変換処理部の構成図、図9は、
シリアル/パラレル(S/P)変換処理部の一部詳細図
、図10は、タイミングチャート(1)、図11はタイ
ミングチャート(2)である。
、図7は、データ変換処理部の構成図、図8は、シリア
ル/パラレル(S/P)変換処理部の構成図、図9は、
シリアル/パラレル(S/P)変換処理部の一部詳細図
、図10は、タイミングチャート(1)、図11はタイ
ミングチャート(2)である。
【0003】図中、1はCPU、2はデータラッチ部、
3はデータ変換部、4はパラレル/シリアル(P/S)
変換部、5はシリアル/パラレル(S/P)変換部、6
,7はラッチ回路、8はバッファ、9はアドレスデコー
ダを示す。
3はデータ変換部、4はパラレル/シリアル(P/S)
変換部、5はシリアル/パラレル(S/P)変換部、6
,7はラッチ回路、8はバッファ、9はアドレスデコー
ダを示す。
【0004】従来、CPUがシリアルデータの送受信を
する際に使用するデータ変換処理部は、図7のように構
成されていた。このデータ変換処理部は、送受信するデ
ータに対して、パラレル/シリアル変換(以下、単に「
P/S変換」と略称する)及びシリアル/パラレル変換
(以下単に「S/P変換」と略称する)を行うものであ
る。
する際に使用するデータ変換処理部は、図7のように構
成されていた。このデータ変換処理部は、送受信するデ
ータに対して、パラレル/シリアル変換(以下、単に「
P/S変換」と略称する)及びシリアル/パラレル変換
(以下単に「S/P変換」と略称する)を行うものであ
る。
【0005】図示のように、データ変換処理部は、CP
U1、データラッチ部2、データ変換部3で構成され、
更に、データ変換部3には、P/S変換部4とS/P変
換部5を設け、データラッチ部2には、ラッチ回路6,
7を設けてある。
U1、データラッチ部2、データ変換部3で構成され、
更に、データ変換部3には、P/S変換部4とS/P変
換部5を設け、データラッチ部2には、ラッチ回路6,
7を設けてある。
【0006】CPU1から送信するパラレルデータは、
一旦、ラッチ回路6に書き込んでラッチし、その後、P
/S変換部4に取り込んでシリアルデータに変換する。
一旦、ラッチ回路6に書き込んでラッチし、その後、P
/S変換部4に取り込んでシリアルデータに変換する。
【0007】また、外部からのシリアルデータは、S/
P変換部5に取り込んでパラレルデータに変換した後、
ラッチ回路7に書き込んでラッチし、CPU1でラッチ
回路7のデータを読み込んで受信する。
P変換部5に取り込んでパラレルデータに変換した後、
ラッチ回路7に書き込んでラッチし、CPU1でラッチ
回路7のデータを読み込んで受信する。
【0008】このようなS/P変換やP/S変換のデー
タ変換は、非同期で行われる。上記のデータ変換処理部
の内、CPUが外部からシリアルデータを受信する際の
S/P変換処理部を図8について説明する。
タ変換は、非同期で行われる。上記のデータ変換処理部
の内、CPUが外部からシリアルデータを受信する際の
S/P変換処理部を図8について説明する。
【0009】図示のように、S/P変換処理部は、S/
P変換部5、ラッチ回路(FF)7、バッファ8、アド
レスデコーダ9、CPU1等で構成する。
P変換部5、ラッチ回路(FF)7、バッファ8、アド
レスデコーダ9、CPU1等で構成する。
【0010】CPU1からアドレスデコーダ9に対して
は、アドレスデータを送ると共に、クロック(CLK1
)を送る。また、アドレスデコーダ9からバッファ8に
対してはリードアドレス1〜3を送る。
は、アドレスデータを送ると共に、クロック(CLK1
)を送る。また、アドレスデコーダ9からバッファ8に
対してはリードアドレス1〜3を送る。
【0011】S/P変換部5には、外部からクロックC
LK2を送り(CLK2は、CLK1とは別のクロック
)、ラッチ回路7には、外部からタイミング信号を送る
。
LK2を送り(CLK2は、CLK1とは別のクロック
)、ラッチ回路7には、外部からタイミング信号を送る
。
【0012】外部からのシリアルデータは、S/P変換
部5に取り込んだ後、パラレルデータO1 〜O24に
変換してラッチ回路7に書き込む。この時、S/P変換
部5では、CLK2に同期して処理し、ラッチ回路7で
は、タイミング信号に同期してデータのラッチを行う。
部5に取り込んだ後、パラレルデータO1 〜O24に
変換してラッチ回路7に書き込む。この時、S/P変換
部5では、CLK2に同期して処理し、ラッチ回路7で
は、タイミング信号に同期してデータのラッチを行う。
【0013】また、ラッチ回路7にラッチしたパラレル
データQ1 〜Q24は、バッファ8に一旦格納した後
、CPU1によってパラレルデータに変換して読み出さ
れる。
データQ1 〜Q24は、バッファ8に一旦格納した後
、CPU1によってパラレルデータに変換して読み出さ
れる。
【0014】上記のS/P変換部5、ラッチ回路7、バ
ッファ8は、例えば、図12のように構成されている。 この例では、1フレーム24ビットのデータを取り扱う
が、1バイトが8ビットで、合計3バイトである。
ッファ8は、例えば、図12のように構成されている。 この例では、1フレーム24ビットのデータを取り扱う
が、1バイトが8ビットで、合計3バイトである。
【0015】そのため、S/P変換部5には、S/P#
1〜S/P#3の3つのS/P変換部(それぞれ8ビッ
ト)を設け、データラッチ部7にはFF#1〜FF#3
(フリップフロップ回路)の3つのラッチ回路(それぞ
れ8ビット)を設ける。また、バッファ8には#1〜#
3の3つのバッファ(それぞれ8ビット)を設けてある
。
1〜S/P#3の3つのS/P変換部(それぞれ8ビッ
ト)を設け、データラッチ部7にはFF#1〜FF#3
(フリップフロップ回路)の3つのラッチ回路(それぞ
れ8ビット)を設ける。また、バッファ8には#1〜#
3の3つのバッファ(それぞれ8ビット)を設けてある
。
【0016】外部からのシリアルデータは、S/P変換
部5によりパラレルデータに変換し、データラッチ部7
にラッチする。ラッチしたデータは、一旦バッファ8に
取り込まれ、その後、■〜■に入力するリードアドレス
1〜3に従って、パラレルデータが読み出される。
部5によりパラレルデータに変換し、データラッチ部7
にラッチする。ラッチしたデータは、一旦バッファ8に
取り込まれ、その後、■〜■に入力するリードアドレス
1〜3に従って、パラレルデータが読み出される。
【0017】シリアルデータは、図10に示したように
、24ビット周期のデータの例であるから、1〜24の
データが繰り返し送られてくる。
、24ビット周期のデータの例であるから、1〜24の
データが繰り返し送られてくる。
【0018】このデータに対して、CLK2及びタイミ
ング信号は、図示のとおりのタイミングで発生する。次
に、図11のタイミングチャートに基づいて、各部の処
理を説明する。
ング信号は、図示のとおりのタイミングで発生する。次
に、図11のタイミングチャートに基づいて、各部の処
理を説明する。
【0019】上記のシリアルデータ1〜24は、CLK
2に同期して、S/P変換部5のS/P#3→S/P#
2→S/P#1の順で送られる。このデータが1〜24
までそろった時点で、ラッチ回路7にタイミング信号が
入力すると、該タイミング信号(パルス)の立上りで、
S/P変換部5から出力されるデータO1 〜O24(
1〜24)は、ラッチ回路7にラッチされる。
2に同期して、S/P変換部5のS/P#3→S/P#
2→S/P#1の順で送られる。このデータが1〜24
までそろった時点で、ラッチ回路7にタイミング信号が
入力すると、該タイミング信号(パルス)の立上りで、
S/P変換部5から出力されるデータO1 〜O24(
1〜24)は、ラッチ回路7にラッチされる。
【0020】その後、再び外部からのシリアルデータは
、S/P変換部5のS/P#3→S/P#2→S/P#
1の順で送られ、再びタイミング信号が送られると、そ
のパルスの立上りで、O1 〜O24のデータは、ラッ
チ回路にラッチされる。
、S/P変換部5のS/P#3→S/P#2→S/P#
1の順で送られ、再びタイミング信号が送られると、そ
のパルスの立上りで、O1 〜O24のデータは、ラッ
チ回路にラッチされる。
【0021】このようにして、タイミング信号がラッチ
回路7に入力する度に、O1 〜O24のデータがラッ
チされる。このデータラッチが行われると、直ちにラッ
チ回路7の出力データQ1 〜Q24は1〜24となる
。
回路7に入力する度に、O1 〜O24のデータがラッ
チされる。このデータラッチが行われると、直ちにラッ
チ回路7の出力データQ1 〜Q24は1〜24となる
。
【0022】前記Q1 〜Q24のデータはバッファ8
に取り込まれ、一時記憶される。また、上記の処理とは
関係なく、バッファ8の#1〜#3のバッファの■〜■
には、リードアドレス(Readアドレス1〜3)が入
力すると、バッファ8からデータリードを行って、パラ
レルデータを出力し、CPU1に取り込む。
に取り込まれ、一時記憶される。また、上記の処理とは
関係なく、バッファ8の#1〜#3のバッファの■〜■
には、リードアドレス(Readアドレス1〜3)が入
力すると、バッファ8からデータリードを行って、パラ
レルデータを出力し、CPU1に取り込む。
【0023】この場合、リードアドレスは、■,■,■
の順で入力する。従って、8ビット単位のパラレルデー
タ(D7 〜D0 )が、順次CPU1に取り込まれる
。
の順で入力する。従って、8ビット単位のパラレルデー
タ(D7 〜D0 )が、順次CPU1に取り込まれる
。
【0024】ところで、上記のタイミング信号と、■〜
■のリードアドレスは、非同期で処理されているから、
これらが重なる時がある。例えば、■にリードアドレス
が出ている時に、タイミング信号が出されると、データ
の競合が生じる。
■のリードアドレスは、非同期で処理されているから、
これらが重なる時がある。例えば、■にリードアドレス
が出ている時に、タイミング信号が出されると、データ
の競合が生じる。
【0025】すなわち、■のリードアドレスにより、C
PU1は#3のバッファからパラレルデータD7 〜D
0 をリードしようとするが、この時、前記のタイミン
グ信号により、ラッチ回路7から出力された次のデータ
Q1 〜Q24を、バッファ8に書き込もうとする。
PU1は#3のバッファからパラレルデータD7 〜D
0 をリードしようとするが、この時、前記のタイミン
グ信号により、ラッチ回路7から出力された次のデータ
Q1 〜Q24を、バッファ8に書き込もうとする。
【0026】このようなデータの競合が生じると、バッ
ファから読み出すデータが壊れてしまうことがある。
ファから読み出すデータが壊れてしまうことがある。
【0027】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1)CPUがシリアルデータを送受信する際、P/S
変換、あるいはS/P変換を行うが、この場合、非同期
でデータの受け渡しを行っていた。このため、タイミン
グが問題となる。
のにおいては、次のような課題があった。 (1)CPUがシリアルデータを送受信する際、P/S
変換、あるいはS/P変換を行うが、この場合、非同期
でデータの受け渡しを行っていた。このため、タイミン
グが問題となる。
【0028】(2)例えば、上記のように、■のリード
アドレスとタイミング信号とが重なった場合には、バッ
ファからのデータリードと、バッファへのデータ書き込
みとが行われることになり、競合状態となってデータ破
壊の可能性がある。
アドレスとタイミング信号とが重なった場合には、バッ
ファからのデータリードと、バッファへのデータ書き込
みとが行われることになり、競合状態となってデータ破
壊の可能性がある。
【0029】すなわち、Q1 〜Q24の変化点と、リ
ードアドレスのタイミングが重なった場合には、CPU
に渡すデータが壊れてしまうことがある。
ードアドレスのタイミングが重なった場合には、CPU
に渡すデータが壊れてしまうことがある。
【0030】(3)バッファからのデータリードは、例
えば8ビット単位で順次行われる。このため、データの
ビット長が長くなると、処理に時間がかかる。このよう
な場合、データのリード/ライト処理中に次のデータが
送られてくることがあり、誤ったデータを出力すること
がある。
えば8ビット単位で順次行われる。このため、データの
ビット長が長くなると、処理に時間がかかる。このよう
な場合、データのリード/ライト処理中に次のデータが
送られてくることがあり、誤ったデータを出力すること
がある。
【0031】本発明は、このような従来の課題を解決し
、CPUが外部とシリアルデータの受け渡しをする際の
非同期のデータ変換処理中に、競合が生じないようにし
て、データ破壊や誤ったデータの読み出し等を防止する
ことを目的とする。
、CPUが外部とシリアルデータの受け渡しをする際の
非同期のデータ変換処理中に、競合が生じないようにし
て、データ破壊や誤ったデータの読み出し等を防止する
ことを目的とする。
【0032】
【課題を解決するための手段】図1は本発明の原理図で
あり、図中、図7と同符号は同一のものを示す。また、
10はタイミング制御部を示す。
あり、図中、図7と同符号は同一のものを示す。また、
10はタイミング制御部を示す。
【0033】本発明は上記の課題を解消するため、次の
ように構成した。すなわち、シリアル/パラレル、パラ
レル/シリアルのデータ変換を行うことにより、CPU
1が外部に対して、シリアルデータの受け渡しをする際
、前記データ変換を外部のタイミング信号を用い、CP
U1とは非同期で処理するようにしたデータ変換方法に
おいて、前記データ変換用のパラレルデータをCPU1
の制御で処理している時、CPU1からの制御信号に基
づいて、前記タイミング信号をマスクすることにより、
変換するデータが競合しないようにした。
ように構成した。すなわち、シリアル/パラレル、パラ
レル/シリアルのデータ変換を行うことにより、CPU
1が外部に対して、シリアルデータの受け渡しをする際
、前記データ変換を外部のタイミング信号を用い、CP
U1とは非同期で処理するようにしたデータ変換方法に
おいて、前記データ変換用のパラレルデータをCPU1
の制御で処理している時、CPU1からの制御信号に基
づいて、前記タイミング信号をマスクすることにより、
変換するデータが競合しないようにした。
【0034】
【作用】上記構成に基づく本発明の作用を、図1を参照
しながら説明する。CPU1がシリアルデータを受け取
る時は、S/P変換部5によりパラレルデータに変換し
、ラッチ回路7にラッチする。ラッチされたパラレルデ
ータはCPU1が受け取る。
しながら説明する。CPU1がシリアルデータを受け取
る時は、S/P変換部5によりパラレルデータに変換し
、ラッチ回路7にラッチする。ラッチされたパラレルデ
ータはCPU1が受け取る。
【0035】また、CPU1が外部へシリアルデータを
渡す時は、CPU1からのパラレルデータをラッチ回路
6にラッチし、ラッチしたパラレルデータをP/S変換
部4でシリアルデータに変換し、外部へ渡す。
渡す時は、CPU1からのパラレルデータをラッチ回路
6にラッチし、ラッチしたパラレルデータをP/S変換
部4でシリアルデータに変換し、外部へ渡す。
【0036】このようなデータ変換処理は、CPU1と
非同期で行われる。この場合外部からのタイミング信号
を用いてデータ変換を行うが、前記外部からのタイミン
グ信号は、タイミング制御部10において、CPU1か
らの制御信号に基づいてタイミング制御する。
非同期で行われる。この場合外部からのタイミング信号
を用いてデータ変換を行うが、前記外部からのタイミン
グ信号は、タイミング制御部10において、CPU1か
らの制御信号に基づいてタイミング制御する。
【0037】例えば、シリアルデータの受け取り時であ
れば、CPU1がパラレルデータをリードしている最中
は、ラッチ回路7へタイミング信号が出ないように、マ
スクする。これにより、ラッチ回路7への次のデータの
ラッチを防止することで、データの競合が防げる。
れば、CPU1がパラレルデータをリードしている最中
は、ラッチ回路7へタイミング信号が出ないように、マ
スクする。これにより、ラッチ回路7への次のデータの
ラッチを防止することで、データの競合が防げる。
【0038】また、CPU1が外部へデータを渡す時は
、CPU1がラッチ回路6にパラレルデータを書いてい
る最中は、P/S変換部4へ送出するタイミング信号を
マスクしてデータの競合を防止する。
、CPU1がラッチ回路6にパラレルデータを書いてい
る最中は、P/S変換部4へ送出するタイミング信号を
マスクしてデータの競合を防止する。
【0039】このようにすれば、データの競合が防止で
き、その結果、データの破壊や誤ったデータの読み出し
等が防止できる。
き、その結果、データの破壊や誤ったデータの読み出し
等が防止できる。
【0040】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 (第1実施例の説明)図2〜図5は、本発明の第1実施
例を示した図であり、図2はS/P変換処理部の構成図
、図3はP/S変換処理部の具体例、図4はタイミング
チャート(1)、図5はタイミングチャート(2)であ
る。
する。 (第1実施例の説明)図2〜図5は、本発明の第1実施
例を示した図であり、図2はS/P変換処理部の構成図
、図3はP/S変換処理部の具体例、図4はタイミング
チャート(1)、図5はタイミングチャート(2)であ
る。
【0041】図中、図1、図9と同符号は同一のものを
示す。また、11,12はフリップフロップ回路、13
はアンドゲートを示す。
示す。また、11,12はフリップフロップ回路、13
はアンドゲートを示す。
【0042】第1実施例は外部からのシリアルデータを
、パラレルデータに変換した後、CPUが受信する例で
ある。第1実施例に用いるS/P変換処理部の構成を図
2に示す。
、パラレルデータに変換した後、CPUが受信する例で
ある。第1実施例に用いるS/P変換処理部の構成を図
2に示す。
【0043】このS/P変換処理部は、S/P変換部5
、ラッチ回路(FF)7、バッファ8、タイミング制御
部10、アドレスデコーダ9、CPU1で構成する。
、ラッチ回路(FF)7、バッファ8、タイミング制御
部10、アドレスデコーダ9、CPU1で構成する。
【0044】S/P変換部5は、外部のクロックCLK
2に同期してシリアルデータをパラレルデータに変換し
て、ラッチ回路7へ出力するものである。
2に同期してシリアルデータをパラレルデータに変換し
て、ラッチ回路7へ出力するものである。
【0045】ラッチ回路7は、S/P変換部5から出力
されたパラレルデータO1 〜O24を、タイミング制
御部10から出力されるタイミング信号によりラッチす
るものである。
されたパラレルデータO1 〜O24を、タイミング制
御部10から出力されるタイミング信号によりラッチす
るものである。
【0046】バッファ8は、ラッチ回路7にラッチして
いるパラレルデータQ1 〜Q24を取り込んで一旦記
憶しておくものである。アドレスデコーダ9は、CPU
1からアドレスデータ、クロックCLK1等を受け取り
、アドレスデータを出力するものである。
いるパラレルデータQ1 〜Q24を取り込んで一旦記
憶しておくものである。アドレスデコーダ9は、CPU
1からアドレスデータ、クロックCLK1等を受け取り
、アドレスデータを出力するものである。
【0047】前記アドレスデータとしては、バッファ8
へ送出するリードアドレス1〜3と、タイミング制御部
10へ送出するライトアドレス1(制御信号)である。
へ送出するリードアドレス1〜3と、タイミング制御部
10へ送出するライトアドレス1(制御信号)である。
【0048】このライトアドレス1は、通常時はローレ
ベルの「0」であり、上記のリードアドレス1〜3を出
力している間はハイレベルの「1」にするダミー信号で
あり、CPU1が制御する。
ベルの「0」であり、上記のリードアドレス1〜3を出
力している間はハイレベルの「1」にするダミー信号で
あり、CPU1が制御する。
【0049】タイミング制御部10は、外部からのクロ
ックCLK2と、外部からのタイミング信号、及びアド
レスデコーダ9からの上記ライトアドレス1(制御信号
)、バッファ8からのデータD0 (ダミーデータ)を
入力し、ラッチ回路7に送出するタイミング信号を制御
するものである。
ックCLK2と、外部からのタイミング信号、及びアド
レスデコーダ9からの上記ライトアドレス1(制御信号
)、バッファ8からのデータD0 (ダミーデータ)を
入力し、ラッチ回路7に送出するタイミング信号を制御
するものである。
【0050】上記S/P変換処理部の具体例を図3に示
す。図3の構成の内、S/P変換部5、ラッチ回路7、
バッファ8の構成は、図12と同じである。
す。図3の構成の内、S/P変換部5、ラッチ回路7、
バッファ8の構成は、図12と同じである。
【0051】タイミング制御部10は、フリップフロッ
プ回路11,12と、アンドゲート(AND)13とで
構成する。アドレスデコーダ9には、CPU1からアド
レスデータ(A0 〜A15)、クロック(CLK1)
、リード/ライト(R/W)信号を入力し、リードアド
レス1〜3(■〜■)と、ライトアドレス1(■)とを
出力する。
プ回路11,12と、アンドゲート(AND)13とで
構成する。アドレスデコーダ9には、CPU1からアド
レスデータ(A0 〜A15)、クロック(CLK1)
、リード/ライト(R/W)信号を入力し、リードアド
レス1〜3(■〜■)と、ライトアドレス1(■)とを
出力する。
【0052】リードアドレス1〜3は、バッファ8の■
〜■へ入力し、ライトアドレス1は、タイミング制御部
10のフリップフロップ回路11に入力する。
〜■へ入力し、ライトアドレス1は、タイミング制御部
10のフリップフロップ回路11に入力する。
【0053】次に、図4のタイミングチャートに基づい
て、S/P変換処理を説明する。図3のS/P変換部5
、ラッチ回路7、バッファ8の動作は、上記従来例と同
じなので説明を省略する。
て、S/P変換処理を説明する。図3のS/P変換部5
、ラッチ回路7、バッファ8の動作は、上記従来例と同
じなので説明を省略する。
【0054】この実施例では、ラッチ回路7に送るタイ
ミング信号は、タイミング制御部10から出力する。タ
イミング制御部10では、バッファ8内のデータの内、
D0 のデータ(ダミーデータ)と、アドレスデコーダ
9から出力されるライトアドレス1(制御信号)をフリ
ップフロップ回路11に入力し、外部からのクロックC
LK2をフリップフロップ回路12に入力すると共に、
アンドゲート13には、外部からのタイミング信号を入
力する。
ミング信号は、タイミング制御部10から出力する。タ
イミング制御部10では、バッファ8内のデータの内、
D0 のデータ(ダミーデータ)と、アドレスデコーダ
9から出力されるライトアドレス1(制御信号)をフリ
ップフロップ回路11に入力し、外部からのクロックC
LK2をフリップフロップ回路12に入力すると共に、
アンドゲート13には、外部からのタイミング信号を入
力する。
【0055】この場合、フリップフロップ回路11の出
力をa、フリップフロップ回路12の出力をb、アンド
ゲート13の出力をcとする。
力をa、フリップフロップ回路12の出力をb、アンド
ゲート13の出力をcとする。
【0056】アドレスデコーダ9では、CPU側のリー
ドアドレス1が動作する時、ライトアドレス1のデータ
ビット0をハイレベルの「1」にセットする(ダミー信
号のセット)。
ドアドレス1が動作する時、ライトアドレス1のデータ
ビット0をハイレベルの「1」にセットする(ダミー信
号のセット)。
【0057】従って、フリップフロップ回路11に、D
0 =1の状態で、アドレスデコーダ9よりライトアド
レス1のハイレベル信号「1」が入力すると、出力aは
ハイレベルの「1」になる。この出力aは、フリップフ
ロップ回路12によって反転されるので、出力bはロー
レベルの「0」となる。
0 =1の状態で、アドレスデコーダ9よりライトアド
レス1のハイレベル信号「1」が入力すると、出力aは
ハイレベルの「1」になる。この出力aは、フリップフ
ロップ回路12によって反転されるので、出力bはロー
レベルの「0」となる。
【0058】この時、アンドゲート13に入力するbの
信号が「0」なので、アンドゲート13にタイミング信
号(ハイレベルの「1」)が入力しても、アンドゲート
13の出力cはローレベルのままである。すなわち、外
部からのタイミング信号がマスクされる。
信号が「0」なので、アンドゲート13にタイミング信
号(ハイレベルの「1」)が入力しても、アンドゲート
13の出力cはローレベルのままである。すなわち、外
部からのタイミング信号がマスクされる。
【0059】このため、CPU1がバッファ8からデー
タの読み出しを行っている時は、仮に、ラッチ回路7に
対するタイミング信号が出されたとしても、タイミング
制御部10によりマスクされるので、ラッチ回路7での
データラッチは行われない。すなわちデータの競合が防
止される。
タの読み出しを行っている時は、仮に、ラッチ回路7に
対するタイミング信号が出されたとしても、タイミング
制御部10によりマスクされるので、ラッチ回路7での
データラッチは行われない。すなわちデータの競合が防
止される。
【0060】その結果、バッファ8には新たなデータが
書き込まれず、CPU1に取り込むデータが破壊される
こともない。なお、上記CPU1によるデータリードが
終了すると、ライトアドレス1の「1」は「0」となり
、タイミング信号のマスクは解除する。
書き込まれず、CPU1に取り込むデータが破壊される
こともない。なお、上記CPU1によるデータリードが
終了すると、ライトアドレス1の「1」は「0」となり
、タイミング信号のマスクは解除する。
【0061】次に、図5のタイミングチャートについて
説明する。本実施例では、1フレームが24ビットのた
め、アドレスが3バイト必要である。そのため、リード
アドレス1,2,3が発生する(1フレームのデータ長
が長い時)。
説明する。本実施例では、1フレームが24ビットのた
め、アドレスが3バイト必要である。そのため、リード
アドレス1,2,3が発生する(1フレームのデータ長
が長い時)。
【0062】このため、バッファ8に対して送出される
リードアドレスは、図5に示したように、リードアドレ
ス1、リードアドレス2、リードアドレス3の順に、時
間をずらせて発生させる。
リードアドレスは、図5に示したように、リードアドレ
ス1、リードアドレス2、リードアドレス3の順に、時
間をずらせて発生させる。
【0063】これらのリードアドレスにより、バッファ
8からCPU1に取り込むデータは、最初が#3のバッ
ファの8ビットで、次が#2のバッファの8ビット、最
後が#1のバッファの8ビットとなる。
8からCPU1に取り込むデータは、最初が#3のバッ
ファの8ビットで、次が#2のバッファの8ビット、最
後が#1のバッファの8ビットとなる。
【0064】このように、順次データリードを行うため
、リードアドレス1の発生時にのみ、ライトアドレス1
をハイレベルの「1」にしたのでは、リードアドレス2
、リードアドレス3の発生時にデータの競合が発生し、
データ破壊を起こすことがある。
、リードアドレス1の発生時にのみ、ライトアドレス1
をハイレベルの「1」にしたのでは、リードアドレス2
、リードアドレス3の発生時にデータの競合が発生し、
データ破壊を起こすことがある。
【0065】すなわち、リードアドレス1を動作させた
後、タイミング信号が発生したとすると、バッファのデ
ータが書き変えられてしまうが、CPU1は、データが
書き変った事に気付かず、リードアドレス2、リードア
ドレス3の動作を行い、1フレームのデータが誤ってし
まうことがある。
後、タイミング信号が発生したとすると、バッファのデ
ータが書き変えられてしまうが、CPU1は、データが
書き変った事に気付かず、リードアドレス2、リードア
ドレス3の動作を行い、1フレームのデータが誤ってし
まうことがある。
【0066】前記のような事態を避けるため、1フレー
ムのデータを全て読み込むまで、ライトアドレス1のデ
ータビット0をハイレベルの「1」にセットしておき、
タイミング信号をマスクする。
ムのデータを全て読み込むまで、ライトアドレス1のデ
ータビット0をハイレベルの「1」にセットしておき、
タイミング信号をマスクする。
【0067】(第2実施例の説明)図6は、第2実施例
におけるP/S変換処理部を示した図であり、図中、図
1と同符号は同一のものを示す。
におけるP/S変換処理部を示した図であり、図中、図
1と同符号は同一のものを示す。
【0068】CPUが送出するパラレルデータを、シリ
アルデータに変換して外部へ送出するP/S変換処理部
は、図6のように構成した。この例は、1フレーム24
ビットのデータが減り、1バイトが8ビット構成のデー
タである。
アルデータに変換して外部へ送出するP/S変換処理部
は、図6のように構成した。この例は、1フレーム24
ビットのデータが減り、1バイトが8ビット構成のデー
タである。
【0069】従って、ラッチ回路6には、FF#1〜#
3の3つのラッチ回路(FF)が設けられており、また
、P/S変換部4にも#1〜#3の3つのP/S変換部
が設けてある。
3の3つのラッチ回路(FF)が設けられており、また
、P/S変換部4にも#1〜#3の3つのP/S変換部
が設けてある。
【0070】タイミング制御部10は、上記第1実施例
と同じ構成である。ただし、タイミング制御部10から
出力されるタイミング信号は、P/S変換部4に入力す
る。また、ラッチ部6には、CPUからのライトアドレ
スが入力している。
と同じ構成である。ただし、タイミング制御部10から
出力されるタイミング信号は、P/S変換部4に入力す
る。また、ラッチ部6には、CPUからのライトアドレ
スが入力している。
【0071】この処理部では、CPUから送出したパラ
レルデータを、ラッチ回路6にラッチし、その後、P/
S変換部4に取り込み、更に、P/S変換部4からデー
タを読み出すことにより、シリアルデータを出力する。
レルデータを、ラッチ回路6にラッチし、その後、P/
S変換部4に取り込み、更に、P/S変換部4からデー
タを読み出すことにより、シリアルデータを出力する。
【0072】この時、データの競合が生じないように、
タイミング制御部10で、外部からのタイミング信号を
制御し、P/S変換部に加えるものである。
タイミング制御部10で、外部からのタイミング信号を
制御し、P/S変換部に加えるものである。
【0073】タイミング信号の制御は、上記第1実施例
と同じ様にして行うので、説明を省略する。
と同じ様にして行うので、説明を省略する。
【0074】以上説明したように、本発明によれば次の
ような効果がある。 (1)データ変換、すなわちデータのシリアル/パラレ
ル変換、あるいはパラレル/シリアル変換を行う際、デ
ータの競合が防止できる。従って、データの破壊や誤っ
たデータのリード等が防止できる。
ような効果がある。 (1)データ変換、すなわちデータのシリアル/パラレ
ル変換、あるいはパラレル/シリアル変換を行う際、デ
ータの競合が防止できる。従って、データの破壊や誤っ
たデータのリード等が防止できる。
【0075】(2)データの競合を防止するために、タ
イミング制御部のような回路を必要とするが、この回路
は小規模な回路で済む。また、この回路のソフト制御も
小規模なものでよく、しかも汎用的に使用できる。
イミング制御部のような回路を必要とするが、この回路
は小規模な回路で済む。また、この回路のソフト制御も
小規模なものでよく、しかも汎用的に使用できる。
【0076】(3)1フレームのデータ長が長く、CP
Uが複数回にわけてデータのリード/ライトを行う場合
でも、前記リード/ライト処理の全期間中、タイミング
信号をマスクするので、データの競合は防止できる。
Uが複数回にわけてデータのリード/ライトを行う場合
でも、前記リード/ライト処理の全期間中、タイミング
信号をマスクするので、データの競合は防止できる。
【図1】本発明の原理図である。
【図2】本発明の第1実施例におけるシリアル/パラレ
ル変換処理部の構成図である。
ル変換処理部の構成図である。
【図3】シリアル/パラレル変換処理部の具体例である
。
。
【図4】第1実施例のタイミングチャート(1)である
。
。
【図5】第1実施例のタイミングチャート(2)である
。
。
【図6】第2実施例におけるパラレル/シリアル変換処
理部の構成図である。
理部の構成図である。
【図7】従来のデータ変換処理部の構成図である。
【図8】従来のシリアル/パラレル変換処理部の構成図
である。
である。
【図9】従来のシリアル/パラレル変換処理部の一部詳
細図である。
細図である。
【図10】従来例のタイミングチャート(1)である。
【図11】従来例のタイミングチャート(2)である。
1 CPU
2 データラッチ部
3 データ変換部
4 パラレル/シリアル(P/S)変換部5 シリ
アル/パラレル(S/P)変換部6,7 ラッチ回路 8 バッファ 9 アドレスデコーダ 10 タイミング制御部
アル/パラレル(S/P)変換部6,7 ラッチ回路 8 バッファ 9 アドレスデコーダ 10 タイミング制御部
Claims (1)
- 【請求項1】 シリアル/パラレル、パラレル/シリ
アルのデータ変換を行うことにより、CPU(1)が外
部に対して、シリアルデータの受け渡しをする際、前記
データ変換を、外部のタイミング信号を用い、CPU(
1)とは非同期で処理するようにしたデータ変換方法に
おいて、前記データ変換用のパラレルデータを、CPU
(1)の制御で処理している時、CPU(1)からの制
御信号(write アドレス1)に基づいて、前記タ
イミング信号をマスクすることにより、変換するデータ
が競合しないようにしたことを特徴とするデータ変換方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15568991A JPH04353922A (ja) | 1991-05-30 | 1991-05-30 | データ変換方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15568991A JPH04353922A (ja) | 1991-05-30 | 1991-05-30 | データ変換方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04353922A true JPH04353922A (ja) | 1992-12-08 |
Family
ID=15611399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15568991A Withdrawn JPH04353922A (ja) | 1991-05-30 | 1991-05-30 | データ変換方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04353922A (ja) |
-
1991
- 1991-05-30 JP JP15568991A patent/JPH04353922A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |