JP2721611B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理が可
能なプロセッサを備えるプログラマブルコントローラに
関するものである。

【０００２】

【従来の技術】従来より、プログラマブルコントローラ
の処理速度を向上させることなどを目的として、図３に
示すように、従来から用いられている汎用のメインプロ
セッサ１１と並行動作する命令実行専用のコプロセッサ
２１を設けることが提案されている。コプロセッサ２１
としては、処理の高速化を図るために、縮小命令セット
プロセッサ（ＲＩＳＣプロセッサ）を用いることが考え
られている。この場合、ユーザ等により設計されてソー
スプログラムメモリ１２に格納されたシーケンスプログ
ラムのソースコードは、コンパイルされて縮小命令に変
換された後にオブジェクトプログラムメモリ２２に格納
され、基本命令や応用命令はオブジェクトプログラムメ
モリ２２に格納された縮小命令よりなるオブジェクトコ
ードに基づいてコプロセッサ２１で実行される。ソース
コードのコンパイルは、システムメモリ１３に格納され
たコンパイラを用いてメインプロセッサ１１によって行
われる。また、メインプロセッサ１１は、シーケンスプ
ログラムの命令の実行には用いられず、ソースコードの
コンパイルのほか、インタフェース１４を通して行われ
る周辺装置の制御や通信の制御に用いられる。メインプ
ロセッサ１１とコプロセッサ２１との間の通信はバスコ
ントローラ１５を介して行われる。ここに、メインプロ
セッサ１１のデータバスは１６ビットであり、コプロセ
ッサ２１のデータバスは、オブジェクトプログラムメモ
リ２２との間では３２ビット、データメモリ２３との間
では１６ビットになっている。バスコントローラ１５
は、メインプロセッサ１１の１６ビットのデータバスと
コプロセッサ２１の３２ビットのデータバスとを結合す
る機能を有している。コプロセッサ２１の内部処理は３
２ビットで行われるから、ＲＩＳＣプロセッサであるこ
ととあいまって命令をメインプロセッサ１１よりも高速
に実行できるのである。

【０００３】ソースコードとオブジェクトコードとの関
係は、図４のようになる。たとえば、ソースコードでは
３命令であって、各命令のワード数が２、４、４である
とき、縮小命令を用いたオブジェクトコードのワード数
は、ソースコードの各命令に対して、たとえば、３、
７、５などとなる。オブジェクトコードでは、１ワード
が１命令に対応するのであって、上述した例では、ソー
スコードで２ワードを用いる１命令が、オブジェクトコ
ードでは３命令などとなっている。

【０００４】

【発明が解決しようとする課題】ところで、コプロセッ
サ２１の命令セットには入力の立ち上がりや立ち下がり
を検出する微分処理を伴う応用命令としてパルス型応用
命令と称するものが用意されている。また、パルス型応
用命令では、スキャン毎ではなく１スキャンのみ微分処
理を行う形式が普通である。この種のパルス型応用命令
は、ほとんどの応用命令に対して用意され、たとえば、
加算命令であるＡＤＤの前に微分処理を行う命令ＰＡＤ
Ｄや、ワード単位でデータを転送する命令であるＭＶの
前に微分処理を行う命令ＰＭＶがある。パルス型応用命
令を用いれば、通常は微分命令と応用命令との２命令に
なる処理を１命令で行うことができるから、オブジェク
トプログラムメモリ２２のメモリ容量が節約され、ま
た、実行速度が向上する。

【０００５】いま、オブジェクトプログラムが図５
（ａ）のようなものであるとする。ここでは、入力の立
ち上がりを１回だけ検出して加算を行うパルス型応用命
令である命令ＰＡＤＤを用いている。入力Ｘ０がオフか
らオンに立ち上がると加算演算が行われ、出力Ｙ３０が
オンになるのである。この処理は１スキャンだけ行わ
れ、以後のスキャンでは加算演算は行われない。このよ
うな処理を行うには、前スキャンの入力Ｘ０の値を保持
しておくことが必要である。すなわち、命令ＰＡＤＤを
１スキャンのみで実行するためには、入力Ｘ０がオフか
らオンに一旦立ち上がると、以後は入力Ｘ０がオンに保
たれるようにすることが必要であって、入力Ｘ０を次ス
キャン以降ではオンに保つことによって、命令ＰＡＤＤ
で立ち上がりが検出されないようにし、加算演算が行わ
れないようにするのである。このように入力Ｘ０のオン
・オフの状態を保持するために、図５（ｂ）のように、
オブジェクトプログラムメモリ２２と同じアドレスを有
し、各メモリセルが１ビットであるデータメモリ２３を
設けることが考えられている。

【０００６】たとえば、図５（ａ）のラダー図に対応し
て図５（ｂ）に示すように、オブジェクトプログラムメ
モリ２２のアドレス０に入力Ｘ０を取込む命令、アドレ
ス１に入力Ｘ０とデータメモリ２３に保持されている値
との比較により立ち上がりの有無を検出する命令、アド
レス２に出力Ｙ３０を出す命令が格納されているものと
する。アドレス０の命令を実行して入力Ｘ０がオフから
オンに立ち上がると、アドレス１ではデータメモリ２３
のアドレス１に格納されている前スキャンの入力Ｘ０
（初期状態では入力Ｘ０はオフである）とアドレス０の
実行により得た入力Ｘ０とを比較して立ち上がりを検出
し、加算演算を実行する。その後、出力Ｙ３０を得るの
である。ここで、入力Ｘ０が一旦オンになると、以後は
データメモリ２３のアドレス１はオンに保たれるから、
アドレス０で取り込んだ入力Ｘ０がオンであってもアド
レス１で加算演算は行われることがないのである。

【０００７】一方、コプロセッサ２１では、図６に示す
ように、パイプライン処理を行うことによって実行速度
の向上を図っている。すなわち、コプロセッサ２１にお
いて命令を実行する際には、オブジェクトプログラムメ
モリ２２から命令を１つずつフェッチする命令フェッチ
サイクルＩＦ、フェッチした命令をデコードするデコー
ドサイクルＤＥＣ、デコードした命令を実行する実行サ
イクルＥＸＥの３段階を要するのが普通であり、１つの
命令のデコードの間に次命令のフェッチを行う動作を繰
り返すことによって全体としての命令の実行時間を短縮
することが考えられている。ここに、命令フェッチサイ
クルＩＦ、デコードサイクルＤＥＣ、実行サイクルＥＸ
Ｅはそれぞれ１マシンサイクルであり、１マシンサイク
ルはたとえばクロック信号の３周期分（６フェーズ）に
規定される。

【０００８】コプロセッサ２１は、１ビットの命令であ
る基本命令を実行するビット処理部を備え、ビット処理
部は演算処理が施される１ビットのデータを保持するア
キュムレータであるビットアキュムレータを備える。図
５（ｂ）のオブジェクトプログラムにおいてアドレス
（０）で取り込んだ入力Ｘ０がオンであったとすると、
ビットアキュムレータに１が格納される。次に、アドレ
ス（１）でパルス型応用命令である命令ＰＡＤＤがフェ
ッチされると、同時にデータメモリ２３の同じアドレス
のデータが読み出される。データメモリ２３には前スキ
ャンの入力Ｘ０が格納されている。たとえば、初期状態
で入力Ｘ０がオフ（＝「０」）であったとすると、デー
タメモリ２３の値は「０」である。命令ＰＡＤＤの実行
サイクルでは、データメモリ２３から読み出した値をビ
ットアキュムレータの値と比較する。ここで、データメ
モリ２３から読み出した値が「０」、ビットアキュムレ
ータの値が「１」であるとすれば、入力Ｘ０が立ち上が
ったことになるから、条件が満たされてパルス型応用命
令が実行され、さらに次命令ＯＴ Ｙ３０が実行される
のである。ここにおいて、パルス型応用命令を実行した
ときに、データメモリ２３のアドレス（１）に「１」を
書き込んでおけば、次スキャン以降は、入力Ｘ０の立ち
上がりが検出されないことになり、１スキャンのみの立
ち上がり検出が行えることになる。

【０００９】ところで、コプロセッサ２１では、１マシ
ンサイクルごとにアドレスがインクリメントされるので
あって、アドレスが（１）であるときに命令ＳＴ Ｘ０
がデコードされ、命令ＰＡＤＤがフェッチされる。さら
に、アドレスが（２）になると、命令ＳＴ Ｘ０の実
行、命令ＰＡＤＤのデコード、命令ＯＴ Ｙ３０のフェ
ッチが行われる。このようにパイプライン処理を行って
いるから、アドレスが（２）であるマシンサイクルにお
いて命令ＰＡＤＤがパルス型応用命令であることが識別
されるのであって、命令ＰＡＤＤに対応してデータメモ
リ２３のアドレス（１）にデータを書き込まなければな
らないにもかかわらず、指定アドレスがすでに（２）に
なっており、アドレス（１）にデータを書き込むことが
できないという問題がある。すなわち、上述したような
メモリ構成でパイプライン処理を行うようにすると、パ
ルス型応用命令の処理ができないという問題が生じる。

【００１０】この問題を解決するには、オブジェクトプ
ログラムメモリ２２とデータメモリ２３とのアドレスを
各別に管理することも考えられるが、アドレスの管理が
複雑になってハードウェアが複雑化するという問題があ
る。また、パルス型応用命令についてはメインプロセッ
サ１１に実行を移すことも考えられているが、コプロセ
ッサ２１による処理速度の向上という効果が半減するこ
とになる。

【００１１】本発明は上記問題点の解決を目的とするも
のであり、オブジェクトプログラムメモリとデータメモ
リとのアドレスを共通化してアドレス管理を容易にしな
がらも、パイプライン処理を不都合なく行えるようにし
たプログラマブルコントローラを提供しようとするもの
である。

【００１２】

【課題を解決するための手段】本発明では、上記目的を
達成するために、シーケンスプログラムを格納したプロ
グラムメモリと、プログラムメモリと同じアドレスを有
した各１ビットのメモリセルを有するデータメモリと、
プログラムメモリおよびデータメモリのアドレスを指定
するアドレス発生器と、アドレス発生器により指定され
たアドレスに格納されている命令をプログラムメモリか
らフェッチする命令レジスタと、命令レジスタに格納さ
れた命令をデコードする命令デコーダと、デコードされ
た命令を実行する演算部と、１つの命令のフェッチとデ
コードと実行とを順に行うとともにデコードから実行ま
での間に次命令をフェッチするようにパイプライン制御
を行うコントローラとを備えたプログラマブルコントロ
ーラにおいて、コントローラは、命令デコーダでデコー
ドした命令が微分処理を含む応用命令であるパルス型応
用命令であるときに、アドレス発生器による指定アドレ
スをデクリメントさせるとともに、命令レジスタへの次
命令のフェッチを中断させて微分処理に要するデータを
データメモリに書込み、その後、次命令のフェッチを再
開させるのである。

【００１３】

【作用】上記構成によれば、プログラムメモリとデータ
メモリとがアドレスを共有している構成において、パイ
プライン処理を行う際に、パルス型応用命令であると識
別されると、指定アドレスをデクリメントさせるととも
に、次命令のフェッチを中断させて微分処理に要するデ
ータをデータメモリに書込み、その後、次命令のフェッ
チを再開させるので、微分処理を含む応用命令であるパ
ルス型応用命令の実行の際に、パイプライン処理を一時
的に中断してデータメモリへの所要データの書込みなど
を行うことができ、プログラムメモリとデータメモリと
でアドレスを共用した簡単なハードウェアを用いながら
も、コプロセッサの内部のみで処理を行うことができ、
高速な処理が可能になるのである。

【００１４】

【実施例】図１はコプロセッサ２１の内部の要部構成を
示す。クロックジェネレータ３１は、内部回路の同期を
とるようにクロック信号を発生する。クロック信号に
は、マシンサイクルに同期する通常の同期クロックsclk
のほか、命令をフェッチするタイミングを与えるフェッ
チクロックfclk、オブジェクトプログラムメモリ２２お
よびデータメモリ２３の読込タイミングを設定するリー
ドクロックrclk、データメモリ２３への書込タイミング
を設定するライトクロックwclk、後述するプログラムカ
ウンタ４１への書換クロックcclkがある。

【００１５】命令は、フェッチクロックfclkに同期して
命令レジスタ３２に読み込まれる。また、次命令が命令
レジスタ３２に読み込まれると同時に、前命令は命令デ
コーダ３３に入力されてデコードされる。すなわち、フ
ェッチクロックfclkは、各マシンサイクルごとに１つず
つ発生するのである。命令デコーダ３３において微分命
令を含むパルス型応用命令または微分命令であると判定
されると、これらの命令に対応するパルスが発生する。
これらのパルスは、コプロセッサ２１の内部動作を制御
するコントローラ３４に入力されると同時に、オア回路
３５を通してカウンタ３６に入力され、カウンタ３６を
動作可能にする。カウンタ３６は動作可能な状態では、
同期クロックsclkをカウントするから、結果的に、カウ
ンタ３６の出力値は微分処理を含むパルス型応用命令お
よび微分命令の合計個数に相当することになる。このカ
ウンタ３６の出力はコントローラ３４に入力される。

【００１６】コントローラ３４は、データメモリ２３の
値を取り込むビットメモリレジスタ３７の値を読み込む
ことができ、またビットアキュムレータ（図示せず）に
対して信号wb,rb を授受することによって、ビットアキ
ュムレータのデータを読み出したり、ビットアキュムレ
ータにデータを書き込んだりすることができる。さら
に、コントローラ３４はコプロセッサ２１の内部に設け
たＭＰＵ（多ビットデータ処理用のＡＬＵ）の動作を制
御し、また、クロックジェネレータ３１を制御して、フ
ェッチクロックfclkやライトクロックwclkの出力タイミ
ングを制御するための、フェッチイネーブル信号fe、ラ
イトイネーブル信号weを出力する。コントローラ３４か
らは、プログラムカウンタ４１の出力値をインクリメン
トするかデクリメントするかを選択するための増減信号
indeも出力される。

【００１７】プログラムカウンタ４１の出力値は、オブ
ジェクトプログラムメモリ２２およびデータメモリ２３
のアドレスを指定するのであって、プログラムカウンタ
４１の出力端には、出力値をインクリメントするインク
リメンタ４３と、出力値をデクリメントするデクリメン
タ４４とが接続される。インクリメンタ４３とデクリメ
ンタ４５との出力はマルチプレクサであるセレクタ４２
に入力され、セレクタ４２に増減信号indeが入力される
ことによって、プログラムカウンタ４１の出力値をイン
クリメントするかデクリメントするかが選択される。す
なわち、プログラムカウンタ４１の出力値を増減して指
定アドレスを増減できるのである。

【００１８】以下に、図５の命令を実行する場合を例示
して動作を説明する。ここで説明を容易にするために、
図２に示すように、各マシンサイクルに対して第１サイ
クルから順に１〜７の数字を付すことにする。第１サイ
クルおよび第２サイクルは従来と同様になる。第２サイ
クルでは、アドレス（１）が指定されているから、パル
ス型応用命令である命令ＰＡＤＤがフェッチされるとと
もに、ビットメモリレジスタ３７にデータメモリ２３の
アドレス（１）のデータが取り込まれる。第３サイクル
では、命令ＳＴ Ｘ０が実行され、同時に命令ＰＡＤＤ
がデコードされる。ここに、命令ＰＡＤＤのデコードは
第３サイクルの前半で行われる。また、命令ＰＡＤＤの
デコードによってオア回路３５を通してカウンタ３６が
動作可能になり、カウンタ３６によって同期クロックsc
lkが計数される。コントローラ３４では命令デコーダ３
３の出力およびカウンタ３６の出力を受けて、図２
（ｃ）のように増減信号をインクリメントからデクリメ
ントに立ち下げ、プログラムカウンタ４１の出力値をデ
クリメントするように要求する。また、図２（ｅ）のよ
うにフェッチイネーブル信号feを命令のフェッチを禁止
するように立ち下げる。このとき同時に、命令ＳＴ Ｘ
０が実行され、図２（ｆ）のように、入力Ｘ０がビット
アキュムレータに書込信号wbによって書き込まれる。

【００１９】第３サイクルにおいてプログラムカウンタ
４１の出力値をデクリメントするように増減信号による
要求が出されるから、第４サイクルでは図２（ｂ）のよ
うにプログラムカウンタの出力値であるアドレスは
（１）に戻ることになる。ここで、フェッチイネーブル
信号feがフェッチを禁止しているから、第４サイクルで
は次命令ＯＴ Ｙ３０はフェッチされず、命令ＰＡＤＤ
の実行のみがなされる。また、第４サイクルの開始時に
はライトイネーブル信号weが立ち上がってビットアキュ
ムレータに格納された値（すなわち、現在のスキャンに
おけるＸ０の値）がデータメモリ２３に書き込まれるの
である。第４サイクルでは命令デコーダ３３からコント
ローラ３４への入力がないから増減信号indeはインクリ
メント側に復帰する。

【００２０】第５サイクルになると、プログラムカウン
タ４１の出力値はインクリメントされてアドレス（２）
が指定され、第５サイクルの後半部でフェッチイネーブ
ル信号feが立ち上がって命令ＯＴ Ｙ３０がフェッチさ
れることになる。第５サイクルでは命令ＰＡＤＤが実行
されるのであって、ビットアキュムレータの値と第２サ
イクルでビットメモリレジスタ３７に格納された値とが
比較され、ビットメモリレジスタ３７に格納された値が
「０」、ビットアキュムレータに格納された値が１であ
ると、立ち上がりの条件を満たすからビットアキュムレ
ータを「１」にセットする。ただし、ここではビットア
キュムレータはすでに「１」になっている。以後は通常
のパイプライン制御に復帰する。第６サイクルでは、ビ
ットアキュムレータが「１」になっていればメモリへの
書込を行うが、アキュムレータが「０」であれば無動作
になる。

【００２１】以上説明したようにパイプライン制御の乱
れを最小限に抑えてコプロセッサ２１内で命令実行の処
理を継続しているので、データメモリ２３のアドレスを
オブジェクトコードメモリ２２と共有していることとあ
いまって、ハードウェアを比較的簡単にすることがで
き、また、高速な処理が可能になるのである。また、上
記動作と並行してＭＰＵ（コプロセッサ内で多ビット命
令を処理するＡＬＵを備えたプロセッサ）では、第３サ
イクルにおいてレジスタフェッチとＡＬＵでの演算を行
い、第６サイクルにおいてビットアキュムレータの値が
確定した後に、メモリへのアクセスまたはレジスタへの
書込を行うようにする。このような並行的な処理を行う
ことによって、微分命令に対する処理と並行して応用命
令部分の処理を行うことができるのであって高速な処理
が可能になる。

【００２２】なお、上記例では説明を簡単にするため
に、パルス型応用命令を命令ＰＡＤＤのみとしている
が、実際のプログラムでは他の命令が続くのはもちろん
のことである。また、このようなパルス型応用命令をプ
ログラムの先頭に置けば、微分処理後に応用命令を実行
することと等価になる。

【００２３】

【発明の効果】本発明は上述のように、プログラムメモ
リとデータメモリとがアドレスを共有している構成にお
いて、パイプライン処理を行う際に、パルス型応用命令
であると識別されると、指定アドレスをデクリメントさ
せるとともに、次命令のフェッチを中断させて微分処理
に要するデータをデータメモリに書込み、その後、次命
令のフェッチを再開させるので、微分処理を含む応用命
令であるパルス型応用命令の実行の際に、パイプライン
処理を一時的に中断してデータメモリへの所要データの
書込みなどを行うことができ、プログラムメモリとデー
タメモリとでアドレスを共用した簡単なハードウェアを
用いながらも、コプロセッサの内部のみで処理を行うこ
とができ、高速な処理が可能になるという効果がある。

【図面の簡単な説明】

【図１】実施例を示す要部ブロック図である。

【図２】実施例の動作説明図である。

【図３】本発明に係るプログラマブルコントローラのブ
ロック図である。

【図４】本発明に係るプログラマブルコントローラでの
ソースコードとオブジェクトコードとの関係の例を示す
説明図である。

【図５】（ａ）はラダー図により表現した命令の一部を
示し、（ｂ）はメモリの構成を示す説明図である。

【図６】従来の動作を示す動作説明図である。

【符号の説明】

３１ クロックジェネレータ ３２ 命令レジスタ ３３ 命令デコーダ ３４ コントローラ ４１ プログラムカウンタ ４２ セレクタ ４３ インクリメンタ ４４ デクリメンタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 シーケンスプログラムを格納したプログ
   ラムメモリと、プログラムメモリと同じアドレスを有し
   た各１ビットのメモリセルを有するデータメモリと、プ
   ログラムメモリおよびデータメモリのアドレスを指定す
   るアドレス発生器と、アドレス発生器により指定された
   アドレスに格納されている命令をプログラムメモリから
   フェッチする命令レジスタと、命令レジスタに格納され
   た命令をデコードする命令デコーダと、デコードされた
   命令を実行する演算部と、１つの命令のフェッチとデコ
   ードと実行とを順に行うとともにデコードから実行まで
   の間に次命令をフェッチするようにパイプライン制御を
   行うコントローラとを備えたプログラマブルコントロー
   ラにおいて、コントローラは、命令デコーダでデコード
   した命令が微分処理を含む応用命令であるパルス型応用
   命令であるときに、アドレス発生器による指定アドレス
   をデクリメントさせるとともに、命令レジスタへの次命
   令のフェッチを中断させて微分処理に要するデータをデ
   ータメモリに書込み、その後、次命令のフェッチを再開
   させることを特徴とするプログラマブルコントローラ。