JP2721611B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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Description
能なプロセッサを備えるプログラマブルコントローラに
関するものである。
の処理速度を向上させることなどを目的として、図3に
示すように、従来から用いられている汎用のメインプロ
セッサ11と並行動作する命令実行専用のコプロセッサ
21を設けることが提案されている。コプロセッサ21
としては、処理の高速化を図るために、縮小命令セット
プロセッサ(RISCプロセッサ)を用いることが考え
られている。この場合、ユーザ等により設計されてソー
スプログラムメモリ12に格納されたシーケンスプログ
ラムのソースコードは、コンパイルされて縮小命令に変
換された後にオブジェクトプログラムメモリ22に格納
され、基本命令や応用命令はオブジェクトプログラムメ
モリ22に格納された縮小命令よりなるオブジェクトコ
ードに基づいてコプロセッサ21で実行される。ソース
コードのコンパイルは、システムメモリ13に格納され
たコンパイラを用いてメインプロセッサ11によって行
われる。また、メインプロセッサ11は、シーケンスプ
ログラムの命令の実行には用いられず、ソースコードの
コンパイルのほか、インタフェース14を通して行われ
る周辺装置の制御や通信の制御に用いられる。メインプ
ロセッサ11とコプロセッサ21との間の通信はバスコ
ントローラ15を介して行われる。ここに、メインプロ
セッサ11のデータバスは16ビットであり、コプロセ
ッサ21のデータバスは、オブジェクトプログラムメモ
リ22との間では32ビット、データメモリ23との間
では16ビットになっている。バスコントローラ15
は、メインプロセッサ11の16ビットのデータバスと
コプロセッサ21の32ビットのデータバスとを結合す
る機能を有している。コプロセッサ21の内部処理は3
2ビットで行われるから、RISCプロセッサであるこ
ととあいまって命令をメインプロセッサ11よりも高速
に実行できるのである。
係は、図4のようになる。たとえば、ソースコードでは
3命令であって、各命令のワード数が2、4、4である
とき、縮小命令を用いたオブジェクトコードのワード数
は、ソースコードの各命令に対して、たとえば、3、
7、5などとなる。オブジェクトコードでは、1ワード
が1命令に対応するのであって、上述した例では、ソー
スコードで2ワードを用いる1命令が、オブジェクトコ
ードでは3命令などとなっている。
サ21の命令セットには入力の立ち上がりや立ち下がり
を検出する微分処理を伴う応用命令としてパルス型応用
命令と称するものが用意されている。また、パルス型応
用命令では、スキャン毎ではなく1スキャンのみ微分処
理を行う形式が普通である。この種のパルス型応用命令
は、ほとんどの応用命令に対して用意され、たとえば、
加算命令であるADDの前に微分処理を行う命令PAD
Dや、ワード単位でデータを転送する命令であるMVの
前に微分処理を行う命令PMVがある。パルス型応用命
令を用いれば、通常は微分命令と応用命令との2命令に
なる処理を1命令で行うことができるから、オブジェク
トプログラムメモリ22のメモリ容量が節約され、ま
た、実行速度が向上する。
(a)のようなものであるとする。ここでは、入力の立
ち上がりを1回だけ検出して加算を行うパルス型応用命
令である命令PADDを用いている。入力X0がオフか
らオンに立ち上がると加算演算が行われ、出力Y30が
オンになるのである。この処理は1スキャンだけ行わ
れ、以後のスキャンでは加算演算は行われない。このよ
うな処理を行うには、前スキャンの入力X0の値を保持
しておくことが必要である。すなわち、命令PADDを
1スキャンのみで実行するためには、入力X0がオフか
らオンに一旦立ち上がると、以後は入力X0がオンに保
たれるようにすることが必要であって、入力X0を次ス
キャン以降ではオンに保つことによって、命令PADD
で立ち上がりが検出されないようにし、加算演算が行わ
れないようにするのである。このように入力X0のオン
・オフの状態を保持するために、図5(b)のように、
オブジェクトプログラムメモリ22と同じアドレスを有
し、各メモリセルが1ビットであるデータメモリ23を
設けることが考えられている。
て図5(b)に示すように、オブジェクトプログラムメ
モリ22のアドレス0に入力X0を取込む命令、アドレ
ス1に入力X0とデータメモリ23に保持されている値
との比較により立ち上がりの有無を検出する命令、アド
レス2に出力Y30を出す命令が格納されているものと
する。アドレス0の命令を実行して入力X0がオフから
オンに立ち上がると、アドレス1ではデータメモリ23
のアドレス1に格納されている前スキャンの入力X0
(初期状態では入力X0はオフである)とアドレス0の
実行により得た入力X0とを比較して立ち上がりを検出
し、加算演算を実行する。その後、出力Y30を得るの
である。ここで、入力X0が一旦オンになると、以後は
データメモリ23のアドレス1はオンに保たれるから、
アドレス0で取り込んだ入力X0がオンであってもアド
レス1で加算演算は行われることがないのである。
ように、パイプライン処理を行うことによって実行速度
の向上を図っている。すなわち、コプロセッサ21にお
いて命令を実行する際には、オブジェクトプログラムメ
モリ22から命令を1つずつフェッチする命令フェッチ
サイクルIF、フェッチした命令をデコードするデコー
ドサイクルDEC、デコードした命令を実行する実行サ
イクルEXEの3段階を要するのが普通であり、1つの
命令のデコードの間に次命令のフェッチを行う動作を繰
り返すことによって全体としての命令の実行時間を短縮
することが考えられている。ここに、命令フェッチサイ
クルIF、デコードサイクルDEC、実行サイクルEX
Eはそれぞれ1マシンサイクルであり、1マシンサイク
ルはたとえばクロック信号の3周期分(6フェーズ)に
規定される。
る基本命令を実行するビット処理部を備え、ビット処理
部は演算処理が施される1ビットのデータを保持するア
キュムレータであるビットアキュムレータを備える。図
5(b)のオブジェクトプログラムにおいてアドレス
(0)で取り込んだ入力X0がオンであったとすると、
ビットアキュムレータに1が格納される。次に、アドレ
ス(1)でパルス型応用命令である命令PADDがフェ
ッチされると、同時にデータメモリ23の同じアドレス
のデータが読み出される。データメモリ23には前スキ
ャンの入力X0が格納されている。たとえば、初期状態
で入力X0がオフ(=「0」)であったとすると、デー
タメモリ23の値は「0」である。命令PADDの実行
サイクルでは、データメモリ23から読み出した値をビ
ットアキュムレータの値と比較する。ここで、データメ
モリ23から読み出した値が「0」、ビットアキュムレ
ータの値が「1」であるとすれば、入力X0が立ち上が
ったことになるから、条件が満たされてパルス型応用命
令が実行され、さらに次命令OT Y30が実行される
のである。ここにおいて、パルス型応用命令を実行した
ときに、データメモリ23のアドレス(1)に「1」を
書き込んでおけば、次スキャン以降は、入力X0の立ち
上がりが検出されないことになり、1スキャンのみの立
ち上がり検出が行えることになる。
ンサイクルごとにアドレスがインクリメントされるので
あって、アドレスが(1)であるときに命令ST X0
がデコードされ、命令PADDがフェッチされる。さら
に、アドレスが(2)になると、命令ST X0の実
行、命令PADDのデコード、命令OT Y30のフェ
ッチが行われる。このようにパイプライン処理を行って
いるから、アドレスが(2)であるマシンサイクルにお
いて命令PADDがパルス型応用命令であることが識別
されるのであって、命令PADDに対応してデータメモ
リ23のアドレス(1)にデータを書き込まなければな
らないにもかかわらず、指定アドレスがすでに(2)に
なっており、アドレス(1)にデータを書き込むことが
できないという問題がある。すなわち、上述したような
メモリ構成でパイプライン処理を行うようにすると、パ
ルス型応用命令の処理ができないという問題が生じる。
ログラムメモリ22とデータメモリ23とのアドレスを
各別に管理することも考えられるが、アドレスの管理が
複雑になってハードウェアが複雑化するという問題があ
る。また、パルス型応用命令についてはメインプロセッ
サ11に実行を移すことも考えられているが、コプロセ
ッサ21による処理速度の向上という効果が半減するこ
とになる。
のであり、オブジェクトプログラムメモリとデータメモ
リとのアドレスを共通化してアドレス管理を容易にしな
がらも、パイプライン処理を不都合なく行えるようにし
たプログラマブルコントローラを提供しようとするもの
である。
達成するために、シーケンスプログラムを格納したプロ
グラムメモリと、プログラムメモリと同じアドレスを有
した各1ビットのメモリセルを有するデータメモリと、
プログラムメモリおよびデータメモリのアドレスを指定
するアドレス発生器と、アドレス発生器により指定され
たアドレスに格納されている命令をプログラムメモリか
らフェッチする命令レジスタと、命令レジスタに格納さ
れた命令をデコードする命令デコーダと、デコードされ
た命令を実行する演算部と、1つの命令のフェッチとデ
コードと実行とを順に行うとともにデコードから実行ま
での間に次命令をフェッチするようにパイプライン制御
を行うコントローラとを備えたプログラマブルコントロ
ーラにおいて、コントローラは、命令デコーダでデコー
ドした命令が微分処理を含む応用命令であるパルス型応
用命令であるときに、アドレス発生器による指定アドレ
スをデクリメントさせるとともに、命令レジスタへの次
命令のフェッチを中断させて微分処理に要するデータを
データメモリに書込み、その後、次命令のフェッチを再
開させるのである。
メモリとがアドレスを共有している構成において、パイ
プライン処理を行う際に、パルス型応用命令であると識
別されると、指定アドレスをデクリメントさせるととも
に、次命令のフェッチを中断させて微分処理に要するデ
ータをデータメモリに書込み、その後、次命令のフェッ
チを再開させるので、微分処理を含む応用命令であるパ
ルス型応用命令の実行の際に、パイプライン処理を一時
的に中断してデータメモリへの所要データの書込みなど
を行うことができ、プログラムメモリとデータメモリと
でアドレスを共用した簡単なハードウェアを用いながら
も、コプロセッサの内部のみで処理を行うことができ、
高速な処理が可能になるのである。
示す。クロックジェネレータ31は、内部回路の同期を
とるようにクロック信号を発生する。クロック信号に
は、マシンサイクルに同期する通常の同期クロックsclk
のほか、命令をフェッチするタイミングを与えるフェッ
チクロックfclk、オブジェクトプログラムメモリ22お
よびデータメモリ23の読込タイミングを設定するリー
ドクロックrclk、データメモリ23への書込タイミング
を設定するライトクロックwclk、後述するプログラムカ
ウンタ41への書換クロックcclkがある。
命令レジスタ32に読み込まれる。また、次命令が命令
レジスタ32に読み込まれると同時に、前命令は命令デ
コーダ33に入力されてデコードされる。すなわち、フ
ェッチクロックfclkは、各マシンサイクルごとに1つず
つ発生するのである。命令デコーダ33において微分命
令を含むパルス型応用命令または微分命令であると判定
されると、これらの命令に対応するパルスが発生する。
これらのパルスは、コプロセッサ21の内部動作を制御
するコントローラ34に入力されると同時に、オア回路
35を通してカウンタ36に入力され、カウンタ36を
動作可能にする。カウンタ36は動作可能な状態では、
同期クロックsclkをカウントするから、結果的に、カウ
ンタ36の出力値は微分処理を含むパルス型応用命令お
よび微分命令の合計個数に相当することになる。このカ
ウンタ36の出力はコントローラ34に入力される。
値を取り込むビットメモリレジスタ37の値を読み込む
ことができ、またビットアキュムレータ(図示せず)に
対して信号wb,rb を授受することによって、ビットアキ
ュムレータのデータを読み出したり、ビットアキュムレ
ータにデータを書き込んだりすることができる。さら
に、コントローラ34はコプロセッサ21の内部に設け
たMPU(多ビットデータ処理用のALU)の動作を制
御し、また、クロックジェネレータ31を制御して、フ
ェッチクロックfclkやライトクロックwclkの出力タイミ
ングを制御するための、フェッチイネーブル信号fe、ラ
イトイネーブル信号weを出力する。コントローラ34か
らは、プログラムカウンタ41の出力値をインクリメン
トするかデクリメントするかを選択するための増減信号
indeも出力される。
ジェクトプログラムメモリ22およびデータメモリ23
のアドレスを指定するのであって、プログラムカウンタ
41の出力端には、出力値をインクリメントするインク
リメンタ43と、出力値をデクリメントするデクリメン
タ44とが接続される。インクリメンタ43とデクリメ
ンタ45との出力はマルチプレクサであるセレクタ42
に入力され、セレクタ42に増減信号indeが入力される
ことによって、プログラムカウンタ41の出力値をイン
クリメントするかデクリメントするかが選択される。す
なわち、プログラムカウンタ41の出力値を増減して指
定アドレスを増減できるのである。
して動作を説明する。ここで説明を容易にするために、
図2に示すように、各マシンサイクルに対して第1サイ
クルから順に1〜7の数字を付すことにする。第1サイ
クルおよび第2サイクルは従来と同様になる。第2サイ
クルでは、アドレス(1)が指定されているから、パル
ス型応用命令である命令PADDがフェッチされるとと
もに、ビットメモリレジスタ37にデータメモリ23の
アドレス(1)のデータが取り込まれる。第3サイクル
では、命令ST X0が実行され、同時に命令PADD
がデコードされる。ここに、命令PADDのデコードは
第3サイクルの前半で行われる。また、命令PADDの
デコードによってオア回路35を通してカウンタ36が
動作可能になり、カウンタ36によって同期クロックsc
lkが計数される。コントローラ34では命令デコーダ3
3の出力およびカウンタ36の出力を受けて、図2
(c)のように増減信号をインクリメントからデクリメ
ントに立ち下げ、プログラムカウンタ41の出力値をデ
クリメントするように要求する。また、図2(e)のよ
うにフェッチイネーブル信号feを命令のフェッチを禁止
するように立ち下げる。このとき同時に、命令ST X
0が実行され、図2(f)のように、入力X0がビット
アキュムレータに書込信号wbによって書き込まれる。
41の出力値をデクリメントするように増減信号による
要求が出されるから、第4サイクルでは図2(b)のよ
うにプログラムカウンタの出力値であるアドレスは
(1)に戻ることになる。ここで、フェッチイネーブル
信号feがフェッチを禁止しているから、第4サイクルで
は次命令OT Y30はフェッチされず、命令PADD
の実行のみがなされる。また、第4サイクルの開始時に
はライトイネーブル信号weが立ち上がってビットアキュ
ムレータに格納された値(すなわち、現在のスキャンに
おけるX0の値)がデータメモリ23に書き込まれるの
である。第4サイクルでは命令デコーダ33からコント
ローラ34への入力がないから増減信号indeはインクリ
メント側に復帰する。
タ41の出力値はインクリメントされてアドレス(2)
が指定され、第5サイクルの後半部でフェッチイネーブ
ル信号feが立ち上がって命令OT Y30がフェッチさ
れることになる。第5サイクルでは命令PADDが実行
されるのであって、ビットアキュムレータの値と第2サ
イクルでビットメモリレジスタ37に格納された値とが
比較され、ビットメモリレジスタ37に格納された値が
「0」、ビットアキュムレータに格納された値が1であ
ると、立ち上がりの条件を満たすからビットアキュムレ
ータを「1」にセットする。ただし、ここではビットア
キュムレータはすでに「1」になっている。以後は通常
のパイプライン制御に復帰する。第6サイクルでは、ビ
ットアキュムレータが「1」になっていればメモリへの
書込を行うが、アキュムレータが「0」であれば無動作
になる。
れを最小限に抑えてコプロセッサ21内で命令実行の処
理を継続しているので、データメモリ23のアドレスを
オブジェクトコードメモリ22と共有していることとあ
いまって、ハードウェアを比較的簡単にすることがで
き、また、高速な処理が可能になるのである。また、上
記動作と並行してMPU(コプロセッサ内で多ビット命
令を処理するALUを備えたプロセッサ)では、第3サ
イクルにおいてレジスタフェッチとALUでの演算を行
い、第6サイクルにおいてビットアキュムレータの値が
確定した後に、メモリへのアクセスまたはレジスタへの
書込を行うようにする。このような並行的な処理を行う
ことによって、微分命令に対する処理と並行して応用命
令部分の処理を行うことができるのであって高速な処理
が可能になる。
に、パルス型応用命令を命令PADDのみとしている
が、実際のプログラムでは他の命令が続くのはもちろん
のことである。また、このようなパルス型応用命令をプ
ログラムの先頭に置けば、微分処理後に応用命令を実行
することと等価になる。
リとデータメモリとがアドレスを共有している構成にお
いて、パイプライン処理を行う際に、パルス型応用命令
であると識別されると、指定アドレスをデクリメントさ
せるとともに、次命令のフェッチを中断させて微分処理
に要するデータをデータメモリに書込み、その後、次命
令のフェッチを再開させるので、微分処理を含む応用命
令であるパルス型応用命令の実行の際に、パイプライン
処理を一時的に中断してデータメモリへの所要データの
書込みなどを行うことができ、プログラムメモリとデー
タメモリとでアドレスを共用した簡単なハードウェアを
用いながらも、コプロセッサの内部のみで処理を行うこ
とができ、高速な処理が可能になるという効果がある。
ロック図である。
ソースコードとオブジェクトコードとの関係の例を示す
説明図である。
示し、(b)はメモリの構成を示す説明図である。
Claims (1)
- 【請求項1】 シーケンスプログラムを格納したプログ
ラムメモリと、プログラムメモリと同じアドレスを有し
た各1ビットのメモリセルを有するデータメモリと、プ
ログラムメモリおよびデータメモリのアドレスを指定す
るアドレス発生器と、アドレス発生器により指定された
アドレスに格納されている命令をプログラムメモリから
フェッチする命令レジスタと、命令レジスタに格納され
た命令をデコードする命令デコーダと、デコードされた
命令を実行する演算部と、1つの命令のフェッチとデコ
ードと実行とを順に行うとともにデコードから実行まで
の間に次命令をフェッチするようにパイプライン制御を
行うコントローラとを備えたプログラマブルコントロー
ラにおいて、コントローラは、命令デコーダでデコード
した命令が微分処理を含む応用命令であるパルス型応用
命令であるときに、アドレス発生器による指定アドレス
をデクリメントさせるとともに、命令レジスタへの次命
令のフェッチを中断させて微分処理に要するデータをデ
ータメモリに書込み、その後、次命令のフェッチを再開
させることを特徴とするプログラマブルコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP602392A JP2721611B2 (ja) | 1992-01-16 | 1992-01-16 | プログラマブルコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP602392A JP2721611B2 (ja) | 1992-01-16 | 1992-01-16 | プログラマブルコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05189015A JPH05189015A (ja) | 1993-07-30 |
JP2721611B2 true JP2721611B2 (ja) | 1998-03-04 |
Family
ID=11627090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP602392A Expired - Lifetime JP2721611B2 (ja) | 1992-01-16 | 1992-01-16 | プログラマブルコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2721611B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6992600B2 (ja) * | 2018-03-02 | 2022-01-13 | 株式会社明電舎 | プログラマブルコントローラのメモリアクセス制御システム、プログラマブルコントローラのメモリアクセス制御方法 |
-
1992
- 1992-01-16 JP JP602392A patent/JP2721611B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05189015A (ja) | 1993-07-30 |
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