JP2669028B2 - コマンドレジスタ回路 - Google Patents
コマンドレジスタ回路Info
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- JP2669028B2 JP2669028B2 JP2340389A JP2340389A JP2669028B2 JP 2669028 B2 JP2669028 B2 JP 2669028B2 JP 2340389 A JP2340389 A JP 2340389A JP 2340389 A JP2340389 A JP 2340389A JP 2669028 B2 JP2669028 B2 JP 2669028B2
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- Japan
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- command
- processing
- out memory
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Description
【発明の詳細な説明】 〔概 要〕 中央処理装置からのコマンドに対する処理回路のステ
ータスを読みだすことなく、任意にコマンドを書き込む
ことのてきるプログラマブルなコマンドレジスタ回路に
関し、 前記処理回路の一つの書き込みを終了してのち次の書
き込みに移る間に生じる中断時間を削減することによ
り、中央処理装置の負担の軽減を図ることを目的とし、 コマンドに対応するデータおよび書き込み信号を送出
する中央処理装置と、該中央処理装置からの起動に従っ
て動作し、当該コマンドの処理を実行する複数の第一処
理部〜第ｎ処理部を有する処理回路との間に、前記書き
込み信号中の初期信号を遅延させる遅延手段と、前記デ
ータを格納し、前記の遅延手段の出力および複数の第一
処理部〜第ｎ処理部の処理結果に対応する出力を基に、
前記複数の第一処理部〜第ｎ処理部への起動コマンドを
出力する第一先入れ先出しメモリと、前記複数の第一処
理部〜第ｎ処理部からの起動コマンドに対するステータ
スを前記中央処理装置へ通知する第二先入れ先出しメモ
リとを設け、前記複数の第一処理部〜第ｎ処理部をシー
ケンシャルに動作させる場合の順序を前記中央処理装置
から連続して設定し、或る第ｋ処理部からの終了ステー
タスを待つことなく次の第（ｋ＋１）処理部へ起動をか
けられるように構成する。
ータスを読みだすことなく、任意にコマンドを書き込む
ことのてきるプログラマブルなコマンドレジスタ回路に
関し、 前記処理回路の一つの書き込みを終了してのち次の書
き込みに移る間に生じる中断時間を削減することによ
り、中央処理装置の負担の軽減を図ることを目的とし、 コマンドに対応するデータおよび書き込み信号を送出
する中央処理装置と、該中央処理装置からの起動に従っ
て動作し、当該コマンドの処理を実行する複数の第一処
理部〜第ｎ処理部を有する処理回路との間に、前記書き
込み信号中の初期信号を遅延させる遅延手段と、前記デ
ータを格納し、前記の遅延手段の出力および複数の第一
処理部〜第ｎ処理部の処理結果に対応する出力を基に、
前記複数の第一処理部〜第ｎ処理部への起動コマンドを
出力する第一先入れ先出しメモリと、前記複数の第一処
理部〜第ｎ処理部からの起動コマンドに対するステータ
スを前記中央処理装置へ通知する第二先入れ先出しメモ
リとを設け、前記複数の第一処理部〜第ｎ処理部をシー
ケンシャルに動作させる場合の順序を前記中央処理装置
から連続して設定し、或る第ｋ処理部からの終了ステー
タスを待つことなく次の第（ｋ＋１）処理部へ起動をか
けられるように構成する。
本発明は、中央処理装置からのコマンドに対する処理
回路のステータスを読みだすことなく、任意にコマンド
を書き込むことのてきるプログラマブルなコマンドレジ
スタ回路に関する。
回路のステータスを読みだすことなく、任意にコマンド
を書き込むことのてきるプログラマブルなコマンドレジ
スタ回路に関する。
近年、中央処理装置（以下CPUと称す）のシステムの
高速化が要求されている。このためCPUは、CPUが出力す
るコマンドの処理を行う処理回路のステータスに関与す
るソフトウェアに対し、そのソフトウェア負荷を軽減す
ることにより高速化を図ることが必要となる。
高速化が要求されている。このためCPUは、CPUが出力す
るコマンドの処理を行う処理回路のステータスに関与す
るソフトウェアに対し、そのソフトウェア負荷を軽減す
ることにより高速化を図ることが必要となる。
第４図は従来例の回路構成を示す図である。図中、51
はシステムを司る中央処理装置（以下CPUと称す）、52
はCPU51から又はCPU51へのデータ通路となるデータバス
であり、53はフリップフロップ（以下FFと称す）よりな
るコマンドレジスタ、また54はCPUから送られるコマン
ドの処理を行う処理回路である。なお第５図は従来例の
タイムチャートを示す図である。
はシステムを司る中央処理装置（以下CPUと称す）、52
はCPU51から又はCPU51へのデータ通路となるデータバス
であり、53はフリップフロップ（以下FFと称す）よりな
るコマンドレジスタ、また54はCPUから送られるコマン
ドの処理を行う処理回路である。なお第５図は従来例の
タイムチャートを示す図である。
CPU51は、第５図（ｂ）のコマンド１に対応したデー
タと第５図（ａ）の書き込みパルスの両信号をデータバ
ス52を通して出力し、第５図（ｆ）に示す書き込みサイ
クル中において書き込みパルス（ａ）が入力したとき、
該書き込みパルス（ａ）の立ち上がりのタイミングt0に
おいてデータ（ｂ）をラッチし、コマンド１に対応し出
力するデータ（ｂ）をコマンドレジスタ53に書き込みを
開始し、かつ書き込まれたデータはコマンド１として処
理回路54に渡され処理が行われる。
タと第５図（ａ）の書き込みパルスの両信号をデータバ
ス52を通して出力し、第５図（ｆ）に示す書き込みサイ
クル中において書き込みパルス（ａ）が入力したとき、
該書き込みパルス（ａ）の立ち上がりのタイミングt0に
おいてデータ（ｂ）をラッチし、コマンド１に対応し出
力するデータ（ｂ）をコマンドレジスタ53に書き込みを
開始し、かつ書き込まれたデータはコマンド１として処
理回路54に渡され処理が行われる。
次ぎに処理回路54は、コマンド１に対応するデータ
（ｂ）の処理がすべて終了した事をタイミングt1の時間
において確認し、第５図（ｅ）に示す‘Low'から‘Hig
h'に転ずる割り込み信号をCPU51に送出する。この割り
込み信号を受けてCPU51は、処理回路54が正確なコマン
ドの処理を完了し読みだしの可能な状態である事を認識
し、タイミングt2において第５図（ｃ）に示す読みだし
パルスを処理回路54に加えて、前の書き込みサイクルに
おいて処理回路54に入力して処理された第５図（ｂ）の
コマンド１に対応したデータの読みだしを開始し、かつ
タイミングt3において読みだしを終了させる動作を行っ
て、処理回路54に入力さている処理ステータスを示す第
５図（ｄ）のステータスが読みだされてCPU54に入力さ
れる。
（ｂ）の処理がすべて終了した事をタイミングt1の時間
において確認し、第５図（ｅ）に示す‘Low'から‘Hig
h'に転ずる割り込み信号をCPU51に送出する。この割り
込み信号を受けてCPU51は、処理回路54が正確なコマン
ドの処理を完了し読みだしの可能な状態である事を認識
し、タイミングt2において第５図（ｃ）に示す読みだし
パルスを処理回路54に加えて、前の書き込みサイクルに
おいて処理回路54に入力して処理された第５図（ｂ）の
コマンド１に対応したデータの読みだしを開始し、かつ
タイミングt3において読みだしを終了させる動作を行っ
て、処理回路54に入力さている処理ステータスを示す第
５図（ｄ）のステータスが読みだされてCPU54に入力さ
れる。
そしてCPU51は、この第５図（ｄ）が示すステータス
の読みだしが完了したのちの次のコマンド２に対応する
データ（ｂ）が入力されるまでの或る一定の時間の確認
サイクルt3〜t4を経たのち、つぎのパルスが入力される
タイミングt5において再び次のコマンド２に対応するデ
ータの書き込みを開始する。
の読みだしが完了したのちの次のコマンド２に対応する
データ（ｂ）が入力されるまでの或る一定の時間の確認
サイクルt3〜t4を経たのち、つぎのパルスが入力される
タイミングt5において再び次のコマンド２に対応するデ
ータの書き込みを開始する。
従ってCPUは、書き込み終了したのちのステータスの
読みだし確認サイクルを経ないと新たな次のコマンドの
書き込みができず、このため処理回路の動作に一時の中
断時間が生じないという問題があった。
読みだし確認サイクルを経ないと新たな次のコマンドの
書き込みができず、このため処理回路の動作に一時の中
断時間が生じないという問題があった。
本発明は、前記処理回路が或る書き込みを終了しての
ち、次の書き込みに移る間に生じる中断時間を削減する
ことを目的とする。
ち、次の書き込みに移る間に生じる中断時間を削減する
ことを目的とする。
本発明は第１図および第２図に示す如く、コマンドに
対応するデータおよび書き込み信号を送出する中央処理
装置１と、該中央処理装置１からの起動に従って動作
し、当該コマンドの処理を実行する複数の第一処理部６
−１〜第ｎ処理部６−ｎを有する処理回路６との間に、
前記書き込み信号中の初期信号を遅延させる遅延手段４
と、前記データを格納し、前記の遅延手段４の出力およ
び複数の第一処理部６−１〜第ｎ処理部６−ｎの処理結
果に対応する出力を基に、前記複数の第一処理部６−１
〜第ｎ処理部６−ｎへの起動コマンドを出力する第一先
入れ先出しメモリ３と、前記複数の第一処理部６−１〜
第ｎ処理部６−ｎからの起動コマンドに対するステータ
スを前記中央処理装置１へ通知する第二先入れ先出しメ
モリ５とを設け、前記複数の第一処理部６−１〜第ｎ処
理部６−ｎをシーケンシャルに動作させる場合の順序を
前記中央処理装置１から連続して設定し、或る第ｋ処理
部６−ｋからの終了ステータスを持つことなく次の第
（ｋ＋１）処理部６−（ｋ＋１）へ起動をかけられるよ
うに構成する。
対応するデータおよび書き込み信号を送出する中央処理
装置１と、該中央処理装置１からの起動に従って動作
し、当該コマンドの処理を実行する複数の第一処理部６
−１〜第ｎ処理部６−ｎを有する処理回路６との間に、
前記書き込み信号中の初期信号を遅延させる遅延手段４
と、前記データを格納し、前記の遅延手段４の出力およ
び複数の第一処理部６−１〜第ｎ処理部６−ｎの処理結
果に対応する出力を基に、前記複数の第一処理部６−１
〜第ｎ処理部６−ｎへの起動コマンドを出力する第一先
入れ先出しメモリ３と、前記複数の第一処理部６−１〜
第ｎ処理部６−ｎからの起動コマンドに対するステータ
スを前記中央処理装置１へ通知する第二先入れ先出しメ
モリ５とを設け、前記複数の第一処理部６−１〜第ｎ処
理部６−ｎをシーケンシャルに動作させる場合の順序を
前記中央処理装置１から連続して設定し、或る第ｋ処理
部６−ｋからの終了ステータスを持つことなく次の第
（ｋ＋１）処理部６−（ｋ＋１）へ起動をかけられるよ
うに構成する。
本発明では第１図に示す如く、中央処理装置１からデ
ータバス２を介して入力されるデータを書き込みパルス
をもちいて連続して第一先入れ先出しメモリ３に書き込
ませたのち、該書き込みパルスを遅延手段４に加え生成
した読みだしパルスを第一先入れ先出しメモリ３に加え
ることにより第１回目の読み出しを行って得られた出力
データを処理回路６に入力して処理をし、かつ処理回路
６から出力される読みだしパルスを第一先入れ先出しメ
モリ３にシーケンシャルに加えて第２回目以降の第一先
入れ先出しメモリ３からの読みだしを順次に行うように
し、更に処理回路６から出力されるもう一方の出力のス
テータスを第二先入れ先出しメモリ５に加えて前記処理
回路６から出力される読みだしパルスを書き込みパルス
としてもちいて前記ステータスの第二先入れ先出しメモ
リ５への書き込みを行うようにする。
ータバス２を介して入力されるデータを書き込みパルス
をもちいて連続して第一先入れ先出しメモリ３に書き込
ませたのち、該書き込みパルスを遅延手段４に加え生成
した読みだしパルスを第一先入れ先出しメモリ３に加え
ることにより第１回目の読み出しを行って得られた出力
データを処理回路６に入力して処理をし、かつ処理回路
６から出力される読みだしパルスを第一先入れ先出しメ
モリ３にシーケンシャルに加えて第２回目以降の第一先
入れ先出しメモリ３からの読みだしを順次に行うように
し、更に処理回路６から出力されるもう一方の出力のス
テータスを第二先入れ先出しメモリ５に加えて前記処理
回路６から出力される読みだしパルスを書き込みパルス
としてもちいて前記ステータスの第二先入れ先出しメモ
リ５への書き込みを行うようにする。
従って中央処理装置１が処理回路６のステータスの読
みだしに関与することなく任意のコマンドに対応したデ
ータの書き込みができるようになるため、中央処理装置
１がステータスを読みだす時間および終了認識時間を削
減できるので、中央処理装置１の高速化およびソフトウ
ェアの負担を軽減することが可能となる。
みだしに関与することなく任意のコマンドに対応したデ
ータの書き込みができるようになるため、中央処理装置
１がステータスを読みだす時間および終了認識時間を削
減できるので、中央処理装置１の高速化およびソフトウ
ェアの負担を軽減することが可能となる。
第２図は本発明の一実施例の回路構成を示す図であ
る。図中、６は第一処理部61〜第八処理部68を具備する
処理回路であり、入力するコマンドに対応するデータが
８ビット構成の場合、第一処理部61では該データの第１
ビット目の処理を行い、・・・第八処理部68では該デー
タの第８ビット目の処理を行う。また11はシステムを司
るCPU、12はデータの通路となるデータバス、13は外部
からの制御により入力するデータを右方向または左方向
の方向に通す双方向バッファ、14はアドレスを復号する
アドレスデコーダ、15は第一AND、16は第一先入れ先出
しメモリ、17は第一OR、18は入力する信号に或る一定遅
延時間を設定する遅延手段としてのシフトレジスタ、19
は第二AND、20は第二OR、21は第三ORであり、なお22は
コマンドリセットレジスタ、23は第二先入れ先出しメモ
リ、24は第四ORである。なお、13〜24の各回路は、本発
明のコマンドレジスタ回路に対応している。
る。図中、６は第一処理部61〜第八処理部68を具備する
処理回路であり、入力するコマンドに対応するデータが
８ビット構成の場合、第一処理部61では該データの第１
ビット目の処理を行い、・・・第八処理部68では該デー
タの第８ビット目の処理を行う。また11はシステムを司
るCPU、12はデータの通路となるデータバス、13は外部
からの制御により入力するデータを右方向または左方向
の方向に通す双方向バッファ、14はアドレスを復号する
アドレスデコーダ、15は第一AND、16は第一先入れ先出
しメモリ、17は第一OR、18は入力する信号に或る一定遅
延時間を設定する遅延手段としてのシフトレジスタ、19
は第二AND、20は第二OR、21は第三ORであり、なお22は
コマンドリセットレジスタ、23は第二先入れ先出しメモ
リ、24は第四ORである。なお、13〜24の各回路は、本発
明のコマンドレジスタ回路に対応している。
CPU11からは、第３図（ｂ）に示すコマンドに対応す
るデータ、アドレス、第３図（ａ）に示す書き込みパル
ス及び読みだしパルスをそれぞれデータバス12を介して
出力し、更にCPU11には処理回路６で生成された第３図
（ｅ）に示す割り込み信号を入力する。
るデータ、アドレス、第３図（ａ）に示す書き込みパル
ス及び読みだしパルスをそれぞれデータバス12を介して
出力し、更にCPU11には処理回路６で生成された第３図
（ｅ）に示す割り込み信号を入力する。
前記の第３図（ｂ）に示すコマンド１に対応するデー
タは、前記読みだしパルスが‘Low'レベルの時には右方
向に開かれて双方向バッファ13を通って第一先入れ先出
しメモリ16の端子Ｄに入力されている。このときCPU11
から出力されるアドレスは、アドレスデコーダ14でコマ
ンドレジスタのためのアドレスに復号されて第一AND15
に加えられ、共に第一AND15に入力する書き込みパルス
１〜ｎと共にAND合成されて第一先入れ先出しメモリ16
の書き込みパルスを生成し、第一先入れ先出しメモリ16
の端子WCKに加えられる。この書き込みパルスの立ち上
がりエッジにより、第一先入れ先出しメモリ16の端子Ｄ
に入力しているコマンド１〜ｎに対応するデータを連続
してラッチし、第一先入れ先出しメモリ16にデータを次
から次に連続して書き込む。なおCPU11からの書き込み
パルス、アドレスデコーダ14の出力、及び双方向バッフ
ァ13からデータの出力は共にコマンドリセットレジスタ
22に入力し、該コマンドリセットレジスタ22の出力は第
一先入れ先出しメモリ16、シフトレジスタ18、第二先入
れ先出しメモリ23の各々の端子＊Ｒに加えてそれぞれを
リセットする。
タは、前記読みだしパルスが‘Low'レベルの時には右方
向に開かれて双方向バッファ13を通って第一先入れ先出
しメモリ16の端子Ｄに入力されている。このときCPU11
から出力されるアドレスは、アドレスデコーダ14でコマ
ンドレジスタのためのアドレスに復号されて第一AND15
に加えられ、共に第一AND15に入力する書き込みパルス
１〜ｎと共にAND合成されて第一先入れ先出しメモリ16
の書き込みパルスを生成し、第一先入れ先出しメモリ16
の端子WCKに加えられる。この書き込みパルスの立ち上
がりエッジにより、第一先入れ先出しメモリ16の端子Ｄ
に入力しているコマンド１〜ｎに対応するデータを連続
してラッチし、第一先入れ先出しメモリ16にデータを次
から次に連続して書き込む。なおCPU11からの書き込み
パルス、アドレスデコーダ14の出力、及び双方向バッフ
ァ13からデータの出力は共にコマンドリセットレジスタ
22に入力し、該コマンドリセットレジスタ22の出力は第
一先入れ先出しメモリ16、シフトレジスタ18、第二先入
れ先出しメモリ23の各々の端子＊Ｒに加えてそれぞれを
リセットする。
この第一先入れ先出しメモリ16への第１回目の書き込
みパルス１が最初に書き込んだ第３図（ｂ）のコマンド
１に対応するデータを読みだすまでの遅延時間を保障す
るため、シフトレジスタ18が設けられている。即ち前記
第一AND15の出力である（ａ）に示す書き込みパルス１
の立ち上がりエッジの出力を第一OR17を介してシフトレ
ジスタ18の端子Ｄに入力し、ともに入力するクロックに
制御されてシフトされた第一回目の読みだしパルスをシ
フトレジスタ18の端子QXから出力し、第二AND19,第二OR
20を経て第一先入れ先出しメモリ16の端子RCKに加える
ようにする。従ってまず第一先入れ先出しメモリ16に書
き込まれていたコマンド１に対応するデータは読みださ
れて第３図（ｄ）に示すコマンド１となり、処理回路６
の第一処理部61に送出され処理される。そして第一処理
部61が該（ｄ）のコマンド１に対応するデータの処理を
終了すると、次の読みだしのための第３図（ｃ）に示す
２回目の読みだしパルス２およびコマンド１のデータの
処理が完了したことを示すステータス１の両信号を第一
処理部61からそれぞれ出力する。
みパルス１が最初に書き込んだ第３図（ｂ）のコマンド
１に対応するデータを読みだすまでの遅延時間を保障す
るため、シフトレジスタ18が設けられている。即ち前記
第一AND15の出力である（ａ）に示す書き込みパルス１
の立ち上がりエッジの出力を第一OR17を介してシフトレ
ジスタ18の端子Ｄに入力し、ともに入力するクロックに
制御されてシフトされた第一回目の読みだしパルスをシ
フトレジスタ18の端子QXから出力し、第二AND19,第二OR
20を経て第一先入れ先出しメモリ16の端子RCKに加える
ようにする。従ってまず第一先入れ先出しメモリ16に書
き込まれていたコマンド１に対応するデータは読みださ
れて第３図（ｄ）に示すコマンド１となり、処理回路６
の第一処理部61に送出され処理される。そして第一処理
部61が該（ｄ）のコマンド１に対応するデータの処理を
終了すると、次の読みだしのための第３図（ｃ）に示す
２回目の読みだしパルス２およびコマンド１のデータの
処理が完了したことを示すステータス１の両信号を第一
処理部61からそれぞれ出力する。
前記読みだしパルスは二つに分けられ、そのうちの一
つは第二先入れ先出しメモリ23の端子WCKに加えられ
る。そして第一処理部61から出力して第四OR24を経て端
子Ｄに入力するステータス１を、端子WCKに加えられた
前記読みだしパルスにより第二先入れ先出しメモリ23に
書き込む。もう一つの他の読みだしパルス２は、第二OR
20を介して第一先入れ先出しメモリ16の端子RCKに加え
られて次のコマンド２に対応するデータの読みだしを開
始させる読みだしパルス２となる。そしてこの読みだし
パルス２にて第一先入れ先出しメモリ16から読みだされ
たデータは、第二処理部62に加えられてコマンド２の処
理を行って更に次の第一先入れ先出しメモリ16からのデ
ータの読みだしための読みだしパルス３とステータス２
とを生成する。
つは第二先入れ先出しメモリ23の端子WCKに加えられ
る。そして第一処理部61から出力して第四OR24を経て端
子Ｄに入力するステータス１を、端子WCKに加えられた
前記読みだしパルスにより第二先入れ先出しメモリ23に
書き込む。もう一つの他の読みだしパルス２は、第二OR
20を介して第一先入れ先出しメモリ16の端子RCKに加え
られて次のコマンド２に対応するデータの読みだしを開
始させる読みだしパルス２となる。そしてこの読みだし
パルス２にて第一先入れ先出しメモリ16から読みだされ
たデータは、第二処理部62に加えられてコマンド２の処
理を行って更に次の第一先入れ先出しメモリ16からのデ
ータの読みだしための読みだしパルス３とステータス２
とを生成する。
以下、同様に第一先入れ先出しメモリ16に書き込まれ
たコマンド３〜ｎが出力し終わるまでこの動作が継続し
て繰り返し行われる。なおシフトレジスタ18は、第一番
目の書き込みパルスを出力したのちは、端子QAからのロ
ック信号により、CPU11がつぎの書き込みが開始するま
では書き込みパルスをロックしておくように働く。
たコマンド３〜ｎが出力し終わるまでこの動作が継続し
て繰り返し行われる。なおシフトレジスタ18は、第一番
目の書き込みパルスを出力したのちは、端子QAからのロ
ック信号により、CPU11がつぎの書き込みが開始するま
では書き込みパルスをロックしておくように働く。
なおCPU11は、処理回路６のコマンド処理が終了した
ときに出力される割り込み信号、即ち第３図（ｅ）に示
すように割り込み可能を示すときにそのレベルが‘Hig
h'となる信号が入力したことを認識したときには、或る
任意の時間において読みだしパルスを出力して第二先入
れ先出しメモリ23と双方向バッファ13に加える。従って
処理回路６の各々の第一処理部61〜第八処理部68から第
二先入れ先出しメモリ23に書き込まれていたステータス
の読みだしは任意の時間において任意の順序で行うこと
ができるようになる。なおこの読みだされたステータス
は、双方向バッファ13の通路を左方向へ開いて第二先入
れ先出しメモリ23から読みだした出力を双方向バッファ
13からデータバス12を通ってCPU11へ転送することで、C
PU11は処理回路６の動作が終了したことを認識できる。
ときに出力される割り込み信号、即ち第３図（ｅ）に示
すように割り込み可能を示すときにそのレベルが‘Hig
h'となる信号が入力したことを認識したときには、或る
任意の時間において読みだしパルスを出力して第二先入
れ先出しメモリ23と双方向バッファ13に加える。従って
処理回路６の各々の第一処理部61〜第八処理部68から第
二先入れ先出しメモリ23に書き込まれていたステータス
の読みだしは任意の時間において任意の順序で行うこと
ができるようになる。なおこの読みだされたステータス
は、双方向バッファ13の通路を左方向へ開いて第二先入
れ先出しメモリ23から読みだした出力を双方向バッファ
13からデータバス12を通ってCPU11へ転送することで、C
PU11は処理回路６の動作が終了したことを認識できる。
以上の説明から明らかなように本発明によれば、中央
処理装置は処理回路ステータスを読みだすことなしにコ
マンドを書き込むことができるため、中央処理装置がス
テータスを読みだす時間および終了確認時間が削減でき
るようになる。
処理装置は処理回路ステータスを読みだすことなしにコ
マンドを書き込むことができるため、中央処理装置がス
テータスを読みだす時間および終了確認時間が削減でき
るようになる。
従って中央処理装置のソフトウェアの負担の軽減と高
速化が可能となり、中央処理装置システムの性能向上に
寄与することが大きい。
速化が可能となり、中央処理装置システムの性能向上に
寄与することが大きい。
第１図は本発明の原理構成を示す回路図、 第２図は本発明の一実施例の回路構成を示す図、 第３図は本発明の一実施例のタイムチャートを示す図、 第４図は従来例の回路構成を示す図、 第５図は従来例のタイムチャートを示す図、 である。 図において、 １は中央処理装置、 ２はデータバス、 ３は第一先入れ先出しメモリ、 ４は遅延手段、 ５は第二先入れ先出しメモリ、 ６は処理回路、 を示す。
Claims (1)
- 【請求項１】コマンドに対応するデータおよび書き込み
信号を送出する中央処理装置と、該中央処理装置からの
起動に従って動作し、当該コマンドの処理を実行する複
数の第一処理部〜第ｎ処理部を有する処理回路との間
に、 前記書き込み信号中の初期信号を遅延させる遅延手段
と、 前記データを格納し、前記の遅延手段の出力および複数
の第一処理部〜第ｎ処理部の処理結果に対応する出力を
基に、前記複数の第一処理部〜第ｎ処理部への起動コマ
ンドを出力する第一先入れ先出しメモリと、 前記複数の第一処理部〜第ｎ処理部からの起動コマンド
に対するステータスを前記中央処理装置へ通知する第二
先入れ先出しメモリとを設け、 前記複数の第一処理部〜第ｎ処理部をシーケンシャルに
動作させる場合の順序を前記中央処理装置から連続して
設定し、或る第ｋ処理部からの終了ステータスを待つこ
となく次の第（ｋ＋１）処理部へ起動をかけられるよう
にしたことを特徴とするコマンドレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340389A JP2669028B2 (ja) | 1989-01-31 | 1989-01-31 | コマンドレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340389A JP2669028B2 (ja) | 1989-01-31 | 1989-01-31 | コマンドレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202659A JPH02202659A (ja) | 1990-08-10 |
| JP2669028B2 true JP2669028B2 (ja) | 1997-10-27 |
Family
ID=12109539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340389A Expired - Lifetime JP2669028B2 (ja) | 1989-01-31 | 1989-01-31 | コマンドレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669028B2 (ja) |
-
1989
- 1989-01-31 JP JP2340389A patent/JP2669028B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202659A (ja) | 1990-08-10 |
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