JPH0423056A - Ram回路 - Google Patents
Ram回路Info
- Publication number
- JPH0423056A JPH0423056A JP2127546A JP12754690A JPH0423056A JP H0423056 A JPH0423056 A JP H0423056A JP 2127546 A JP2127546 A JP 2127546A JP 12754690 A JP12754690 A JP 12754690A JP H0423056 A JPH0423056 A JP H0423056A
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- Japan
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- data
- circuit
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- ram
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Links
- 230000006378 damage Effects 0.000 abstract description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はRAM回路に関し、特にマイクロ命令により格
納データが読出されるRAM回路に関するものである。
納データが読出されるRAM回路に関するものである。
従来技術
従来、マイクロ命令によって格納データの読出しが行わ
れるRAM回路では、データの読出し時に当該データの
正当性を保証すべくパリティチエツクまたはFCCチエ
ツクが行われるのが一般的である。
れるRAM回路では、データの読出し時に当該データの
正当性を保証すべくパリティチエツクまたはFCCチエ
ツクが行われるのが一般的である。
この従来のマイクロ命令で読出しを行うようなRAM回
路は、読出し時にデータの正当性を7<リティまたはE
CC訂正回路でチエツクしているが、−Uデータを書込
んだ後読出しのみを行うような使い方をする場合、読出
しが長時同行なわれな0ようなアドレスのデータに関し
ては、データが自然破壊されて2ビット以上の致命的な
エラーとなる可能性があり、信頼性が低いという問題点
がある。
路は、読出し時にデータの正当性を7<リティまたはE
CC訂正回路でチエツクしているが、−Uデータを書込
んだ後読出しのみを行うような使い方をする場合、読出
しが長時同行なわれな0ようなアドレスのデータに関し
ては、データが自然破壊されて2ビット以上の致命的な
エラーとなる可能性があり、信頼性が低いという問題点
がある。
発明の目的
本発明の目的は、読出しが長時同行われないようなアド
レスのデータの自然破壊を防止して、信頼性の向上を図
ったRAM回路を提供することである。
レスのデータの自然破壊を防止して、信頼性の向上を図
ったRAM回路を提供することである。
発明の構成
本発明によれば、命令によってデータの読出しが行われ
るRAM回路であって、前記命令による読出し処理が実
行されていないときに、2クロック毎に1回内容が更新
されてRAMのアドレスを生成するカウンタと、前記2
クロックの前1炙で前記RAMからデータを読出すとと
もに誤り訂正をなす読出し制御手段と、前記2クロック
の後゛Vで前記読出し制御手段により読出されたデータ
を再度前記RAMへ書込む書込み制御手段とを含むこと
を特徴とするRAM回路か得られる。
るRAM回路であって、前記命令による読出し処理が実
行されていないときに、2クロック毎に1回内容が更新
されてRAMのアドレスを生成するカウンタと、前記2
クロックの前1炙で前記RAMからデータを読出すとと
もに誤り訂正をなす読出し制御手段と、前記2クロック
の後゛Vで前記読出し制御手段により読出されたデータ
を再度前記RAMへ書込む書込み制御手段とを含むこと
を特徴とするRAM回路か得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
図は本発明の実施例のRAM回路のブロック図である。
本実施例のRAM回路は、マイクロ命令で読出されない
ときのRAM回路6のアドレスとなるカウンタ1、マイ
クロ命令が無効であることを示す無効フラグ2、通常実
行時にアドレスデータ106を格納するアドレスレジス
タ3、RAM回路6への書込みデータとして、外部デー
タ110または読出しレジスタ]2の出力Illを選択
する第1選択回路4、RAM回路6へのアドレスデータ
として、アドレスレジスタ3の出力107またはカウン
タ1の出力1.08を選択する第2選択回路5、マイク
ロ命令によりデータ113か出されるRAM回路6、ラ
イトフラグ8の出力103の否定論理を出力する否定回
路7、書込み命令I00、無効フラグ2の出力102、
否定回路7の出力104により読出しデータの書込み信
号を発生する書込み信号発生回路9、読出しデータ11
3のチエツクをなすECCチエツク訂正回路10、書込
み命令100と否定回路7の出力104を入力とする論
理積回路11、読出しデータ114を格納する読出しレ
ジスタ]2からなる。
ときのRAM回路6のアドレスとなるカウンタ1、マイ
クロ命令が無効であることを示す無効フラグ2、通常実
行時にアドレスデータ106を格納するアドレスレジス
タ3、RAM回路6への書込みデータとして、外部デー
タ110または読出しレジスタ]2の出力Illを選択
する第1選択回路4、RAM回路6へのアドレスデータ
として、アドレスレジスタ3の出力107またはカウン
タ1の出力1.08を選択する第2選択回路5、マイク
ロ命令によりデータ113か出されるRAM回路6、ラ
イトフラグ8の出力103の否定論理を出力する否定回
路7、書込み命令I00、無効フラグ2の出力102、
否定回路7の出力104により読出しデータの書込み信
号を発生する書込み信号発生回路9、読出しデータ11
3のチエツクをなすECCチエツク訂正回路10、書込
み命令100と否定回路7の出力104を入力とする論
理積回路11、読出しデータ114を格納する読出しレ
ジスタ]2からなる。
まず、RAM回路6への初期書込み時は、無効フラグ2
が論理Oなので、第1選択回路4は書込みデータ110
を選択して書込みデータ目2として出力し、また第2選
択回路5はアドレスレジスタ3のデータ107を選択し
てRAM回路6のアドレスデータ109として出力する
。
が論理Oなので、第1選択回路4は書込みデータ110
を選択して書込みデータ目2として出力し、また第2選
択回路5はアドレスレジスタ3のデータ107を選択し
てRAM回路6のアドレスデータ109として出力する
。
このとき、書込み命令+00が論理1、無効フラグ2が
論理Oの条件により、書込み信号発生回路9は書込み信
号105を論理1にするので、RAM回路6にはアドレ
スレジスタ3て指示されるアドレスに書込みデータ11
0のデータが書込まれる。
論理Oの条件により、書込み信号発生回路9は書込み信
号105を論理1にするので、RAM回路6にはアドレ
スレジスタ3て指示されるアドレスに書込みデータ11
0のデータが書込まれる。
アドレスデータ106を0O−4FF(16進)ニ1づ
つ変化させなから1ワードづつ書込んで行くことで、書
込みが終了する。
つ変化させなから1ワードづつ書込んで行くことで、書
込みが終了する。
次に、通常実行時にマイクロ命令でデータが読出されて
いる時は、書込み命令100が論理o1無効フラグ2が
論理Oの条件より、書込み信号発生回路9は、論理Oを
書込信号105として出力する。
いる時は、書込み命令100が論理o1無効フラグ2が
論理Oの条件より、書込み信号発生回路9は、論理Oを
書込信号105として出力する。
無効フラグ2が論理0のため、第2選択回路5はアドレ
スレジスタ3のデータ107を選択しアドレスデータ1
09として出力する。RAM回路6の読出しデータ11
3はECCチエツク訂正回路1(]に送られて読出しデ
ータ114として出力される。
スレジスタ3のデータ107を選択しアドレスデータ1
09として出力する。RAM回路6の読出しデータ11
3はECCチエツク訂正回路1(]に送られて読出しデ
ータ114として出力される。
次に、通常実行時にマイクロ命令でデータが読出されて
いないときは、書込み命令100が論理0、無効フラグ
2が論理1になる。ライトフラグ8は無効フラグ2が論
理1のとき、1クロック毎に否定回路7のライトフラグ
否定データ104を入力するので、ライトフラグ8のデ
ータは〇−・1→0・・と更新される。カウンタ1はラ
イトフラグ8が論理1のとき更新されるので、2クロッ
ク毎に更新されることになる。
いないときは、書込み命令100が論理0、無効フラグ
2が論理1になる。ライトフラグ8は無効フラグ2が論
理1のとき、1クロック毎に否定回路7のライトフラグ
否定データ104を入力するので、ライトフラグ8のデ
ータは〇−・1→0・・と更新される。カウンタ1はラ
イトフラグ8が論理1のとき更新されるので、2クロッ
ク毎に更新されることになる。
ライトフラグ8が論理0のときは、RAM回路6の読出
し動作となり、書込み信号発生回路9は書込み命令10
0、無効フラグ2の条件も含めて論理0を書込み信号1
05として出力する。カウンタ1は更新されないので初
期値00を出力し、無効フラグ2が論理1のために第2
選択回路5は、カウンタ1のデータ108をアドレスデ
ータ109として出力する。無効フラグ2の無効フラグ
データ102とライトフラグ否定データ104とにより
、論理積回路11から出力される読出しレジスタセット
信号+15が論理1になるので、RAM回路6のアドレ
ス00の読出しデータ113はECC訂正回路10を通
り読出しレジスタ12に格納される。
し動作となり、書込み信号発生回路9は書込み命令10
0、無効フラグ2の条件も含めて論理0を書込み信号1
05として出力する。カウンタ1は更新されないので初
期値00を出力し、無効フラグ2が論理1のために第2
選択回路5は、カウンタ1のデータ108をアドレスデ
ータ109として出力する。無効フラグ2の無効フラグ
データ102とライトフラグ否定データ104とにより
、論理積回路11から出力される読出しレジスタセット
信号+15が論理1になるので、RAM回路6のアドレ
ス00の読出しデータ113はECC訂正回路10を通
り読出しレジスタ12に格納される。
次のクロッつてライトフラグ8が論理1になり、RAM
回路6への再書込み動作へ移る。無効フラグ2が論理1
のために、第1選択回路4は読出しレジスタ12の再書
込みデータIllを書込みデータ112として出力する
。書込み信号発生回路9は書込み命令1OO1無効フラ
グ2の条件により書込み信号105として論理1を出力
する。
回路6への再書込み動作へ移る。無効フラグ2が論理1
のために、第1選択回路4は読出しレジスタ12の再書
込みデータIllを書込みデータ112として出力する
。書込み信号発生回路9は書込み命令1OO1無効フラ
グ2の条件により書込み信号105として論理1を出力
する。
このとき、無効フラグ2が論理1のため、第2選択回路
5はカウンタ1の再書込みアドレスデータ!08(この
場合00)をアドレスデータ109として選択するので
、このアドレスに書込みデータ112が格納される。カ
ウンタ1のデータはこのクロックで更新され、データは
0O−FFまで1づつ変化して全ワードに対する再書込
み動作が行われる。アドレスFFまで再書込みした後は
、カウンタ1は再び00にリセットされて再書込み動作
を続ける。
5はカウンタ1の再書込みアドレスデータ!08(この
場合00)をアドレスデータ109として選択するので
、このアドレスに書込みデータ112が格納される。カ
ウンタ1のデータはこのクロックで更新され、データは
0O−FFまで1づつ変化して全ワードに対する再書込
み動作が行われる。アドレスFFまで再書込みした後は
、カウンタ1は再び00にリセットされて再書込み動作
を続ける。
発明の詳細
な説明したように本発明は、マイクロ命令で読出しをし
ていない時には、RAM回路の読出しと再書込みとを全
アドレスについて順番に行っていくことにより、マイク
ロ命令による読出しが長時間貸われないようなアドレス
のデータに関してのデータの自然破壊を防ぎ、信頼性を
向上させるという効果を有する。
ていない時には、RAM回路の読出しと再書込みとを全
アドレスについて順番に行っていくことにより、マイク
ロ命令による読出しが長時間貸われないようなアドレス
のデータに関してのデータの自然破壊を防ぎ、信頼性を
向上させるという効果を有する。
図は本発明の実施例のプロ・ツク図である。
主要部分の符号の説明
1・・・・・・カウンタ
2・・・・・・無効フラグ
6・・・・・・RAM
7・・・・・・否定回路
8・・・・・・ライトフラグ
9・・・・・・書込信号発生回路
10・・・・・・ECCチエツク回路
12・・・・・・読出しレジスタ
Claims (1)
- (1)命令によってデータの読出しが行われるRAM回
路であって、前記命令による読出し処理が実行されてい
ないときに、2クロック毎に1回内容が更新されてRA
Mのアドレスを生成するカウンタと、前記2クロックの
前半で前記RAMからデータを読出すとともに誤り訂正
をなす読出し制御手段と、前記2クロックの後半で前記
読出し制御手段により読出されたデータを再度前記RA
Mへ書込む書込み制御手段とを含むことを特徴とするR
AM回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2127546A JPH0423056A (ja) | 1990-05-17 | 1990-05-17 | Ram回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2127546A JPH0423056A (ja) | 1990-05-17 | 1990-05-17 | Ram回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0423056A true JPH0423056A (ja) | 1992-01-27 |
Family
ID=14962684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2127546A Pending JPH0423056A (ja) | 1990-05-17 | 1990-05-17 | Ram回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0423056A (ja) |
-
1990
- 1990-05-17 JP JP2127546A patent/JPH0423056A/ja active Pending
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