JPH0423056A - Ｒａｍ回路 - Google Patents
Ｒａｍ回路Info
- Publication number
- JPH0423056A JPH0423056A JP2127546A JP12754690A JPH0423056A JP H0423056 A JPH0423056 A JP H0423056A JP 2127546 A JP2127546 A JP 2127546A JP 12754690 A JP12754690 A JP 12754690A JP H0423056 A JPH0423056 A JP H0423056A
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- Japan
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- data
- circuit
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Links
- 230000006378 damage Effects 0.000 abstract description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＲＡＭ回路に関し、特にマイクロ命令により格
納データが読出されるＲＡＭ回路に関するものである。
納データが読出されるＲＡＭ回路に関するものである。
従来技術
従来、マイクロ命令によって格納データの読出しが行わ
れるＲＡＭ回路では、データの読出し時に当該データの
正当性を保証すべくパリティチエツクまたはＦＣＣチエ
ツクが行われるのが一般的である。
れるＲＡＭ回路では、データの読出し時に当該データの
正当性を保証すべくパリティチエツクまたはＦＣＣチエ
ツクが行われるのが一般的である。
この従来のマイクロ命令で読出しを行うようなＲＡＭ回
路は、読出し時にデータの正当性を７＜リティまたはＥ
ＣＣ訂正回路でチエツクしているが、−Ｕデータを書込
んだ後読出しのみを行うような使い方をする場合、読出
しが長時同行なわれな０ようなアドレスのデータに関し
ては、データが自然破壊されて２ビット以上の致命的な
エラーとなる可能性があり、信頼性が低いという問題点
がある。
路は、読出し時にデータの正当性を７＜リティまたはＥ
ＣＣ訂正回路でチエツクしているが、−Ｕデータを書込
んだ後読出しのみを行うような使い方をする場合、読出
しが長時同行なわれな０ようなアドレスのデータに関し
ては、データが自然破壊されて２ビット以上の致命的な
エラーとなる可能性があり、信頼性が低いという問題点
がある。
発明の目的
本発明の目的は、読出しが長時同行われないようなアド
レスのデータの自然破壊を防止して、信頼性の向上を図
ったＲＡＭ回路を提供することである。
レスのデータの自然破壊を防止して、信頼性の向上を図
ったＲＡＭ回路を提供することである。
発明の構成
本発明によれば、命令によってデータの読出しが行われ
るＲＡＭ回路であって、前記命令による読出し処理が実
行されていないときに、２クロック毎に１回内容が更新
されてＲＡＭのアドレスを生成するカウンタと、前記２
クロックの前１炙で前記ＲＡＭからデータを読出すとと
もに誤り訂正をなす読出し制御手段と、前記２クロック
の後゛Ｖで前記読出し制御手段により読出されたデータ
を再度前記ＲＡＭへ書込む書込み制御手段とを含むこと
を特徴とするＲＡＭ回路か得られる。
るＲＡＭ回路であって、前記命令による読出し処理が実
行されていないときに、２クロック毎に１回内容が更新
されてＲＡＭのアドレスを生成するカウンタと、前記２
クロックの前１炙で前記ＲＡＭからデータを読出すとと
もに誤り訂正をなす読出し制御手段と、前記２クロック
の後゛Ｖで前記読出し制御手段により読出されたデータ
を再度前記ＲＡＭへ書込む書込み制御手段とを含むこと
を特徴とするＲＡＭ回路か得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
図は本発明の実施例のＲＡＭ回路のブロック図である。
本実施例のＲＡＭ回路は、マイクロ命令で読出されない
ときのＲＡＭ回路６のアドレスとなるカウンタ１、マイ
クロ命令が無効であることを示す無効フラグ２、通常実
行時にアドレスデータ１０６を格納するアドレスレジス
タ３、ＲＡＭ回路６への書込みデータとして、外部デー
タ１１０または読出しレジスタ］２の出力Ｉｌｌを選択
する第１選択回路４、ＲＡＭ回路６へのアドレスデータ
として、アドレスレジスタ３の出力１０７またはカウン
タ１の出力１．０８を選択する第２選択回路５、マイク
ロ命令によりデータ１１３か出されるＲＡＭ回路６、ラ
イトフラグ８の出力１０３の否定論理を出力する否定回
路７、書込み命令Ｉ００、無効フラグ２の出力１０２、
否定回路７の出力１０４により読出しデータの書込み信
号を発生する書込み信号発生回路９、読出しデータ１１
３のチエツクをなすＥＣＣチエツク訂正回路１０、書込
み命令１００と否定回路７の出力１０４を入力とする論
理積回路１１、読出しデータ１１４を格納する読出しレ
ジスタ］２からなる。
ときのＲＡＭ回路６のアドレスとなるカウンタ１、マイ
クロ命令が無効であることを示す無効フラグ２、通常実
行時にアドレスデータ１０６を格納するアドレスレジス
タ３、ＲＡＭ回路６への書込みデータとして、外部デー
タ１１０または読出しレジスタ］２の出力Ｉｌｌを選択
する第１選択回路４、ＲＡＭ回路６へのアドレスデータ
として、アドレスレジスタ３の出力１０７またはカウン
タ１の出力１．０８を選択する第２選択回路５、マイク
ロ命令によりデータ１１３か出されるＲＡＭ回路６、ラ
イトフラグ８の出力１０３の否定論理を出力する否定回
路７、書込み命令Ｉ００、無効フラグ２の出力１０２、
否定回路７の出力１０４により読出しデータの書込み信
号を発生する書込み信号発生回路９、読出しデータ１１
３のチエツクをなすＥＣＣチエツク訂正回路１０、書込
み命令１００と否定回路７の出力１０４を入力とする論
理積回路１１、読出しデータ１１４を格納する読出しレ
ジスタ］２からなる。
まず、ＲＡＭ回路６への初期書込み時は、無効フラグ２
が論理Ｏなので、第１選択回路４は書込みデータ１１０
を選択して書込みデータ目２として出力し、また第２選
択回路５はアドレスレジスタ３のデータ１０７を選択し
てＲＡＭ回路６のアドレスデータ１０９として出力する
。
が論理Ｏなので、第１選択回路４は書込みデータ１１０
を選択して書込みデータ目２として出力し、また第２選
択回路５はアドレスレジスタ３のデータ１０７を選択し
てＲＡＭ回路６のアドレスデータ１０９として出力する
。
このとき、書込み命令＋００が論理１、無効フラグ２が
論理Ｏの条件により、書込み信号発生回路９は書込み信
号１０５を論理１にするので、ＲＡＭ回路６にはアドレ
スレジスタ３て指示されるアドレスに書込みデータ１１
０のデータが書込まれる。
論理Ｏの条件により、書込み信号発生回路９は書込み信
号１０５を論理１にするので、ＲＡＭ回路６にはアドレ
スレジスタ３て指示されるアドレスに書込みデータ１１
０のデータが書込まれる。
アドレスデータ１０６を０Ｏ−４ＦＦ（１６進）ニ１づ
つ変化させなから１ワードづつ書込んで行くことで、書
込みが終了する。
つ変化させなから１ワードづつ書込んで行くことで、書
込みが終了する。
次に、通常実行時にマイクロ命令でデータが読出されて
いる時は、書込み命令１００が論理ｏ１無効フラグ２が
論理Ｏの条件より、書込み信号発生回路９は、論理Ｏを
書込信号１０５として出力する。
いる時は、書込み命令１００が論理ｏ１無効フラグ２が
論理Ｏの条件より、書込み信号発生回路９は、論理Ｏを
書込信号１０５として出力する。
無効フラグ２が論理０のため、第２選択回路５はアドレ
スレジスタ３のデータ１０７を選択しアドレスデータ１
０９として出力する。ＲＡＭ回路６の読出しデータ１１
３はＥＣＣチエツク訂正回路１（］に送られて読出しデ
ータ１１４として出力される。
スレジスタ３のデータ１０７を選択しアドレスデータ１
０９として出力する。ＲＡＭ回路６の読出しデータ１１
３はＥＣＣチエツク訂正回路１（］に送られて読出しデ
ータ１１４として出力される。
次に、通常実行時にマイクロ命令でデータが読出されて
いないときは、書込み命令１００が論理０、無効フラグ
２が論理１になる。ライトフラグ８は無効フラグ２が論
理１のとき、１クロック毎に否定回路７のライトフラグ
否定データ１０４を入力するので、ライトフラグ８のデ
ータは〇−・１→０・・と更新される。カウンタ１はラ
イトフラグ８が論理１のとき更新されるので、２クロッ
ク毎に更新されることになる。
いないときは、書込み命令１００が論理０、無効フラグ
２が論理１になる。ライトフラグ８は無効フラグ２が論
理１のとき、１クロック毎に否定回路７のライトフラグ
否定データ１０４を入力するので、ライトフラグ８のデ
ータは〇−・１→０・・と更新される。カウンタ１はラ
イトフラグ８が論理１のとき更新されるので、２クロッ
ク毎に更新されることになる。
ライトフラグ８が論理０のときは、ＲＡＭ回路６の読出
し動作となり、書込み信号発生回路９は書込み命令１０
０、無効フラグ２の条件も含めて論理０を書込み信号１
０５として出力する。カウンタ１は更新されないので初
期値００を出力し、無効フラグ２が論理１のために第２
選択回路５は、カウンタ１のデータ１０８をアドレスデ
ータ１０９として出力する。無効フラグ２の無効フラグ
データ１０２とライトフラグ否定データ１０４とにより
、論理積回路１１から出力される読出しレジスタセット
信号＋１５が論理１になるので、ＲＡＭ回路６のアドレ
ス００の読出しデータ１１３はＥＣＣ訂正回路１０を通
り読出しレジスタ１２に格納される。
し動作となり、書込み信号発生回路９は書込み命令１０
０、無効フラグ２の条件も含めて論理０を書込み信号１
０５として出力する。カウンタ１は更新されないので初
期値００を出力し、無効フラグ２が論理１のために第２
選択回路５は、カウンタ１のデータ１０８をアドレスデ
ータ１０９として出力する。無効フラグ２の無効フラグ
データ１０２とライトフラグ否定データ１０４とにより
、論理積回路１１から出力される読出しレジスタセット
信号＋１５が論理１になるので、ＲＡＭ回路６のアドレ
ス００の読出しデータ１１３はＥＣＣ訂正回路１０を通
り読出しレジスタ１２に格納される。
次のクロッつてライトフラグ８が論理１になり、ＲＡＭ
回路６への再書込み動作へ移る。無効フラグ２が論理１
のために、第１選択回路４は読出しレジスタ１２の再書
込みデータＩｌｌを書込みデータ１１２として出力する
。書込み信号発生回路９は書込み命令１ＯＯ１無効フラ
グ２の条件により書込み信号１０５として論理１を出力
する。
回路６への再書込み動作へ移る。無効フラグ２が論理１
のために、第１選択回路４は読出しレジスタ１２の再書
込みデータＩｌｌを書込みデータ１１２として出力する
。書込み信号発生回路９は書込み命令１ＯＯ１無効フラ
グ２の条件により書込み信号１０５として論理１を出力
する。
このとき、無効フラグ２が論理１のため、第２選択回路
５はカウンタ１の再書込みアドレスデータ！０８（この
場合００）をアドレスデータ１０９として選択するので
、このアドレスに書込みデータ１１２が格納される。カ
ウンタ１のデータはこのクロックで更新され、データは
０Ｏ−ＦＦまで１づつ変化して全ワードに対する再書込
み動作が行われる。アドレスＦＦまで再書込みした後は
、カウンタ１は再び００にリセットされて再書込み動作
を続ける。
５はカウンタ１の再書込みアドレスデータ！０８（この
場合００）をアドレスデータ１０９として選択するので
、このアドレスに書込みデータ１１２が格納される。カ
ウンタ１のデータはこのクロックで更新され、データは
０Ｏ−ＦＦまで１づつ変化して全ワードに対する再書込
み動作が行われる。アドレスＦＦまで再書込みした後は
、カウンタ１は再び００にリセットされて再書込み動作
を続ける。
発明の詳細
な説明したように本発明は、マイクロ命令で読出しをし
ていない時には、ＲＡＭ回路の読出しと再書込みとを全
アドレスについて順番に行っていくことにより、マイク
ロ命令による読出しが長時間貸われないようなアドレス
のデータに関してのデータの自然破壊を防ぎ、信頼性を
向上させるという効果を有する。
ていない時には、ＲＡＭ回路の読出しと再書込みとを全
アドレスについて順番に行っていくことにより、マイク
ロ命令による読出しが長時間貸われないようなアドレス
のデータに関してのデータの自然破壊を防ぎ、信頼性を
向上させるという効果を有する。
図は本発明の実施例のプロ・ツク図である。
主要部分の符号の説明
１・・・・・・カウンタ
２・・・・・・無効フラグ
６・・・・・・ＲＡＭ
７・・・・・・否定回路
８・・・・・・ライトフラグ
９・・・・・・書込信号発生回路
１０・・・・・・ＥＣＣチエツク回路
１２・・・・・・読出しレジスタ
Claims (1)
- （１）命令によってデータの読出しが行われるＲＡＭ回
路であって、前記命令による読出し処理が実行されてい
ないときに、２クロック毎に１回内容が更新されてＲＡ
Ｍのアドレスを生成するカウンタと、前記２クロックの
前半で前記ＲＡＭからデータを読出すとともに誤り訂正
をなす読出し制御手段と、前記２クロックの後半で前記
読出し制御手段により読出されたデータを再度前記ＲＡ
Ｍへ書込む書込み制御手段とを含むことを特徴とするＲ
ＡＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127546A JPH0423056A (ja) | 1990-05-17 | 1990-05-17 | Ｒａｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127546A JPH0423056A (ja) | 1990-05-17 | 1990-05-17 | Ｒａｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423056A true JPH0423056A (ja) | 1992-01-27 |
Family
ID=14962684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127546A Pending JPH0423056A (ja) | 1990-05-17 | 1990-05-17 | Ｒａｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423056A (ja) |
-
1990
- 1990-05-17 JP JP2127546A patent/JPH0423056A/ja active Pending
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