JP3045731B2 - シーケンス制御方式 - Google Patents
シーケンス制御方式Info
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- JP3045731B2 JP3045731B2 JP1110941A JP11094189A JP3045731B2 JP 3045731 B2 JP3045731 B2 JP 3045731B2 JP 1110941 A JP1110941 A JP 1110941A JP 11094189 A JP11094189 A JP 11094189A JP 3045731 B2 JP3045731 B2 JP 3045731B2
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- Japan
- Prior art keywords
- sequence
- microinstruction
- address
- microprogram
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はマイクロプログラムで制御されるシーケンサ
制御方式に関し、特にそこで必要なマイクロプログラム
メモリ容量を大幅に低減できるようにするシーケンサに
関する。
制御方式に関し、特にそこで必要なマイクロプログラム
メモリ容量を大幅に低減できるようにするシーケンサに
関する。
メモリアドレスシーケンス等の所望のデータ系列を発
生するために、マイクロプログラム制御方式のシーケン
サがしばしば使用される。
生するために、マイクロプログラム制御方式のシーケン
サがしばしば使用される。
従来技術によるこの種のシーケンサのブロック図を第
２図に示す。同図に示すシーケンサは、アドレスを一定
の時間間隔で出力する、アドレスジェネレータとして動
作するものである。マイクロプログラムメモリ201から
読み出されたマイクロ命令はシーケンス制御部203のIin
端子に与えられる。このようにして与えられたマイクロ
命令に基づいて、シーケンス制御部203はCLK端子に与え
られるクロックに同期して今回の動作周期に出力すべき
アドレスをバッファ205に与えるとともに、この同じア
ドレスを次回に読み出すべきマイクロ命令を指定するア
ドレスとしてマイクロプログラムメモリ201に与える。
２図に示す。同図に示すシーケンサは、アドレスを一定
の時間間隔で出力する、アドレスジェネレータとして動
作するものである。マイクロプログラムメモリ201から
読み出されたマイクロ命令はシーケンス制御部203のIin
端子に与えられる。このようにして与えられたマイクロ
命令に基づいて、シーケンス制御部203はCLK端子に与え
られるクロックに同期して今回の動作周期に出力すべき
アドレスをバッファ205に与えるとともに、この同じア
ドレスを次回に読み出すべきマイクロ命令を指定するア
ドレスとしてマイクロプログラムメモリ201に与える。
しかしながらこのような従来のシーケンサはマイクロ
プログラムの容量をかなり大きくする必要があるという
問題がある。例えば上述のようにこのシーケンサをアド
レスジェネレータとして使用する場合、大容量メモリの
ためのアドレス系列を発生させようとすると、発生しな
ければならないアドレスの語長が長くなるとともに、マ
イクロプログラムメモリが備えていなければならない語
数が指数関数的に増加する。例えば、発生すべきアドレ
スの語長が10ビットの場合はマイクロプログラムメモリ
201は1024語しか必要としないのに対して、16ビットに
なると65536語が必要になる。マイクロプログラムメモ
リ201は極めて高速であることが要求されるので、この
ように大容量のものを準備するには、費用、発熱、実
装、更に高速メモリチップの入手等、多くの問題があ
る。
プログラムの容量をかなり大きくする必要があるという
問題がある。例えば上述のようにこのシーケンサをアド
レスジェネレータとして使用する場合、大容量メモリの
ためのアドレス系列を発生させようとすると、発生しな
ければならないアドレスの語長が長くなるとともに、マ
イクロプログラムメモリが備えていなければならない語
数が指数関数的に増加する。例えば、発生すべきアドレ
スの語長が10ビットの場合はマイクロプログラムメモリ
201は1024語しか必要としないのに対して、16ビットに
なると65536語が必要になる。マイクロプログラムメモ
リ201は極めて高速であることが要求されるので、この
ように大容量のものを準備するには、費用、発熱、実
装、更に高速メモリチップの入手等、多くの問題があ
る。
マイクロプログラムメモリの必要量を減らすため、シ
ーケンサの発生するアドレスのうちの下位ｎビットはマ
イクロプログラムメモリに与えず、上位部分だけでマイ
クロプログラムメモリへのアクセスをコントールする方
法も考えられる。しかし、このような制御を行うと、発
生するアドレスを2n未満の細かな単位で操作するのが困
難になるなど、自由度が損なわれる。従って、このよう
な制御は限られた局面でしか採用できない。
ーケンサの発生するアドレスのうちの下位ｎビットはマ
イクロプログラムメモリに与えず、上位部分だけでマイ
クロプログラムメモリへのアクセスをコントールする方
法も考えられる。しかし、このような制御を行うと、発
生するアドレスを2n未満の細かな単位で操作するのが困
難になるなど、自由度が損なわれる。従って、このよう
な制御は限られた局面でしか採用できない。
また、アドレスジェネレータ等における通常の用途で
は、必要とされるアドレス系列は完全にランダムではな
く、例えば1000番地から1128番地までのアドレスの系列
を100回繰り返してから次へ進むというように、ほとん
どの場合は連続した系列、すなわち今回発生すべきアド
レスは前回のものをインクリメントしたもの、となって
いる。ジャップ、コール等のフローの変更が入る割合は
比較的少ない。連続部分に対応するマイクロ命令は、実
質的な動作は何もしないという所謂NOP命令になる。従
って、マイクロプログラムメモリの大部分はNOP命令で
埋め尽くされ、利用効率が極めて悪くなる。
は、必要とされるアドレス系列は完全にランダムではな
く、例えば1000番地から1128番地までのアドレスの系列
を100回繰り返してから次へ進むというように、ほとん
どの場合は連続した系列、すなわち今回発生すべきアド
レスは前回のものをインクリメントしたもの、となって
いる。ジャップ、コール等のフローの変更が入る割合は
比較的少ない。連続部分に対応するマイクロ命令は、実
質的な動作は何もしないという所謂NOP命令になる。従
って、マイクロプログラムメモリの大部分はNOP命令で
埋め尽くされ、利用効率が極めて悪くなる。
本発明の目的は、上述した従来技術の問題点を解消
し、シーケンス制御の自由度に制限を加えることなくマ
イクロプログラムメモリの容量を減少することにある。
し、シーケンス制御の自由度に制限を加えることなくマ
イクロプログラムメモリの容量を減少することにある。
本発明の一実施例によれば、通常発生すべきシーケン
スに関する上述の性質を利用してマイクロプログラムメ
モリの容量を削減するシーケンサが与えられる。すなわ
ち、系列中の連続的な部分はカウンタのインクリメント
で発生させ、ジャンプ、コールの起こる、あるいは起こ
る可能性のある部分だけマイクロプログラム制御を行
う。これにより、従来のNOP命令の系列をマイクロプロ
グラムから除去できるので、マイクロプログラムメモリ
の容量を大幅に削減できる。
スに関する上述の性質を利用してマイクロプログラムメ
モリの容量を削減するシーケンサが与えられる。すなわ
ち、系列中の連続的な部分はカウンタのインクリメント
で発生させ、ジャンプ、コールの起こる、あるいは起こ
る可能性のある部分だけマイクロプログラム制御を行
う。これにより、従来のNOP命令の系列をマイクロプロ
グラムから除去できるので、マイクロプログラムメモリ
の容量を大幅に削減できる。
第１図に本発明の一実施例に基づいて構成されたシー
ケンサのブロック図を示す。
ケンサのブロック図を示す。
同図において、マイクロ命令の実行により、次回のマ
イクロ命令アドレスがマイクロプログラムメモリ101に
与えられる。これにより読み出されたマイクロ命令が、
シーケンス制御部103のIin端子に与えられる。マイクロ
プログラムメモリ101からはこれと同時に、連続して発
生すべきアドレス系列の先頭のものおよび最後のものが
読み出され、夫々カウンタ105およびレジスタ107に適当
なタイミング信号に従ってラッチされる。カウンタ105
にラッチされた先頭アドレスは適当なクロックに従って
バッファ111にラッチされ、これにより外部に出力され
る。
イクロ命令アドレスがマイクロプログラムメモリ101に
与えられる。これにより読み出されたマイクロ命令が、
シーケンス制御部103のIin端子に与えられる。マイクロ
プログラムメモリ101からはこれと同時に、連続して発
生すべきアドレス系列の先頭のものおよび最後のものが
読み出され、夫々カウンタ105およびレジスタ107に適当
なタイミング信号に従ってラッチされる。カウンタ105
にラッチされた先頭アドレスは適当なクロックに従って
バッファ111にラッチされ、これにより外部に出力され
る。
カウンタ105にラッチされた先頭アドレスはクロック
Ａによってインクリメントされ、そのインクリメント結
果がバッファ111にラッチされ出力される。これと並行
して、カウンタ105の出力はレジスタ107にラッチされて
いる最終アドレスと比較器109で比較される。ここで一
致が検出されると、その一致検出信号がANDゲート113を
開き、ディレイ115で所要の遅延を与えられたクロック
Ａをシーケンス制御部103のクロック入力CLKに送る。こ
れにより、シーケンス制御部103は以前に読み出してお
いてあるマイクロ命令を実行する。この実行によって、
また次に実行されるべきマイクロ命令が読み出されシー
ケンス制御部103に与えられると同時に、カウンタ105お
よびレジスタ107にはマイクロプログラムメモリ101から
読み出された新たな値がラッチされ、すでに説明した動
作が繰り返される。この新たな値は、前回とは異なる連
続したアドレス系列の先頭アドレスおよび最終アドレス
であってよい。あるいは前回と同じアドレス系列を再度
生成するため、前回と同じ先頭アドレスおよび最終アド
レスであってもよい。更に、連続したアドレス系列では
なく、ランダムな系列を発生する必要がある際には、先
頭アドレスと最終アドレスを同じアドレスにすればよ
い。
Ａによってインクリメントされ、そのインクリメント結
果がバッファ111にラッチされ出力される。これと並行
して、カウンタ105の出力はレジスタ107にラッチされて
いる最終アドレスと比較器109で比較される。ここで一
致が検出されると、その一致検出信号がANDゲート113を
開き、ディレイ115で所要の遅延を与えられたクロック
Ａをシーケンス制御部103のクロック入力CLKに送る。こ
れにより、シーケンス制御部103は以前に読み出してお
いてあるマイクロ命令を実行する。この実行によって、
また次に実行されるべきマイクロ命令が読み出されシー
ケンス制御部103に与えられると同時に、カウンタ105お
よびレジスタ107にはマイクロプログラムメモリ101から
読み出された新たな値がラッチされ、すでに説明した動
作が繰り返される。この新たな値は、前回とは異なる連
続したアドレス系列の先頭アドレスおよび最終アドレス
であってよい。あるいは前回と同じアドレス系列を再度
生成するため、前回と同じ先頭アドレスおよび最終アド
レスであってもよい。更に、連続したアドレス系列では
なく、ランダムな系列を発生する必要がある際には、先
頭アドレスと最終アドレスを同じアドレスにすればよ
い。
なお、言うまでもないことではあるが、本発明は上述
した実施例に限定されるものではなく、広範な修正を施
した実現形態をも包含するものである。
した実施例に限定されるものではなく、広範な修正を施
した実現形態をも包含するものである。
そのような他の例の極く一部を挙げれば、上述の実施
例で先頭アドレスとともに最終アドレスを与えていた代
わりに、連続して発生すべき系列の長さを与えるように
してもよい。
例で先頭アドレスとともに最終アドレスを与えていた代
わりに、連続して発生すべき系列の長さを与えるように
してもよい。
また、上述の実施例では、シーケンス制御部103はAND
ゲート113からのクロックＢの到着を待ってマイクロ命
令を実行し、この実行結果により次回の先頭アドレスお
よび最終アドレスをマイクロプログラムメモリ101から
読み出していた。マイクロプログラム制御装置の外部の
事象による条件分岐等がない場合には、その代わりにマ
イクロ命令を１回分先回りして実行し、その結果を中間
バッファに保持しておくことにより、この装置のサイク
ルタイム（つまりバッファ111を介して出力されるアド
レスの更新の周期）を短くすることもできる。
ゲート113からのクロックＢの到着を待ってマイクロ命
令を実行し、この実行結果により次回の先頭アドレスお
よび最終アドレスをマイクロプログラムメモリ101から
読み出していた。マイクロプログラム制御装置の外部の
事象による条件分岐等がない場合には、その代わりにマ
イクロ命令を１回分先回りして実行し、その結果を中間
バッファに保持しておくことにより、この装置のサイク
ルタイム（つまりバッファ111を介して出力されるアド
レスの更新の周期）を短くすることもできる。
つまりマイクロプログラムメモリ101の出力を一時的
に保持する中間バッファを置き、そこに次回の先頭アド
レスと最終アドレス、更にその次に実行すべきマイクロ
命令を置く。これにより、比較回路109により、連続し
たアドレス系列の最後に到達したことが検出されると、
上述の実施例よりも短い時間で次のアドレス系列の発生
のために必要なデータをカウンタ105およびレジスタ107
に設定することができる。また、中間バッファに置かれ
ていたマイクロ命令も同じタイミングで実行され、次に
必要なデータを中間バッファに設定する。
に保持する中間バッファを置き、そこに次回の先頭アド
レスと最終アドレス、更にその次に実行すべきマイクロ
命令を置く。これにより、比較回路109により、連続し
たアドレス系列の最後に到達したことが検出されると、
上述の実施例よりも短い時間で次のアドレス系列の発生
のために必要なデータをカウンタ105およびレジスタ107
に設定することができる。また、中間バッファに置かれ
ていたマイクロ命令も同じタイミングで実行され、次に
必要なデータを中間バッファに設定する。
また、本発明のシーケンサはアドレス系列の発生に限
定されるものではなく、いかなる用途であれ、先に述べ
たような性質を有するデータの系列の発生に使用でき
る。
定されるものではなく、いかなる用途であれ、先に述べ
たような性質を有するデータの系列の発生に使用でき
る。
以上詳細に説明したように、本発明によれば必要とさ
れるマイクロプログラムメモリの容量を大幅に低減でき
るので、動作の高速化のためマイクロプログラムメモリ
に高速の素子を採用することが容易かつ安価になるとい
う効果が得られる。
れるマイクロプログラムメモリの容量を大幅に低減でき
るので、動作の高速化のためマイクロプログラムメモリ
に高速の素子を採用することが容易かつ安価になるとい
う効果が得られる。
第１図は本発明の一実施例を示す図、第２図は従来技術
を説明するための図である。 101……マイクロプログラムメモリ 103……シーケンス制御部 105……カウンタ 107……レジスタ 109……比較器 111……バッファ 113……ANDゲート 115……ディレイ
を説明するための図である。 101……マイクロプログラムメモリ 103……シーケンス制御部 105……カウンタ 107……レジスタ 109……比較器 111……バッファ 113……ANDゲート 115……ディレイ
Claims (3)
- 【請求項１】以下（ａ）ないし（ｅ）を含み、任意のデ
ータ系列を連続して発生することを特徴とするシーケン
サ、 （ａ）連続値をとるデータ系列の開始条件及び終了条件
を含むマイクロ命令を含むマイクロプログラムメモリ、 （ｂ）前記マイクロプログラムメモリから前記マイクロ
命令を読み出し実行する機能と、第１の信号に対応して
前記機能を行なうシーケンス制御部、 （ｃ）前記マイクロ命令の読み出しが行われる毎に、読
み出される前記マイクロ命令中の前記連続値開始条件を
格納しカウントしてデータ系列を出力するカウンタ、 （ｄ）前記マイクロ命令中の前記連続値の終了条件を格
納するレジスタ、 （ｅ）前記カウンタ出力と前記レジスタの内容とを比較
し、前記終了条件を満足したときに前記第１の信号を発
生し、前記シーケンス制御部へ送る比較器。 - 【請求項２】前記マイクロプログラムに含まれる前記開
始条件及び終了条件として、それぞれ、先頭データ及び
終了データを使うことを特徴とする請求項１に記載のシ
ーケンサ。 - 【請求項３】前記マイクロプログラムに含まれる前記開
始条件及び終了条件として、それぞれ、先頭データ及び
連続して発生すべき系列の長さを使うことを特徴とする
請求項１に記載のシーケンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110941A JP3045731B2 (ja) | 1989-04-28 | 1989-04-28 | シーケンス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110941A JP3045731B2 (ja) | 1989-04-28 | 1989-04-28 | シーケンス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02287827A JPH02287827A (ja) | 1990-11-27 |
| JP3045731B2 true JP3045731B2 (ja) | 2000-05-29 |
Family
ID=14548446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110941A Expired - Fee Related JP3045731B2 (ja) | 1989-04-28 | 1989-04-28 | シーケンス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045731B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100957A (ja) * | 1982-11-30 | 1984-06-11 | Fujitsu Ltd | ル−プ制御方式 |
| JPS62219153A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | Ｄｍａコントロ−ラ |
| JPS63200234A (ja) * | 1987-02-17 | 1988-08-18 | Toshiba Corp | デ−タ処理装置 |
-
1989
- 1989-04-28 JP JP1110941A patent/JP3045731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02287827A (ja) | 1990-11-27 |
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