JPH03296104A - プログラマブルコントローラシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、大カモジュールを介して制御対象機器からの
情報信号をプロセッサモジュールに人力し、プロセッサ
モジュールから出力モジュールを介して制御対象機器に
情報信号を出力するプログラマブルコントローラシステ
ムに関する。

〔従来の技術〕

従来のプログラマブルコントローラシステムのシステム
構成を第６図に示す。

第６図において、制御対象機器の各部の電気接点のオン
／オフ状態を示す接点情報は入力モジュール４に人力さ
れる。入力モジュール４はこの接点情報を伝送信号レベ
ルから制御信号レベルに変換する。プロセッサモジュー
ルのプロセッサ部２はレベル変換された情報信号を人力
モジュール４から読出した後、人出力データメモリ３に
読出しの情報信号を一時記憶する。演算部１は人出力デ
ータメモリ３の人力接点情報に対して予め定められたシ
ーケンス演算を施し、制御機器の各接点に対する動作指
示を決定する。この動作指示を示す接点情報は、演算部
１により入出力データメモリ３に書き込まれた後、プロ
セッサ部２を介して出力モジュール５に送信される。出
力モジュールはこの接点情報を伝送信号レベルにレベル
変換して制御対象機器に出力する。

プログラマブルコントローラシステムは第７図に示すよ
うに複数の接点情報の入力処理、演算処理、出力処理を
順次に繰返し実行することにより制御対象機器の動作制
御を行っている。

〔発明が解決しようとする課題〕

しかしながら、従来のプログラマブルコントローラシス
テムでは一定周期で入力処理、演算処理および出力処理
を繰り返すために、入力（接点）情報に変化が見られな
い場合でも、プロセッサモジュールｌＯは入力モジュー
ルから入力情報を読出す処理を行っている。

この結果、入力モジュールからの読出し処理および人出
力データメモリ３への書き込み処理といった、同一の人
力接点情報に対しては行う必要のない処理をプロセッサ
モジュールｌＯは実際には実行しでおり、プロセッサモ
ジュール１０の入出力処理時間の短縮化になお、改善の
余地があった。

そこで、本発明の目的は、このような点に鑑みて、入力
又は出力の情報信号に変化が見られない場合は、入力又
は出力モジュールとプロセッサモジュールとの間の入出
力処理を中止することの可能なプログラマブルコントロ
ーラシステムを提供することにある。

〔課題を解決するための手段〕

このような目的を達成するために、本発明は、制御対象
機器からの情報信号を大カモジュールにおいて受信し、
当該受信の情報信号をプロセッサモジュールにより読出
し、シーケンス演算を施すプログラマブルコントローラ
システムにおいて、前記入力モジュールは、前記制御対
象器から前回受信の情報信号を記憶してお（記憶手段と
、該記憶手段に記憶された前回の情報信号と、今回、前
記制御対象機器から受信の情報信号とを比較することに
より情報信号が変化したか否かを判定する判定手段とを
有し、前記プロセッサモジュールは、前記判定手段の判
定結果が否定判定を示しているときには、前記入力モジ
ュールからの情報信号の読出しを中止させる読出し制御
手段を具えたことを特徴とする。

また、本発明は、プロセッサモジュールにおいてシーケ
ンス演算を行いそのシーケンス演算結果を出力モジュー
ルを介して制御対象機器に出力するプログラマブルコン
トローラシステムにおいて、前記プロセッサモジュール
は、前回出力のシーケンス演算結果を記憶しておく記憶
手段と、該記憶手段に記憶された前回のシーケンス演算
結果と、今回のシーケンス演算結果とを比較することに
よりシーケンス演算結果が変化したか否かを判定する判
定手段と、該判定手段の判定が否定判定を示していると
きには、前記出力モジュールへのシーケンス演算結果に
対する出力を禁止する出力制御手段とを具えたことを特
徴とする。

〔作　用〕

本発明は、プログラマブルコントローラシステムにおい
て、情報信号を保持記憶するための記憶手段が用られる
点に着目し、この記憶手段に前回の入力出力対象の情報
信号を記憶し、今回の人力／出力対象の情報信号との一
致比較を判定手段により行うことにより入力／出力対象
の変化の有無を検出する。この変化のあった情報信号の
みが人力／出力されるので、全ての情報信号を入力／出
力していた従来例に比べると、実際に入力／出力される
情報信号の個数が減少する。

［実施例］ 以下、図面を参照して本発明実施例を詳細に説明する。

第１図は本発明実施例の基本構成を示す。

本実施例のプログラマブルコントローラシステムは、制
御対象機器からの情報信号を入力モジュール２０００に
おいて受信し、当該受信の情報信号をプロセッサモジュ
ール１０００により読出し、シーケンス演算を施すプロ
グラマブルコントローラシステムである。また、本例の
プログラマブルコントローラは、プロセッサモジュール
１０００においてシーケンス演算を行いそのシーケンス
演算結果を出力モジュール３０００を介して制御対象機
器に出力する。

第１図において、前記入力モジュールは、前記制御対象
器から前回受信の情報信号を記憶しておく記憶手段２１
００と、該記憶手段に記憶された前回の情報信号と、今
回、前記制御対象機器から受信の情報信号とを比較する
ことにより情報信号が変化したか否かを判定する判定手
段２２００とを有し、前記プロセッサモジュールは、前
記判定手段の判定結果が否定判定を示しているときには
、前記入力モジュールからの情報信号の読出しを中止さ
せる読出し制御手段１１００を具えている。

また、前記プロセッサモジュールは、前回出力のシーケ
ンス演算結果を記憶しておく記憶手段１２００と、該記
憶手段に記憶された前回のシーケンス演算結果と、今回
のシーケンス演算結果とを比較することによりシーケン
ス演算結果が変化したか否かを判定する判定手段１３０
０と、該判定手段の判定が否定判定を示しているときに
は、前記出力モジュールへのシーケンス演算結果に対す
る出力を禁止する出力制御手段１４００とを具えている
。

本実施例のプログラマブルコントローラシステムは第６
図に示した従来例とほぼ同様の構成とすることができる
ので、本実施例の従来例と相違する点を説明することに
する。

第２図は本発明第１実施例において人力モジュールに設
置された記憶判定回路２０の回路構成を示す。

記憶判定回路２０が記憶手段および判定手段として動作
する。

第２図において、記憶判定回路２０は制御対象機器から
受信し、レベル変換後の情報信号に対して、情報内容（
オン／オフ）の変化の有無を判定する。記憶判定回路２
０は各情報信号毎に設けられている。

フリップフロップ１１は読出し指示信号１ｏのパルス立
ち下がりで入力情報信号を保持し、今回受信の情報信号
をＸ０Ｒ（エックスオア）回路１４に出力する。

フリップフロップ１２は読出し指示信号のパルス立ち上
がりでフリップフロップ１１の出力信号を保持記憶する
。フリップフロップ１２の出力信号が前回受信の情報信
号となる。

ＸＯＲ回路１４はフリップフロップ１２の出力信号とフ
リップフロップ１１の出力信号を比較し、両信号が一致
の場合ビット°’ｏ”、不一致の場合はピッド１゛′の
判定信号１３を出力する。この判定信号は人力モジュー
ル４のチップセレクト信号線を用いて、時分割的にプロ
セッサ部２に送信される。

次に、本発明に関わる情報信号の入力動作を第３図およ
び第４図を参照して説明する。第３図は第２図の回路に
おける各信号の発生タイミングおよびそのレベル状態を
示す。第４図はプロセッサ部２を構成する中央演算処理
装置が実行する制御手順を示す。なお、入力情報信号に
対しては入力モジュールからプロセッサモジュールへ読
出すためのアドレスが割当てられているものとする。

第２図において、電源起動後筒１番目の入力モジュール
からの読出しタイミングになると、プロセッサ部２のｃ
ｐｕは第１番目の入力情報を指定する読出しアドレスを
発生した後、レベル”　Ｌ　”の読出し指示信号１０を
発生する（第３図のタイミングＴＩ、第４図のステップ
５ｌ−ＩＳ２）。

このアドレス信号によりプロセッサ部２のデコーダ（不
図示）によりデツプセレクト信号が作成され、このチッ
プセレクト信号により読出し対象の入力モジュールが動
作可能状態となる。人力モジュール側のフリップフロッ
プ１１は、読出し指示信号の立ち下がりで（第３図のタ
イミングＴ１）、制御対象機器から受信の情報信号を保
持出力する。

１ ２ また、読出し指示信号の消滅すなわち、読出し指示信号
のレベル゛Ｈ°°への立ち上がりで、フリップフロップ
１２によりフリップフロップ１１の保持信号が前回の入
力信号として記憶される。

電源起動時、フリップフロップ１２の出力信号はレベル
゛°Ｌ°°の初期状態にあるので、入力モジュールに読
出し指示信号が入力された時点（第３図のタイミングＴ
Ｉ）ではＸＯＲ回路１４によりフリップフロップ１２の
初期設定状態の出力信号と、フリップフロップ１１の出
力信号との一致比較が行なわれる。

プロセッサ部２のＣＰＵはチップセレクト信号線を介し
て、ＸＯＲ回路１４の判定信号１３を受信し、判定信号
のレベル状態により一致の有無を検出する（第４図のス
テップＳ３→Ｓ４）。

ｃｐｕは入力情報信号が前回の情報信号（この場合、フ
リップフロップ１２の初期状態の出力信号）と一致と判
定した場合は、その入力情報信号の入力処理、具体的に
は、入力モジュールからの入力情報信号の読出し処理お
よび人出力データメモリ３（第６図参照）に対する書き
込み処理を行なわず、読出しアドレスを更新する（第４
図のステップ５４−３６）。また、人力情報信号の一致
判定の場合は従来゛と同様読出しアドレスにより指定さ
れた入力情報信号を入力モジュールから読出しＣＰＵ内
に取り込んだ後、入出力データメモリ３の対応の格納ア
ドレスに読出しの入力情報信号を書き込む（第４図のス
テップＳ４→Ｓ５）。

以下、このような処理を入力対象の全ての接点情報に対
して行う（第４図のステップ８２〜Ｓ７のループ処理）
。

この結果、プロセッサモジュールの第１回目の人力処理
において、初期設定状態と異なる入力情報信号のみが入
出力データメモリ３に書き込まれる。

以下、プロセッサモジュールでは、入力処理タイミング
になると第４図の制御手順を実行し、不一致判定を有す
る入力情報信号のみを人力モジュールから読出し、入出
力データメモリ３に格納する。

方、第２回目の入力処理において、入力モジュール内の
第２図の記憶判定回路２０に読出し指示信号が第３図の
タイミングＴ３で入力されると、フリップフロップ１１
は今回の入力情報信号をＸＯＲ回路１４に出力する。こ
の結果、ＸＯＲ回路１４はフリップフロップ１２により
保持されている第１回目（前回）の入力情報信号と第２
回目（今回）の入力情報信号との比較判定を行う。以下
、プロセッサ部２から読出し指示信号を人力する毎に記
憶判定回路２０では入力情報信号の記憶およびレベル変
化の検出処理が繰り返し実行される。

次に、前回と不一致のシーケンス演算結果のみを出力モ
ジュールに対して出力するための回路構成の一例を第５
図に示す。

本例では、従来のシーケンス演算結果が入出力データメ
モリ３に格納されることに着目し、入出力データメモリ
３を前回出力のシーケンス演算結果の記憶手段として用
いる。

第５図において、演算部１でシーケンス演算結果が得ら
れると、演算部１のリード信号、アドレス信号により、
入出力データメモリ３に記憶のシーケンス演算結果が読
出される。また、判定回路３１のフリップフロップ３２
により保持された、今回、算出のシーケンス演算結果と
上述の入出力データメモリのシーケンス演算結果との一
致比較がＸＯＲ回路３３によりなされる。

プロセッサ部２はデータバスの各ビットに設けられた各
判定回路３１からの判定信号３８を受信し、不一致のシ
ーケンス演算結果を、出力モジュールへの出力対象の情
報信号として取り込む。

この後、演算部１はリード信号をライト信号に切換える
ことによりデータバスとのシーケンス演算結果を入出力
データメモリ３に書き込む。

以上、説明した処理により出力情報信号についても前回
とレベル変化が生じたものだけが出力モジュールに出力
されるので、出力モジュール側の出力処理回数が従来よ
りも減少する。

本実施例の他に次の例が挙げられる。

１）本実施例では情報信号の変化の有無を検出するため
にフリップフロップやＩＣメモリを用いて　５ ６ いるが、その他、２個の信号をシフト記憶するシフトレ
ジスタを用いることもできる。

２）本実施例では入力モジュールとプロセッサモジュー
ルが別体となっている例を示しているが、一体型のプロ
グラマブルコントローラシステムにも適用可能であるこ
とは言うまでもない。この場合は入力モジュールとして
の機能を果たす入力インタフェース部に本発明の判定手
段、記憶手段を設ける。

〔発明の効果〕

以上、説明したように、本発明によれば、時系列的に変
化の生じた情報信号のみが入力／出力されるので、転送
処理回数が減少する。この結果、定周期で情報信号の入
出力処理を行うプログラマブルコントローラシステムで
は入出力処理に割り当てた時間領域に空き時間が生じる
ので、この空き時間を利用してプログラミング装置との
間の情報処理などシステム処理を有効的に実行すること
ができる。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示すブロック図、 第２図３３ま本発明第１実施例の回路構成を示すブロッ
ク図、 第３図は本発明第１実施例の各種信号の発生タイミング
を示すタイミングチャート、 第４図は本発明第１実施例のプロセッサ部の実行する制
御手順を示すフローヂャート、第５図は本発明第２実施
例の回路構成を示すブロック図、 第６図は従来例の回路構成を示すブロック図、第７図は
従来例の動作タイミングを示すタイミングチャートであ
る。 １・・・演算部、 ２・・・プロセッサ部、 ３・・・入出力データメモリ、 ４・・・入力モジュール、 　７ ８ ５・・・出力モジュール、 １１１２・・・フリップフロップ、 ２０・・・記憶判定回路、 ３１・・・判定回路。 特開平 ３ ２９６１０４　（７） 寝 呻　　噸 」）ＩＤ　　　　４１１０

Claims (1)

1. 【特許請求の範囲】 １）制御対象機器からの情報信号を入力モジュールにお
   いて受信し、当該受信の情報信号をプロセッサモジュー
   ルにより読出し、シーケンス演算を施すプログラマブル
   コントローラシステムにおいて、 前記入力モジュールは、 前記制御対象器から前回受信の情報信号を記憶しておく
   記憶手段と、 該記憶手段に記憶された前回の情報信号と、今回、前記
   制御対象機器から受信の情報信号とを比較することによ
   り情報信号が変化したか否かを判定する判定手段と を有し、 前記プロセッサモジュールは、 前記判定手段の判定結果が否定判定を示しているときに
   は、前記入力モジュールからの情報信号の読出しを中止
   させる読出し制御手段 を具えたことを特徴とするプログラマブルコントローラ
   システム。 ２）プロセッサモジュールにおいてシーケンス演算を行
   いそのシーケンス演算結果を出力モジュールを介して制
   御対象機器に出力するプログラマブルコントローラシス
   テムにおいて、 前記プロセッサモジュールは、 前回出力のシーケンス演算結果を記憶しておく記憶手段
   と、 該記憶手段に記憶された前回のシーケンス演算結果と、
   今回のシーケンス演算結果とを比較することによりシー
   ケンス演算結果が変化したか否かを判定する判定手段と
   、 該判定手段の判定が否定判定を示しているときには、前
   記出力モジュールへのシーケンス演算結果に対する出力
   を禁止する出力制御手段と を具えたことを特徴とするプログラマブルコントローラ
   システム。