JPS59132050A - マイコンシステム等における誤出力防止回路 - Google Patents
マイコンシステム等における誤出力防止回路Info
- Publication number
- JPS59132050A JPS59132050A JP58005751A JP575183A JPS59132050A JP S59132050 A JPS59132050 A JP S59132050A JP 58005751 A JP58005751 A JP 58005751A JP 575183 A JP575183 A JP 575183A JP S59132050 A JPS59132050 A JP S59132050A
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- JP
- Japan
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- output
- signal
- error
- data
- circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
止回路に関し、:廼.亀な回路構成でエラーデータの誤
出力を防1b L,てシステムの信碩1住を向上さぜ1
こマイコンシステム等におけろ誤出力防出回′烙乞tM
供fること7目的とする。
出力を防1b L,てシステムの信碩1住を向上さぜ1
こマイコンシステム等におけろ誤出力防出回′烙乞tM
供fること7目的とする。
以下、不発明の一実施例ぞ・′1Σ附さnた・ス面と共
に況・力fろ。
に況・力fろ。
淋1図,・」本発明に係るマイコンシステム等におけろ
誤出力防止回路の一実施例1火示すブロック図である。
誤出力防止回路の一実施例1火示すブロック図である。
本実廁1夕11でシエ、例えば産業プロセス件への出力
をマイコンシステム仙1からの,lIIJヘl田i?4
宙に応じて制御てる禰せに、エラー演出時の処理乞例に
して説明する。
をマイコンシステム仙1からの,lIIJヘl田i?4
宙に応じて制御てる禰せに、エラー演出時の処理乞例に
して説明する。
第1図に2いて、10に出力レジスタで,図示さnない
中央処理装置(CPU)の監視下で後述てろ書き込み信
号(ライトストローブ信号)に同期して書縫込み、この
書き込みデータケ被制御対象であるプロセスへ出力てる
。12は本発明によって新たに付加さnたゲート回路で
、書き込み信号b WI CP U Kよるデータ処理
の実行過程で例えばパリティチェック等により工゛−ラ
ーと一1411定さ几た際発生するエラー検出信号S
Dとの癒埋条注欠生成てろ。このゲート回路】2の出力
は前述した出力レジスタ10のライトストローブ信号人
力4 CLKに送出さ几る。
中央処理装置(CPU)の監視下で後述てろ書き込み信
号(ライトストローブ信号)に同期して書縫込み、この
書き込みデータケ被制御対象であるプロセスへ出力てる
。12は本発明によって新たに付加さnたゲート回路で
、書き込み信号b WI CP U Kよるデータ処理
の実行過程で例えばパリティチェック等により工゛−ラ
ーと一1411定さ几た際発生するエラー検出信号S
Dとの癒埋条注欠生成てろ。このゲート回路】2の出力
は前述した出力レジスタ10のライトストローブ信号人
力4 CLKに送出さ几る。
不発明の一処施例は上記のように構成さしており、以下
その動作について第2図のタイムチャートと共に説明で
る。
その動作について第2図のタイムチャートと共に説明で
る。
今、データが第2図fAlのよ5に周貼的に発生すると
共に書き込み信号が第2図fB)のように各データに対
応してCpUの監視の下で生成さねているものとてろ。
共に書き込み信号が第2図fB)のように各データに対
応してCpUの監視の下で生成さねているものとてろ。
サイクルAでは第2図(C)に示すよ5にエラー検出信
号SDが1Hルベル、即ちエラーが発生していたい1、
従って、ゲート回路12からは書き込み信号Swが5出
力レジスタ10の入力端CLKIC送出さB 第2図+
Dlに示すよ5な入力レベルとなる。従って、出力レジ
スタ10では該轟″fるデータ2書き込み信号Swに同
期して書き込み、所定の読み出しタイミングでプロセス
側に出力する1、こnに対し、サイクルBにおいて、デ
ータにパリティエラー等のエラーが検出さnろと、エラ
ー、芙出1言号SDは第2図(C)のη[1<”L”レ
ベルに立ち下がる。従って、ゲート回路12からの書き
込み信4 Bwの送出は禁よされ、出力レジスタ100
入力端子CLKKは第2図tDI K示す如く、書き込
み信号SWは与えらちない。従って、出力レジスタ10
の内容はq新(リフレッシュ)さnず、プロセスへのエ
ラーデータの誤出力は発生せず、システムの致命的エラ
ーは防止され、システムの信顯性は向上てる。
号SDが1Hルベル、即ちエラーが発生していたい1、
従って、ゲート回路12からは書き込み信号Swが5出
力レジスタ10の入力端CLKIC送出さB 第2図+
Dlに示すよ5な入力レベルとなる。従って、出力レジ
スタ10では該轟″fるデータ2書き込み信号Swに同
期して書き込み、所定の読み出しタイミングでプロセス
側に出力する1、こnに対し、サイクルBにおいて、デ
ータにパリティエラー等のエラーが検出さnろと、エラ
ー、芙出1言号SDは第2図(C)のη[1<”L”レ
ベルに立ち下がる。従って、ゲート回路12からの書き
込み信4 Bwの送出は禁よされ、出力レジスタ100
入力端子CLKKは第2図tDI K示す如く、書き込
み信号SWは与えらちない。従って、出力レジスタ10
の内容はq新(リフレッシュ)さnず、プロセスへのエ
ラーデータの誤出力は発生せず、システムの致命的エラ
ーは防止され、システムの信顯性は向上てる。
本発明に1以上のようであり、データの邊に込み信号と
エラー・演出信号との論理条件ケゲート回路で生成して
5工ラー発出時Oのゲート回路の慟ぎπより出力レジス
タへのデータ誉キ込み乞膝止fゐよ’+[、溝!戊した
ので、極めて簡単な回路構成で、工?−データの被制御
対象への誤出力は防止さn、システムの誤出力に伴へ致
命的なエラーが生ずることがなくシステム1言頼注乞向
上できろ。
エラー・演出信号との論理条件ケゲート回路で生成して
5工ラー発出時Oのゲート回路の慟ぎπより出力レジス
タへのデータ誉キ込み乞膝止fゐよ’+[、溝!戊した
ので、極めて簡単な回路構成で、工?−データの被制御
対象への誤出力は防止さn、システムの誤出力に伴へ致
命的なエラーが生ずることがなくシステム1言頼注乞向
上できろ。
第1図に本発明に係るマイコンシステムにおける誤出力
防止回路の一実施例2示すブロック図。 第2図(Al乃至第2図+D1は第1図に示f誤出力防
止回路の各部の動作を説明てるタイミングチャートであ
る。 10・・・出力レジスタ、12・・・ゲート回路、Sい
・・・傅差込み信号、SD・・・エラー検出信号。
防止回路の一実施例2示すブロック図。 第2図(Al乃至第2図+D1は第1図に示f誤出力防
止回路の各部の動作を説明てるタイミングチャートであ
る。 10・・・出力レジスタ、12・・・ゲート回路、Sい
・・・傅差込み信号、SD・・・エラー検出信号。
Claims (1)
- (1) 中夫処理彰ばのg侃下で所望のブーツ2回定
の丼き込み信号に同胡して出力レジスタに外き込み、こ
の書き込みデータ乞破郁制御対象−\θ〕匍1e)]橿
管として出力fろシステムにおいて、各データに関fろ
エラー検出信号と前記−甜き込み信号との澹埋条件2主
1戎てろゲート回、洛乞備え。 該ゲート:川6vrより11丁記エラーi芙出信号の発
生時はMi前記薯致込みイ耳号の前記出力レジスター\
の送出ン嫡土丁ゐよ5π構成したことt特徴とでろマイ
コンシステム等における誤出力防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58005751A JPS59132050A (ja) | 1983-01-17 | 1983-01-17 | マイコンシステム等における誤出力防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58005751A JPS59132050A (ja) | 1983-01-17 | 1983-01-17 | マイコンシステム等における誤出力防止回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59132050A true JPS59132050A (ja) | 1984-07-30 |
Family
ID=11619815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58005751A Pending JPS59132050A (ja) | 1983-01-17 | 1983-01-17 | マイコンシステム等における誤出力防止回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59132050A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0415547A2 (en) * | 1989-08-01 | 1991-03-06 | Digital Equipment Corporation | Method of handling nonexistent memory errors |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5557926A (en) * | 1978-10-25 | 1980-04-30 | Mitsubishi Electric Corp | Output controller of programmable controller |
-
1983
- 1983-01-17 JP JP58005751A patent/JPS59132050A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5557926A (en) * | 1978-10-25 | 1980-04-30 | Mitsubishi Electric Corp | Output controller of programmable controller |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0415547A2 (en) * | 1989-08-01 | 1991-03-06 | Digital Equipment Corporation | Method of handling nonexistent memory errors |
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