JP2550337B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2550337B2 JP2550337B2 JP62049112A JP4911287A JP2550337B2 JP 2550337 B2 JP2550337 B2 JP 2550337B2 JP 62049112 A JP62049112 A JP 62049112A JP 4911287 A JP4911287 A JP 4911287A JP 2550337 B2 JP2550337 B2 JP 2550337B2
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- Japan
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- semiconductor device
- wiring
- silicon nitride
- nitride film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にAl配線上
に形成するパッシベーション膜の形成方法に関する。
に形成するパッシベーション膜の形成方法に関する。
従来、半導体装置に使用されるパッシベーション膜と
しては、第２図に示す様に、常圧CVD法により形成され
るシリコン酸化膜（以下CVD酸化膜と記す）４およびプ
ラズマCVD法によるシリコン窒化膜（以下、Ｐ−SiN膜と
記す）５からなる２層構造のものもしくは、CVD酸化膜
又はＰ−SiN膜の単独膜からなる１層構造のものがあ
る。尚、第２図において、１はシリコン基板、２はシリ
コン酸化膜、３はシリコン窒化膜である。
しては、第２図に示す様に、常圧CVD法により形成され
るシリコン酸化膜（以下CVD酸化膜と記す）４およびプ
ラズマCVD法によるシリコン窒化膜（以下、Ｐ−SiN膜と
記す）５からなる２層構造のものもしくは、CVD酸化膜
又はＰ−SiN膜の単独膜からなる１層構造のものがあ
る。尚、第２図において、１はシリコン基板、２はシリ
コン酸化膜、３はシリコン窒化膜である。
しかしながら、上述した従来のパッシベーション膜に
は以下の欠点がある。
は以下の欠点がある。
CVD酸化膜１層構造においては、CVD酸化膜形成時の温
度（約350〜400℃）によってAl配線６にAlヒロック８を
発生させる。このヒロック発生部は次のホトレジスト工
程において完全にホトレジストに覆われないため、Alヒ
ロック８上のCVD酸化膜にピンホールを発生させ、耐湿
性を低下させる欠点がある。
度（約350〜400℃）によってAl配線６にAlヒロック８を
発生させる。このヒロック発生部は次のホトレジスト工
程において完全にホトレジストに覆われないため、Alヒ
ロック８上のCVD酸化膜にピンホールを発生させ、耐湿
性を低下させる欠点がある。
Ｐ−SiN膜１層構造においては、Ｐ−SiN膜形成時の温
度（約250〜350℃）によって発生するAlヒロック８によ
るピンホール発生の欠点および、Ｐ−SiN膜中に混在す
る過剰の水素イオンが、素子特性に悪影響をおよぼす欠
点がある。この対策としては、Al配線６下に低圧CVD法
によるシリコン窒化膜３を設ける方法が一般に用いられ
ている。
度（約250〜350℃）によって発生するAlヒロック８によ
るピンホール発生の欠点および、Ｐ−SiN膜中に混在す
る過剰の水素イオンが、素子特性に悪影響をおよぼす欠
点がある。この対策としては、Al配線６下に低圧CVD法
によるシリコン窒化膜３を設ける方法が一般に用いられ
ている。
CVD酸化膜４およびＰ−SiN膜５の２層構造において
は、耐湿性の低下や水素イオンの悪影響は除かれるもの
の、構造が複雑となり、更にパッシベーション膜の膜厚
が厚くなるため、クラックが発生しやすくなり、またAl
ヒロック８によるピンホールの発生が除けない欠点があ
る。
は、耐湿性の低下や水素イオンの悪影響は除かれるもの
の、構造が複雑となり、更にパッシベーション膜の膜厚
が厚くなるため、クラックが発生しやすくなり、またAl
ヒロック８によるピンホールの発生が除けない欠点があ
る。
本発明の目的は、耐湿性に勝れ、素子特性に悪影響を
与えずしかもAlヒロックによるピンホールの発生を防止
することのできるパッシベーション膜を有する半導体装
置の製造方法を提供することにある。
与えずしかもAlヒロックによるピンホールの発生を防止
することのできるパッシベーション膜を有する半導体装
置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に絶
縁膜を介してAl配線を形成する工程と、前記Al配線を含
む全面にスパッタ法により成膜温度200℃以下で厚さ200
0〜5000Åのシリコン窒化膜を形成する工程とを含むも
のである。
縁膜を介してAl配線を形成する工程と、前記Al配線を含
む全面にスパッタ法により成膜温度200℃以下で厚さ200
0〜5000Åのシリコン窒化膜を形成する工程とを含むも
のである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための半導体チ
ップの断面図である。
ップの断面図である。
第１図において、素子形成のための拡散工程等が終了
したシリコン基板１上に、シリコン酸化膜２を介してAl
配線６を電子ビーム蒸着法およびフォトリソグラフィ技
術で形成する。次でAl配線６とシリコンのコンタクトを
とるための400〜460℃の熱処理前に、SiのN2による反応
性スパッタ法によって厚さ2000〜5000Åのシリコン窒化
膜７を形成する。
したシリコン基板１上に、シリコン酸化膜２を介してAl
配線６を電子ビーム蒸着法およびフォトリソグラフィ技
術で形成する。次でAl配線６とシリコンのコンタクトを
とるための400〜460℃の熱処理前に、SiのN2による反応
性スパッタ法によって厚さ2000〜5000Åのシリコン窒化
膜７を形成する。
このスパッタ法で形成されるシリコン窒化膜７は、膜
形成時の温度が200℃以下と、他のパッシベーション膜
の形成時の温度（300〜400℃）に比較して低温であるた
め、Alヒロックの高さは、他のパッシベーション膜では
5000Å以上であるのに対し、1000Å以下となる。このた
めAlヒロックによりパッシベーション膜に形成されるピ
ンホールを防止することができる。また、シリコン窒化
膜７はN2のスパッタリングにより形成されることによ
り、膜中に素子に悪影響を与える過剰な水素イオンを含
んでいないため、特にその対策は必要ではない。
形成時の温度が200℃以下と、他のパッシベーション膜
の形成時の温度（300〜400℃）に比較して低温であるた
め、Alヒロックの高さは、他のパッシベーション膜では
5000Å以上であるのに対し、1000Å以下となる。このた
めAlヒロックによりパッシベーション膜に形成されるピ
ンホールを防止することができる。また、シリコン窒化
膜７はN2のスパッタリングにより形成されることによ
り、膜中に素子に悪影響を与える過剰な水素イオンを含
んでいないため、特にその対策は必要ではない。
尚、上記実施例においてはシリコン窒化膜７を反応性
スパッタ法で形成した場合について説明したが、RFスパ
ッタ法を用いることもできる。
スパッタ法で形成した場合について説明したが、RFスパ
ッタ法を用いることもできる。
以上説明したように本発明は、Al配線上にスパッタ法
でシリコン窒化膜を形成することにより、耐湿性に勝
れ、素子特性に悪影響を与えず、しかもAlヒロックによ
るピンホールの発生を防止できるパッシベーション膜を
有する半導体装置が得られるという効果がある。
でシリコン窒化膜を形成することにより、耐湿性に勝
れ、素子特性に悪影響を与えず、しかもAlヒロックによ
るピンホールの発生を防止できるパッシベーション膜を
有する半導体装置が得られるという効果がある。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は従来の半導体装置の断面図であ
る。 １……シリコン基板、２……シリコン酸化膜、３……シ
リコン窒化膜、４……CVD酸化膜、５……Ｐ−SiN膜、６
……Al配線、７……シリコン窒化膜、８……Alヒロッ
ク。
プの断面図、第２図は従来の半導体装置の断面図であ
る。 １……シリコン基板、２……シリコン酸化膜、３……シ
リコン窒化膜、４……CVD酸化膜、５……Ｐ−SiN膜、６
……Al配線、７……シリコン窒化膜、８……Alヒロッ
ク。
フロントページの続き (56)参考文献 特開 昭58−206166（ＪＰ，Ａ) 特開 昭60−103625（ＪＰ，Ａ) 特開 昭60−249333（ＪＰ，Ａ) 特開 昭61−154171（ＪＰ，Ａ) 特開 昭62−137855（ＪＰ，Ａ) 特開 昭62−166530（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介してAl配線を形
成する工程と、前記Al配線を含む全面にスパッタ法によ
り成膜温度200℃以下で厚さ2000〜5000Åのシリコン窒
化膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049112A JP2550337B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049112A JP2550337B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213934A JPS63213934A (ja) | 1988-09-06 |
| JP2550337B2 true JP2550337B2 (ja) | 1996-11-06 |
Family
ID=12821985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049112A Expired - Fee Related JP2550337B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550337B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103936A (ja) * | 1988-10-13 | 1990-04-17 | Mitsubishi Electric Corp | 半導体装置 |
| JP2859288B2 (ja) * | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JP3177436B2 (ja) * | 1996-03-21 | 2001-06-18 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206166A (ja) * | 1982-05-26 | 1983-12-01 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子 |
| JPS60103625A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | 半導体装置 |
| JPH0614523B2 (ja) * | 1984-05-25 | 1994-02-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPS61154171A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果半導体装置 |
| JPS62137855A (ja) * | 1985-12-12 | 1987-06-20 | Sumitomo Electric Ind Ltd | 多層配線構造を有する半導体装置 |
| JPS62166530A (ja) * | 1986-01-20 | 1987-07-23 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-03 JP JP62049112A patent/JP2550337B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63213934A (ja) | 1988-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |