JPS61276351A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS61276351A JPS61276351A JP60117802A JP11780285A JPS61276351A JP S61276351 A JPS61276351 A JP S61276351A JP 60117802 A JP60117802 A JP 60117802A JP 11780285 A JP11780285 A JP 11780285A JP S61276351 A JPS61276351 A JP S61276351A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- semiconductor device
- insulating film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はボンディングワイヤやリードフレームを使用し
ない半導体装置およびその製造方法に関する。
ない半導体装置およびその製造方法に関する。
従来の半導体装置の製造方法に用いられる組立て工程の
一般的方法について説明する。
一般的方法について説明する。
所望の厚みにスライスされ、表面および裏面をラッピン
グならびにポリッシングにより研磨されたつI−ハに所
定のウェーハプロセスにより半導体装置が形成される。
グならびにポリッシングにより研磨されたつI−ハに所
定のウェーハプロセスにより半導体装置が形成される。
次にダイヤモンドブレード等でこのウェー八をダイシン
グし、個々の素子に分離する。分離された個々の素子は
リードフレームや基板に接着剤や接合剤により接合され
マウントされる。次に、マウントされた素子の電極と外
囲器のリード間を金またはアルミニウムの極細線で配線
を施す、いわゆるワイヤボンディングが行われる。
グし、個々の素子に分離する。分離された個々の素子は
リードフレームや基板に接着剤や接合剤により接合され
マウントされる。次に、マウントされた素子の電極と外
囲器のリード間を金またはアルミニウムの極細線で配線
を施す、いわゆるワイヤボンディングが行われる。
ワイヤボンディング終了後の装置は吸着水分の除去と接
合部の安定化のためブリベータと称される加熱が行われ
、ついでモールドもしくはシールとよばれる外囲器の形
成をおこなうが、モールドの場合には樹脂を封止形成し
て外囲器を形成し、シールの場合には蓋をつけて密閉し
外囲器を形成する。
合部の安定化のためブリベータと称される加熱が行われ
、ついでモールドもしくはシールとよばれる外囲器の形
成をおこなうが、モールドの場合には樹脂を封止形成し
て外囲器を形成し、シールの場合には蓋をつけて密閉し
外囲器を形成する。
その後樹脂成形体の硬化とアニールのためにアフタキュ
アを施したり、岸脂成形時に発生したパリをホーニング
等で除去するためのデフラッシュが施されたのち、外部
リードの切断整形加工のカット/ベンドが行われて半導
体装置が形成される。
アを施したり、岸脂成形時に発生したパリをホーニング
等で除去するためのデフラッシュが施されたのち、外部
リードの切断整形加工のカット/ベンドが行われて半導
体装置が形成される。
その後リードの表面を錫あるいははんだ等のめつぎによ
り被う外装処理を施した後、テスト工程により電気特性
の測定やバーンインによるスクリーニングを完了して、
良品半導体装置を選別し、選別された半導体装置に外囲
器表面への品名、商標、ロフト番号等の印刷および包装
を施して半導体装置が出荷される。
り被う外装処理を施した後、テスト工程により電気特性
の測定やバーンインによるスクリーニングを完了して、
良品半導体装置を選別し、選別された半導体装置に外囲
器表面への品名、商標、ロフト番号等の印刷および包装
を施して半導体装置が出荷される。
このように従来の半導体装置の製造方法ではその組立て
工程においてリードフレーム、ボンディングワイヤおよ
びリードへのめっき処理が用いられているため次のよう
な問題がある。
工程においてリードフレーム、ボンディングワイヤおよ
びリードへのめっき処理が用いられているため次のよう
な問題がある。
すなわち、リードフレームを用いるためこのリードフレ
ーム材料費が高いという欠点がある。
ーム材料費が高いという欠点がある。
また、通常ボンディングワイヤは金ワイヤを用いるため
コストが高いばかりでなく、ボンディングワイヤの断線
や短絡による不良が発生しやすく、信頼性が低いという
問題がある。
コストが高いばかりでなく、ボンディングワイヤの断線
や短絡による不良が発生しやすく、信頼性が低いという
問題がある。
さらに、リードにめっきを施す工程を含んでいるため、
保持によるリード曲りおよびめっき液の侵入や塩素汚染
等によりアルミニウムワイヤの腐蝕等の品質事故が起き
やすいという欠点がある。
保持によるリード曲りおよびめっき液の侵入や塩素汚染
等によりアルミニウムワイヤの腐蝕等の品質事故が起き
やすいという欠点がある。
本発明は上述した欠点を除去するためになされたもので
、高価な金ワイヤを必要とするボンディング工程を廃止
し、しかも問題の多いリードフレームも廃止した半導体
装置の製造方法を提供することを目的とする。
、高価な金ワイヤを必要とするボンディング工程を廃止
し、しかも問題の多いリードフレームも廃止した半導体
装置の製造方法を提供することを目的とする。
上記目的達成のため、本発明にかかる半導体装置におい
ては基板中にその表面が基板表面と同一面をなすように
埋め込まれた半導体チップと、この半導体チップから基
板上に形成された絶縁膜上で引出された引出導体と、半
導体チップおよび引出導体の一部を被う封着材とを備え
、またさらに基板表面に形成された磁性記録層を備えて
いる。
ては基板中にその表面が基板表面と同一面をなすように
埋め込まれた半導体チップと、この半導体チップから基
板上に形成された絶縁膜上で引出された引出導体と、半
導体チップおよび引出導体の一部を被う封着材とを備え
、またさらに基板表面に形成された磁性記録層を備えて
いる。
このため、リードフレームやワンヤボンディングに伴う
問題のない信頼性の高い半導体装置を提供できる。
問題のない信頼性の高い半導体装置を提供できる。
また本発明にかかる半導体装置の製造方法においては基
板表面に形成された凹部に半導体チップを収納し、半導
体チップの表面が基板の表面とほぼ同一面になるよう固
定する工程と、前記チップの収納された基板表面に絶縁
膜を形成し、前記半導体チップ上方のコンタクト部分に
開口部を形成する工程と、絶縁膜上に配線材を形成し所
望のパターニングを施して開口部から配線リードを引出
す工程と、基板上の半導体チップ収納部近傍を封着材に
よりおおってパッケージの一部を形成する工程とを具備
している。これにより上述の半導体装置を提供できる。
板表面に形成された凹部に半導体チップを収納し、半導
体チップの表面が基板の表面とほぼ同一面になるよう固
定する工程と、前記チップの収納された基板表面に絶縁
膜を形成し、前記半導体チップ上方のコンタクト部分に
開口部を形成する工程と、絶縁膜上に配線材を形成し所
望のパターニングを施して開口部から配線リードを引出
す工程と、基板上の半導体チップ収納部近傍を封着材に
よりおおってパッケージの一部を形成する工程とを具備
している。これにより上述の半導体装置を提供できる。
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第1図は本発明にかかる半導体装置外観を示す斜視図で
あって、基板10の中央部に断面台形状に盛り上った封
着部16と、その両・側に設けられた配線部材15とを
備えている。この配線部材15は従来のリードフレーム
のような金属薄板ではなく、パターニングにより形成さ
れたものである。
あって、基板10の中央部に断面台形状に盛り上った封
着部16と、その両・側に設けられた配線部材15とを
備えている。この配線部材15は従来のリードフレーム
のような金属薄板ではなく、パターニングにより形成さ
れたものである。
第2図(h)は第1図に示した半導体装置の内部構成を
示す断面図である。同図によれば基板10の中央部に凹
部11が形成されてそこに半導体チップ12が埋込まれ
ている。また基板10の上面には半導体チップ12の電
極部を除いて絶縁II!413が形成され、その上に配
線部材15が半導体チップ12の電極部に接触するよう
に形成されており、中央部には断面台形状の封着部16
が形成されて半導体チップ12が保護されている。
示す断面図である。同図によれば基板10の中央部に凹
部11が形成されてそこに半導体チップ12が埋込まれ
ている。また基板10の上面には半導体チップ12の電
極部を除いて絶縁II!413が形成され、その上に配
線部材15が半導体チップ12の電極部に接触するよう
に形成されており、中央部には断面台形状の封着部16
が形成されて半導体チップ12が保護されている。
このような半導体装置は以下に示1工程により製造され
る。
る。
第2図(a)〜(h)はこの発明の一実施例にかかる製
造方法の説明のための製造工程別断面図である。
造方法の説明のための製造工程別断面図である。
まず第2図(a)に示すようにセラミックまたはプラス
チック等の基板10を用意し、その表面に半導体ペレッ
トを収納するための凹部11を形成する。この凹部の大
きさは半導体チップの外形よりもわずかに大きいことが
望ましい。この凹部11の内壁面にはメタライズ処理を
施しておき、第2図(b)に示すようにこの凹部11に
半導体チップ12が収納された際、このチップ12が基
板10に熱処理等を施すことにより固定されるようにす
る。なお、半導体チップ12の表面は基板10の表面と
ほぼ同一面になるように四部11の深さを調整しておく
ことが望ましい。
チック等の基板10を用意し、その表面に半導体ペレッ
トを収納するための凹部11を形成する。この凹部の大
きさは半導体チップの外形よりもわずかに大きいことが
望ましい。この凹部11の内壁面にはメタライズ処理を
施しておき、第2図(b)に示すようにこの凹部11に
半導体チップ12が収納された際、このチップ12が基
板10に熱処理等を施すことにより固定されるようにす
る。なお、半導体チップ12の表面は基板10の表面と
ほぼ同一面になるように四部11の深さを調整しておく
ことが望ましい。
ついで第2図(C)に示すように半導体チップ12の収
納された基板10の表面に絶縁膜13を形成する。この
絶縁膜13には種々の材料を使用することができるが、
CVD法を用いてシリコン酸化膜を形成してもよいし、
スピンコード等の方法により例えばポリイミド樹脂を塗
布して絶縁膜13としてもよい。
納された基板10の表面に絶縁膜13を形成する。この
絶縁膜13には種々の材料を使用することができるが、
CVD法を用いてシリコン酸化膜を形成してもよいし、
スピンコード等の方法により例えばポリイミド樹脂を塗
布して絶縁膜13としてもよい。
ついで第2図(d)に示すように絶縁膜13の半導体チ
ップ12の電極に対応する部分にエツチング等の技術を
用いて開口部14を形成する。
ップ12の電極に対応する部分にエツチング等の技術を
用いて開口部14を形成する。
ついで第2図(e)に示すように、絶縁膜13の表面に
配線材15を被着形成し、導電層を形成する。この配線
材15としてはアルミニウムもしくはこのアルミニウム
に銅を混入した合金を用いることができる。この導電層
の形成に当っては蒸着法によりおこなうのが一般的であ
る。
配線材15を被着形成し、導電層を形成する。この配線
材15としてはアルミニウムもしくはこのアルミニウム
に銅を混入した合金を用いることができる。この導電層
の形成に当っては蒸着法によりおこなうのが一般的であ
る。
ついでこの配線材15の表面に周知のレジスト等を塗布
してホトリソグラフィにより所望のパターニングをおこ
なった後、第2図(f)に示すようにエツチングを施し
てこの開口部14から配線用リードとなるように配線材
15を残し、不要部分を除去する。
してホトリソグラフィにより所望のパターニングをおこ
なった後、第2図(f)に示すようにエツチングを施し
てこの開口部14から配線用リードとなるように配線材
15を残し、不要部分を除去する。
次に、半導体ペレット12の表面近傍を封着材16によ
り例えば断面台形状に被ってパッケージの一部を形成す
る。このようにして基板10と封着材16とにjつて半
導体ペレット12に対する外囲器が形成されたことにな
る。
り例えば断面台形状に被ってパッケージの一部を形成す
る。このようにして基板10と封着材16とにjつて半
導体ペレット12に対する外囲器が形成されたことにな
る。
ついで第2図(Q)に示すように基板10の裏面に磁性
体H17を形成したのち、これを個別の半導体装置に切
断して図(h)に示すような完成した半導体装置を得る
。
体H17を形成したのち、これを個別の半導体装置に切
断して図(h)に示すような完成した半導体装置を得る
。
このようにして従来のようにフレームやボンディングワ
イヤを使用せずに半導体装置を製造することができる。
イヤを使用せずに半導体装置を製造することができる。
基板10の裏面に形成した磁性体!117には品名やロ
ット随1分類、収納された半導体素子の特性等の種々の
情報を記録させる。
ット随1分類、収納された半導体素子の特性等の種々の
情報を記録させる。
またテスト工程における測定結果等をハンドラを用いて
半導体装@1個1個に簡単に記録することができるので
、使用に当ってきわめて便利で得る。
半導体装@1個1個に簡単に記録することができるので
、使用に当ってきわめて便利で得る。
なお、磁性体層の形成は任意的であって、必要に応じ形
成すればよい。
成すればよい。
以上実施例に基づいて詳細に説明したように、本発明に
かかる半導体装置によれば従来のようにリードフレーム
やワイヤボンディングを用いることなく半導体装置を作
成することができるので、高価な金ワイヤやリードフレ
ームを使用する必要がなくなり、)Xつワイヤのショー
ト等のll12iも生じないため、ローコストで高信頼
性の半導体装置を提供することができる。
かかる半導体装置によれば従来のようにリードフレーム
やワイヤボンディングを用いることなく半導体装置を作
成することができるので、高価な金ワイヤやリードフレ
ームを使用する必要がなくなり、)Xつワイヤのショー
ト等のll12iも生じないため、ローコストで高信頼
性の半導体装置を提供することができる。
また、基板裏面に磁性体層を設けた本発明にかかる半導
体装置によれば各種情報を半導体装置単体ごとに隠しマ
ークとして記録でき、また自動機における判別が効率良
く行え生産性が向上する。
体装置によれば各種情報を半導体装置単体ごとに隠しマ
ークとして記録でき、また自動機における判別が効率良
く行え生産性が向上する。
【図面の簡単な説明】
第1図は本発明にかかる半導体装置の外観を示す斜視図
、第2図(a)〜(h)はこの発明の製造方法を説明す
るための工程別断面図である。 10・・・基板、11・・・凹部、12・・・半導体チ
ップ、13・・・絶縁膜、14・・・開口部、15・・
・配−材、16・・・封着材、17・・・磁性体層。 出願人代理人 猪 股 清 51 図 汽2 に
、第2図(a)〜(h)はこの発明の製造方法を説明す
るための工程別断面図である。 10・・・基板、11・・・凹部、12・・・半導体チ
ップ、13・・・絶縁膜、14・・・開口部、15・・
・配−材、16・・・封着材、17・・・磁性体層。 出願人代理人 猪 股 清 51 図 汽2 に
Claims (1)
- 【特許請求の範囲】 1、基板中にその表面が基板表面と同一面をなすように
埋め込まれた半導体チップと、 この半導体チップから前記基板上に形成された絶縁膜上
で引出された引出導体と、 前記半導体チップおよび前記引出導体の一部を被う封着
材と、 を備えた半導体装置。 2、基板がセラミックである特許請求の範囲第1項記載
の半導体装置。 3、半導体チップが、基板上面に形成され、かつ前記半
導体チップの厚さと略同じ深さおよび前記半導体チップ
と略同じ幅および長さを有する凹部中に埋め込まれた特
許請求の範囲第1項記載の半導体装置。 4、絶縁膜がシリコン酸化膜である特許請求の範囲第1
項記載の半導体装置。 5、絶縁膜がポリイミド樹脂膜である特許請求の範囲第
1項記載の半導体装置。 6、基板中にその表面が基板表面と同一面をなすように
埋め込まれた半導体チップと、 この半導体チップから前記基板上に形成された絶縁膜上
で引出された引出導体と、 前記半導体チップおよび前記引出導体の一部を被う封着
材と、 前記基板の裏面に形成された磁性記録層と、を備えた半
導体装置。 7、磁性記録層が酸化鉄粉末を主体とした層である特許
請求の範囲第6項記載の半導体装置。 8、基板表面に形成された凹部に半導体チップを収納し
、前記半導体チップの表面が前記基板の表面とほぼ同一
面になるよう固定する工程と、前記チップの収納された
前記基板表面に絶縁膜を形成し、前記半導体チップ上方
のコンタクト部分に開口部を形成する工程と、 前記絶縁膜上に配線材を形成し所望のパターニングを施
して前記開口部から配線リードを引出す工程と、 前記基板上の半導体チップ収納部近傍を封着材により被
つてパッケージの一部を形成する工程と、を具備してな
る半導体装置の製造方法。 9、絶縁膜の形成がCVD法によるシリコン酸化膜の堆
積により行われる特許請求の範囲第8項記載の半導体装
置の製造方法。 10、絶縁膜の形成が回転塗布法による絶縁樹脂の塗布
により行われる特許請求の範囲第8項記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60117802A JPS61276351A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60117802A JPS61276351A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61276351A true JPS61276351A (ja) | 1986-12-06 |
Family
ID=14720638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60117802A Pending JPS61276351A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61276351A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5284790A (en) * | 1990-01-03 | 1994-02-08 | Karpinski Arthur A | Method of fabricating monolithic laser diode array |
KR100306111B1 (ko) * | 1989-03-20 | 2001-09-24 | 가나이 쓰도무 | 반도체집적회로장치 |
JP2007082113A (ja) * | 2005-09-16 | 2007-03-29 | Nippon Dempa Kogyo Co Ltd | 無線モジュール素子及びその実装方法 |
-
1985
- 1985-05-31 JP JP60117802A patent/JPS61276351A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100306111B1 (ko) * | 1989-03-20 | 2001-09-24 | 가나이 쓰도무 | 반도체집적회로장치 |
US5284790A (en) * | 1990-01-03 | 1994-02-08 | Karpinski Arthur A | Method of fabricating monolithic laser diode array |
JP2007082113A (ja) * | 2005-09-16 | 2007-03-29 | Nippon Dempa Kogyo Co Ltd | 無線モジュール素子及びその実装方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3169919B2 (ja) | ボールグリッドアレイ型半導体装置及びその製造方法 | |
US5226232A (en) | Method for forming a conductive pattern on an integrated circuit | |
TWI264810B (en) | Structure and method of forming a multiple leadframe semiconductor device | |
JP3207738B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JPH06236946A (ja) | ヒートスプレッダ及びリードとプラスチックパッケージとの間の強化接着を有する半導体デバイス | |
US5612853A (en) | Package for a power semiconductor device | |
US7193288B2 (en) | Magnetoelectric transducer and its manufacturing method | |
EP0582052A1 (en) | Low profile overmolded semiconductor device and method for making the same | |
JP3151241B2 (ja) | 低価格消去可能なプログラム可能読みとり専用記憶装置ならびに製造方法 | |
US4883773A (en) | Method of producing magnetosensitive semiconductor devices | |
JPH11214434A (ja) | 半導体素子とその製造方法 | |
JPS61276351A (ja) | 半導体装置およびその製造方法 | |
CN111048468A (zh) | 电子元件的层叠件及其制造方法 | |
JPH11121830A (ja) | 薄型高感度ホール素子とその製造方法 | |
JPH01198351A (ja) | 電子素子とそのコンタクトを基板上に固定する方法 | |
JPH06821Y2 (ja) | 半導体装置の実装構造 | |
JP2000021906A (ja) | 半導体チップの製造方法 | |
JPH09330992A (ja) | 半導体装置実装体とその製造方法 | |
JP3233990B2 (ja) | 半導体装置及びその製造方法 | |
JPS58171838A (ja) | 半導体装置用リ−ドフレ−ム | |
JPS634710B2 (ja) | ||
JPH04305945A (ja) | 半導体集積回路装置及びその製造方法 | |
JP4033969B2 (ja) | 半導体パッケージ、その製造方法及びウェハキャリア | |
JPH11233849A (ja) | 磁電変換素子およびその製造方法 | |
JP2784209B2 (ja) | 半導体装置 |