JPS6298659A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6298659A JPS6298659A JP23736485A JP23736485A JPS6298659A JP S6298659 A JPS6298659 A JP S6298659A JP 23736485 A JP23736485 A JP 23736485A JP 23736485 A JP23736485 A JP 23736485A JP S6298659 A JPS6298659 A JP S6298659A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- onto
- wirings
- shaped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に多層配線を有する半導体装置
における容量形成技術に関する。
における容量形成技術に関する。
ＩＣ，ＬＳＩ等の半導体集積回路装置に内蔵する容量素
子は大別して（１）半導体基体内に不純物拡散されたｐ
ｎ接合を利用する仄合容倣、（２）半導体基体の表面に
シリコン酸化膜（Ｓｉｎｇ）を介してアルミニウム等の
金属膜を重ねるＭＯ３容量がある。ＭＯ８容量の変形と
してたとえば日経マグロウヒル社発行の［日経エレクト
ロニクスＪ １１９８２年１０月２５日号によれば、酸
化膜の代りにシリコン窒化膜（５ｉｓＮ＋ ）を用いた
容量が紹介されている。
子は大別して（１）半導体基体内に不純物拡散されたｐ
ｎ接合を利用する仄合容倣、（２）半導体基体の表面に
シリコン酸化膜（Ｓｉｎｇ）を介してアルミニウム等の
金属膜を重ねるＭＯ３容量がある。ＭＯ８容量の変形と
してたとえば日経マグロウヒル社発行の［日経エレクト
ロニクスＪ １１９８２年１０月２５日号によれば、酸
化膜の代りにシリコン窒化膜（５ｉｓＮ＋ ）を用いた
容量が紹介されている。
この場合、Ｓｔ、Ｎ、は高い誘電率を有することにより
、かなり高効率の容量が得られるが、第１層配線に使用
されるＡｌ膜と拡散層との間で容量を形成するため、（
１）チップ面積が太き（なる、（２）拡散層と基体との
間に寄生の接合容量が発生する、（３）片方の電極とな
る拡散層の横方向のシリーズ抵抗が大きくなる等の問題
があることが本願発明者によりあきらかとされた。
、かなり高効率の容量が得られるが、第１層配線に使用
されるＡｌ膜と拡散層との間で容量を形成するため、（
１）チップ面積が太き（なる、（２）拡散層と基体との
間に寄生の接合容量が発生する、（３）片方の電極とな
る拡散層の横方向のシリーズ抵抗が大きくなる等の問題
があることが本願発明者によりあきらかとされた。
この他に多層配線における第１層配線のＡ２膜の上に薄
い誘電体膜を介して第２層配線のＡＡ膜を重ねるＭＩＭ
（金属・絶縁物・金属）型容量が本願発明者等によって
提案されている。しかし、この場合、第１層のＡＡ膜は
硬い下地基板ないし下地のＳ ｉＯ，膜の上に形成され
ているが、 ＡＪＩｌｔ膜面にヒルロノクスと称する０
、５〜１．５μｍの突起物が発生しやすい。このため第
１層Ａ召膜上に形成される誘電体膜が薄い場合にこのヒ
ルロノクスが誘電体膜を突きぬけで上下の電接が短絡す
るということがわかった。
い誘電体膜を介して第２層配線のＡＡ膜を重ねるＭＩＭ
（金属・絶縁物・金属）型容量が本願発明者等によって
提案されている。しかし、この場合、第１層のＡＡ膜は
硬い下地基板ないし下地のＳ ｉＯ，膜の上に形成され
ているが、 ＡＪＩｌｔ膜面にヒルロノクスと称する０
、５〜１．５μｍの突起物が発生しやすい。このため第
１層Ａ召膜上に形成される誘電体膜が薄い場合にこのヒ
ルロノクスが誘電体膜を突きぬけで上下の電接が短絡す
るということがわかった。
本発明は上記した問題を克服するためになされたもので
ある。
ある。
本発明の一つの目的は下地構造とは無関係でチップ上に
占有面積な犬ぎくとらないＭＩＭ容量を提供することに
ある。
占有面積な犬ぎくとらないＭＩＭ容量を提供することに
ある。
本発明の他の一つの目的はヒルロックの影響のｔｘいＭ
ＩＭ容量を提供することにある。
ＩＭ容量を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本発明の記述および添付図面からあきらかになろう。
本発明の記述および添付図面からあきらかになろう。
〔発明の概要〕
本願において開示されろ発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、半導体基体上に配線下地膜又は配線層間膜と
してポリイミド系樹脂などの有機被膜が形成されたもの
においてこの有機被膜の上に形成した第１電極となる第
１のＡ２膜と、第１のＡ！ＩＩ！膜上に形成した薄い誘
電体膜と、この誘電体膜上に形成した第２電榛となる第
２のＡ２膜とによって容量を形成したものであって、下
地となる軟いポリイミド樹脂膜上にＡ２膜を形成するこ
とで薄い誘電体膜を形成した場合でもヒルロックの発生
が防止され、層間膜上のＡ２膜を利用することによって
、チップ上の容量の占める面積な犬ぎくとらないですみ
、前記発明の目的を達成できる。
してポリイミド系樹脂などの有機被膜が形成されたもの
においてこの有機被膜の上に形成した第１電極となる第
１のＡ２膜と、第１のＡ！ＩＩ！膜上に形成した薄い誘
電体膜と、この誘電体膜上に形成した第２電榛となる第
２のＡ２膜とによって容量を形成したものであって、下
地となる軟いポリイミド樹脂膜上にＡ２膜を形成するこ
とで薄い誘電体膜を形成した場合でもヒルロックの発生
が防止され、層間膜上のＡ２膜を利用することによって
、チップ上の容量の占める面積な犬ぎくとらないですみ
、前記発明の目的を達成できる。
〔実施例１〕
第１図乃至第４図は本発明の一実施例を示すものであっ
て、半導体基体上にＭＩＭ容量を形成すルプロセスの工
程断面図である。
て、半導体基体上にＭＩＭ容量を形成すルプロセスの工
程断面図である。
（１） シリコン半導体基体の上に有機絶縁被膜を形
成し、この上に容量の一方の電極であるＡノ膜３を形成
する。（第１図） 上記半導体基体１はその表面には第５因を参照し、トラ
ンジスタ等の能動素子（８）、受動素子等が形成された
ものであって１表面に酸化膜（Ｓｉｎ、）（９）を有し
、上記素子の拡散層に低抵抗接続するＡ１電極、第１層
Ａ石配線００）等を有するものである。
成し、この上に容量の一方の電極であるＡノ膜３を形成
する。（第１図） 上記半導体基体１はその表面には第５因を参照し、トラ
ンジスタ等の能動素子（８）、受動素子等が形成された
ものであって１表面に酸化膜（Ｓｉｎ、）（９）を有し
、上記素子の拡散層に低抵抗接続するＡ１電極、第１層
Ａ石配線００）等を有するものである。
上記有機絶縁膜２は上記第２層Ａ２配線の上に層間膜と
して形成されたもので、昼耐熱性のポリイミド系高分子
樹脂であって、たとえば芳香族ジアミンと芳香族テトラ
カルボン酸二無水物とを反応して得られるポリイミド系
樹脂のプレポリマー漱を配線の形成された基板表面にス
ピンナ塗布した後、溶媒成分を蒸発させ、２００〜３０
ｏ℃で熱処理して重合硬化させるものである。
して形成されたもので、昼耐熱性のポリイミド系高分子
樹脂であって、たとえば芳香族ジアミンと芳香族テトラ
カルボン酸二無水物とを反応して得られるポリイミド系
樹脂のプレポリマー漱を配線の形成された基板表面にス
ピンナ塗布した後、溶媒成分を蒸発させ、２００〜３０
ｏ℃で熱処理して重合硬化させるものである。
Ａｎ膜３は層間膜である有機絶縁膜の上に第２／ｕ Ａ
、６配勝と同時に形成されるものでＡ−ｅ蒸着（スパ
ッタ）後にホトレジストマスクを用いて所要とする容量
の形状寸法にパターニングされる。
、６配勝と同時に形成されるものでＡ−ｅ蒸着（スパ
ッタ）後にホトレジストマスクを用いて所要とする容量
の形状寸法にパターニングされる。
（２１Ａ−ｇ膜３の表面に薄い誘電体膜４を形成する。
この誘電体は、たとえばプラズマナイトライドＰ−３ｉ
Ｎ （誘電率！＝６．７）、ナイトライドＳｉ、Ｎ。
Ｎ （誘電率！＝６．７）、ナイトライドＳｉ、Ｎ。
（誘電率と＝７．０）、あるいはプラズマシリコン１ｌ
ｆｆ化膜Ｐ−８ｉＯ，（誘電率４、Ｏ−４，３）’Ｙ使
用シソの厚さは１００〜１ｏｏｏｉとする。（第２図）
（３）全面にポリイミド樹脂などの第２層目の有機被膜
５を生成し、ホトエツチングによって必要とする容量の
面積形状のスルーホール６をあける。
ｆｆ化膜Ｐ−８ｉＯ，（誘電率４、Ｏ−４，３）’Ｙ使
用シソの厚さは１００〜１ｏｏｏｉとする。（第２図）
（３）全面にポリイミド樹脂などの第２層目の有機被膜
５を生成し、ホトエツチングによって必要とする容量の
面積形状のスルーホール６をあける。
このスルーホールエッチにはヒドラジンの４０〜８０％
水溶液等を使用する。（第３図）（４）容量の他方の電
極であるＡ２膜７を形成する。
水溶液等を使用する。（第３図）（４）容量の他方の電
極であるＡ２膜７を形成する。
このＡＡｌｌＵ７は第２層目の有機被膜５の上に第３層
のＡ２配ｍａｖ形成と同時に形成されるものである。
のＡ２配ｍａｖ形成と同時に形成されるものである。
第５図は上記プロセスによって得られた各社を有する半
導体集積回路装置の一例を示す一部断面図である。同図
において、８は能動素子拡散層、９は基板表面Ｓｉｎ、
膜、１０＋１ｇｌ）ｔｊＡ−ｇ配ＹＪＪ、１１は第２層
Ａ２配線、１２は第３８ｉｋ１３配森である。
導体集積回路装置の一例を示す一部断面図である。同図
において、８は能動素子拡散層、９は基板表面Ｓｉｎ、
膜、１０＋１ｇｌ）ｔｊＡ−ｇ配ＹＪＪ、１１は第２層
Ａ２配線、１２は第３８ｉｋ１３配森である。
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
（１）多層配線構造では、通常第１層配線は各素子から
の電極取出しのための配線密度が大ぎくここに容ｉを入
れる余地は少ない。一方、第２層以上の配線は第１層配
緋に比して配線密度はそれほど犬きくなく、第２層と第
３層で容量をつくる場合。
の電極取出しのための配線密度が大ぎくここに容ｉを入
れる余地は少ない。一方、第２層以上の配線は第１層配
緋に比して配線密度はそれほど犬きくなく、第２層と第
３層で容量をつくる場合。
下地の素子構造に影響を与えることが少なく、広い面積
で高容量が得られる。
で高容量が得られる。
（２）容量の第１１１極を柔軟な有機絶縁膜の上に設け
たことによってＡ２を使用した場合でもストレスがかか
らないためにヒルロノクスが発生し難い。
たことによってＡ２を使用した場合でもストレスがかか
らないためにヒルロノクスが発生し難い。
このためその上に薄い誘電膜を形成することができ、高
容量が可能である。
容量が可能である。
（３）上記（１）（２＋よりチップ面積を大ぎくするこ
となく高容ｔｈｔを形成することが可能である。たとえ
ばビデオ帯のフィルタ内蔵が可能となる。
となく高容ｔｈｔを形成することが可能である。たとえ
ばビデオ帯のフィルタ内蔵が可能となる。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で種々変更が可能
である。
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で種々変更が可能
である。
たとえば容量の第１ｍ極に使用するＡ−ｇにボロンを混
入させることによってヒルロノクスの発生をさらに少な
（シ、依頼性ある容ｔを形成することができる。
入させることによってヒルロノクスの発生をさらに少な
（シ、依頼性ある容ｔを形成することができる。
さらにｉｌ 、＠２１！極としてはＡ２合金、チタンＴ
ｉ、タンタルＴａ、タングステンＷ、ポリシリコンによ
っても形成できることは言うまでもな（Ｓｏ 〔利用分野〕 本発明は有機絶縁膜を使用した多層配線構造を有する半
導体装置の全てに応用可能である。
ｉ、タンタルＴａ、タングステンＷ、ポリシリコンによ
っても形成できることは言うまでもな（Ｓｏ 〔利用分野〕 本発明は有機絶縁膜を使用した多層配線構造を有する半
導体装置の全てに応用可能である。
第１図乃至第４図は本発明の一実施例を示す容量素子形
成プロセスの工程断面図である。 第５図は本発明の応用例を示す容量素子の内蔵の半導体
集積回路装置の一部断面図である。 ■・・半導体基板、２・・・有機絶縁膜、３・・・第１
のＡ、８膜（′ｄＬ極）、４・・・誘電体膜、５・・・
第２の有機絶縁膜、６・・・スルーホール、７・・・第
２のＡ影膜（電極）。
成プロセスの工程断面図である。 第５図は本発明の応用例を示す容量素子の内蔵の半導体
集積回路装置の一部断面図である。 ■・・半導体基板、２・・・有機絶縁膜、３・・・第１
のＡ、８膜（′ｄＬ極）、４・・・誘電体膜、５・・・
第２の有機絶縁膜、６・・・スルーホール、７・・・第
２のＡ影膜（電極）。
Claims (1)
- 【特許請求の範囲】 １、半導体基体上に配線下地膜又は層間膜を有する半導
体装置において、被膜の上に形成された第１の配線電極
膜と第１の配線電極膜表面に形成された薄い誘電体膜及
びこの誘電体膜上に形成された第２の配線電極膜とで容
量が構成されていることを特徴とする半導体装置。 ２、上記下地膜又は層間膜はポリイミド系樹脂からなる
特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736485A JPS6298659A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736485A JPS6298659A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298659A true JPS6298659A (ja) | 1987-05-08 |
Family
ID=17014292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23736485A Pending JPS6298659A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508881A (en) * | 1994-02-01 | 1996-04-16 | Quality Microcircuits Corporation | Capacitors and interconnect lines for use with integrated circuits |
| KR100306111B1 (ko) * | 1989-03-20 | 2001-09-24 | 가나이 쓰도무 | 반도체집적회로장치 |
-
1985
- 1985-10-25 JP JP23736485A patent/JPS6298659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306111B1 (ko) * | 1989-03-20 | 2001-09-24 | 가나이 쓰도무 | 반도체집적회로장치 |
| US5508881A (en) * | 1994-02-01 | 1996-04-16 | Quality Microcircuits Corporation | Capacitors and interconnect lines for use with integrated circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7339277B2 (en) | Semiconductor device having passive component and support substrate with electrodes and through electrodes passing through support substrate | |
| US7436647B2 (en) | Thin-film capacitor including an opening therein | |
| KR19990062990A (ko) | 금속/절연체/금속 박막 커패시터와 그 제조 방법 | |
| JPH05235184A (ja) | 半導体装置の多層配線構造体の製造方法 | |
| US7227214B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002329790A (ja) | 半導体素子のキャパシタ製造方法 | |
| JP3175691B2 (ja) | 多層配線半導体装置の製造方法 | |
| JPH11330231A (ja) | 金属被覆構造 | |
| KR20040057816A (ko) | 금속전극들을 갖는 커패시터 제조방법 | |
| JPS6298659A (ja) | 半導体装置 | |
| JP2001203327A (ja) | 容量素子と抵抗素子とを有する電子部材の製造方法、半導体装置の製造方法、及び半導体装置 | |
| JPH03244126A (ja) | 半導体装置の製造方法 | |
| JPS60224244A (ja) | 半導体装置 | |
| US20070075348A1 (en) | High density, high Q capacitor on top of a protective layer | |
| JPS6083373A (ja) | 薄膜トランジスタアレイとその製造方法 | |
| JPS60161637A (ja) | 電子装置 | |
| TW413917B (en) | Semiconductor device and method of manufacturing the same | |
| JPH04127454A (ja) | 半導体装置 | |
| JPS58184741A (ja) | 半導体装置の製造方法 | |
| TW200539354A (en) | Low temperature method for metal deposition | |
| JP2004273825A (ja) | 薄膜キャパシタ素子、その製造方法及び電子装置 | |
| JPS6298660A (ja) | 半導体装置 | |
| JP2003060082A5 (ja) | ||
| JP3149169B2 (ja) | 半導体装置の製造方法 | |
| JPS62210649A (ja) | 半導体装置 |