JP2866389B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2866389B2 JP2866389B2 JP1065845A JP6584589A JP2866389B2 JP 2866389 B2 JP2866389 B2 JP 2866389B2 JP 1065845 A JP1065845 A JP 1065845A JP 6584589 A JP6584589 A JP 6584589A JP 2866389 B2 JP2866389 B2 JP 2866389B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- film
- type semiconductor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 611
- 239000000758 substrate Substances 0.000 claims description 100
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 99
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 98
- 230000000295 complement effect Effects 0.000 claims description 65
- 238000003860 storage Methods 0.000 claims description 62
- 239000003990 capacitor Substances 0.000 claims description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 43
- 230000002093 peripheral effect Effects 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 239000012535 impurity Substances 0.000 description 325
- 239000010410 layer Substances 0.000 description 191
- 238000000034 method Methods 0.000 description 106
- 230000015556 catabolic process Effects 0.000 description 73
- 239000011229 interlayer Substances 0.000 description 73
- 238000002955 isolation Methods 0.000 description 71
- 238000004519 manufacturing process Methods 0.000 description 67
- 230000015572 biosynthetic process Effects 0.000 description 59
- 238000005530 etching Methods 0.000 description 50
- 108091006146 Channels Proteins 0.000 description 46
- 230000008569 process Effects 0.000 description 45
- 229910021350 transition metal silicide Inorganic materials 0.000 description 42
- 238000009792 diffusion process Methods 0.000 description 38
- 229910052581 Si3N4 Inorganic materials 0.000 description 37
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 37
- 229910000838 Al alloy Inorganic materials 0.000 description 34
- 229910052723 transition metal Inorganic materials 0.000 description 29
- 230000002265 prevention Effects 0.000 description 28
- 230000003647 oxidation Effects 0.000 description 27
- 238000007254 oxidation reaction Methods 0.000 description 27
- 150000003624 transition metals Chemical class 0.000 description 27
- 230000010354 integration Effects 0.000 description 26
- 239000007789 gas Substances 0.000 description 24
- 230000003071 parasitic effect Effects 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 22
- 238000005229 chemical vapour deposition Methods 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 21
- 238000010438 heat treatment Methods 0.000 description 19
- 238000000206 photolithography Methods 0.000 description 19
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 17
- 230000006378 damage Effects 0.000 description 17
- 210000000746 body region Anatomy 0.000 description 16
- 239000004020 conductor Substances 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 238000012545 processing Methods 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 12
- 238000000926 separation method Methods 0.000 description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 10
- 229910000077 silane Inorganic materials 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 9
- 230000009467 reduction Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000003491 array Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005275 alloying Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 239000008188 pellet Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 4
- -1 Emitter Substances 0.000 description 4
- 229910016006 MoSi Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 244000309464 bull Species 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000005012 migration Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 241000282376 Panthera tigris Species 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- XMBWDFGMSWQBCA-UHFFFAOYSA-N hydrogen iodide Chemical compound I XMBWDFGMSWQBCA-UHFFFAOYSA-N 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 241000406668 Loxodonta cyclotis Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 240000008042 Zea mays Species 0.000 description 1
- 235000005824 Zea mays ssp. parviglumis Nutrition 0.000 description 1
- 235000002017 Zea mays subsp mays Nutrition 0.000 description 1
- 210000001015 abdomen Anatomy 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 235000005822 corn Nutrition 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 229920001971 elastomer Polymers 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical group [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004848 polyfunctional curative Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000007142 ring opening reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 210000003371 toe Anatomy 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
〔産業上の利用分野〕 本発明は、混在型半導体集積回路装置に関し、特に、
バイポーラトランジスタ及び相補型MISFET（CMOS）を同
一半導体基板上に集積化した混在型半導体集積回路装置
に適用して有効な技術に関するものである。 〔従来の技術〕 バイポーラトランジスタ及び相補型MISFETを同一半導
体基板上に集積する混在型半導体集積回路装置の開発が
行われている。この種の混在型半導体集積回路装置は外
部端子（ボンディングパッド）と入力段回路との間に静
電気破壊防止回路を挿入している。 静電気破壊防止回路は、通常、抵抗素子とクランプ用
MISFETとで構成されている。抵抗素子はＰ型半導体基板
（実際にはウエル領域）の主面部に形成されたｎ型半導
体領域（拡散層抵抗）で構成されている。抵抗素子は、
一端側が外部端子に直接々続され、他端側がクランプ用
MISFETのドレイン領域を介在させて入力段回路に接続さ
れている。抵抗素子は外部端子に入力される静電気破壊
を生じる過大電流（過渡電流）をなまらせ或はブレーク
ダウン（可逆性破壊）により半導体基板側に吸収するよ
うに構成されている。後者のブレークダウンは前記抵抗
素子であるｎ型半導体領域とｐ型半導体基板とのpn接合
部で形成されるダーイオード素子で行われる。クランプ
用MISFETはｎチャネルで構成され、そのドレイン領域は
前記抵抗素子の他端側に一体に構成されている。クラン
プ用MISFETのソース領域、ゲート電極の夫々は基準電位
例えば０［Ｖ］に接続されている。クランプ用MISFETは
サーフェイスブレークダウン或はツェナブレークダウン
によって前記抵抗素子を通過した過大電流を半導体基板
側に吸収するように構成されている。クランプ用MISFET
の前述の夫々のブレークダウン電圧（接合耐圧）は入力
段回路の相補型MISFETのゲート絶縁膜の絶縁耐圧に比べ
て低く構成されている。 このように構成される静電気破壊防止回路は、外部端
子に入力される過大電流を前記抵抗素子でなまらせかつ
クランプ用MISFETでクランプし、入力段回路のゲート絶
縁膜の破壊（静電気破壊）を防止できるように構成され
ている。また、前記静電気破壊防止回路は、抵抗素子、
クランプ用MISFETの夫々を内部回路等のMISFETと同一製
造工程で形成することができるので、混在型半導体集積
回路装置の製造工程数を低減することができる特徴があ
る。 公知技術ではないが、本発明者が開発中の混在型半導
体集積回路装置は、比例縮小則に従い高集積化がなさ
れ、0.8［μｍ］製造プロセスを採用している。0.8［μ
ｍ］製造プロセスは、最小加工寸法例えばMISFETのゲー
ト電極のゲート長寸法や配線の幅寸法が0.8［μｍ］で
形成できる製造プロセスである。このような製造プロセ
スを採用すると、内部回路や入力段回路のMISFETのゲー
ト絶縁膜は前述の比例縮小則に従い約20［nm］程度の薄
膜で形成される。この薄膜化されたゲート絶縁膜の絶縁
耐圧は約19［Ｖ］程度である。一方、静電気破壊防止回
路の抵抗素子やクランプ用MISFETのドレイン領域等を形
成するｎ型半導体領域やｐ型半導体基板の不純物濃度
は、寄生容量の増加を低減したり、製造工程数を増加す
る等のために、比例縮小則に反して高くしていない。こ
れは、抵抗素子やクランプ用MISFETのドレイン領域（高
不純物濃度）と半導体基板（低不純物濃度）とのpn接合
耐圧（ブレークダウン電圧）が高集積化に従って実質的
に変化していないことを意味する。このpn接合耐圧は約
20［Ｖ］程度である。つまり、入力段回路の相補型MISF
ETのゲート絶縁膜の絶縁耐圧が静電気破壊防止回路の抵
抗素子やクランプ用MISFETの接合耐圧に比べて小さくな
る。このため、外部端子に過大電流が入力した場合、静
電気破壊防止回路で過大電流を吸収する前に入力段回路
が静電気破壊を生じるという事実が多発した。 そこで、本発明者は、先に出願した特願昭63-136100
号に記載される技術を採用し、混在型半導体集積回路装
置の静電気破壊耐圧を向上している。この技術は、静電
気破壊防止回路の抵抗素子、クランプ用MISFETのドレイ
ン領域の夫々を高不純物濃度のｎ型半導体領域で構成
し、このｎ型半導体領域の底面を高不純物濃度の埋込型
のｐ型半導体領域に接触させる技術である。前記高不純
物濃度のｎ型半導体領域は、縦型構造のnpn型バイポー
ラトランジスタの埋込型コレクタ領域から半導体基板の
表面にコレクタ電位を引き上げるコレクタ電位引上用半
導体領域と同一製造工程で形成されている。また、前記
高不純物濃度の埋込型のｐ型半導体領域は、前記バイポ
ーラトランジスタの周囲を規定する素子分離領域の埋込
型のｐ型半導体領域と同一製造工程で形成されている。
つまり、この静電気破壊防止回路は、前記高不純物濃度
のｎ型半導体領域及び高不純物濃度のｐ型半導体領域で
ダイオード素子を構成し、pn接合耐圧（ブレークダウン
電圧）を低くしている。このpn接合耐圧は約10〜16
［Ｖ］程度である。したがって、本発明者が開発中の混
在型半導体集積回路装置に搭載された静電気破壊防止回
路は、入力段回路の静電気破壊が生じる前に、過大電流
を半導体基板側に吸収することができるので、静電気破
壊耐圧を向上することができる。 〔発明が解決しようとする課題〕 本発明者は、前述の開発中の混在型半導体集積回路装
置の静電気破壊試験の結果、次の新たなる問題点が生じ
ることを見出した。 前記静電気破壊防止回路は、静電気破壊を生じる過大
電流を前記ダイオード素子で吸収することができ、入力
段回路の静電気破壊を防止することができた。ところ
が、前記過大電流が前記ダイオード素子に集中するの
で、このダイオード素子つまりpn接合部が熱破壊（永久
破壊）を生じる。このため、静電気破壊防止回路の静電
気破壊耐圧で混在型半導体集積回路装置の静電気破壊耐
圧が律則され、この静電気破壊耐圧が低下するという問
題点があった。 本発明の目的は、下記のとおりである。 （１） 静電気破壊防止回路を有する混在型半導体集積
回路装置の静電気破壊耐圧を向上することが可能な技術
を提供することにある。 （２） 前記（１）の目的を達成すると共に、前記混在
型半導体集積回路装置の製造工程数を低減することが可
能な技術を提供することにある。 （３） 前記混在型半導体集積回路装置の電気的信頼性
を向上することが可能な技術を提供することにある。 （４） 前記混在型半導体集積回路装置の動作速度の高
速化を図ることが可能な技術を提供することにある。 （５） 前記混在型半導体集積回路装置の集積度を向上
することが可能な技術を提供することにある。 （６） 前記混在型半導体集積回路装置のバイポーラト
ランジスタの高耐圧化を図ることが可能な技術を提供す
ることにある。 （７） 前記混在型半導体集積回路装置の低消費電力化
を図ることが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 半導体基板の主面に形成され、夫々がMISFETと前記MI
SFETのゲート電極上に延在して設けられた容量素子とを
含む複数のメモリセルと、前記MISFETのソース領域及び
ドレイン領域の一方に連結されたデータ線と、前記半導
体基板の主面上に形成された第１絶縁膜とを有する半導
体集積回路装置において、前記容量素子は、前記MISFET
のソース領域或いはドレイン領域の他方に連結された第
１電極と、前記第１電極上に形成された第２電極と、前
記第１電極と前記第２電極との間に形成された誘電体膜
とを有し、前記容量素子の第２電極と前記データ線と
は、平面的に重なる部分を有し、前記第１絶縁膜は、前
記容量素子の第２電極と前記データ線の重なる部分の間
に形成され、前記データ線の幅が、前記容量素子の第２
電極と前記データ線間の第１絶縁膜の厚さよりも小さく
構成する。 〔作用〕 上述した手段（１）によれば、前記エミッタ領域の横
方向の拡散量がヒ素に比べて大きく、前記配線の形成前
に行われる前洗浄でエミッタ開口のサイズが増加して
も、前記ベース領域と前記配線との短絡を防止すること
ができるので、半導体集積回路装置の電気的信頼性を向
上することができると共に、前記エミッタ領域の横方
向、縦方向の夫々の拡散量がリンに比べて小さく、前記
エミッタ領域、ベース領域、コレクタ領域の夫々の接合
深さを浅くすることができるので、前記エミッタ領域、
コレクタ領域の夫々の間の電流の走行距離を短くし、半
導体集積回路装置の動作速度の高速化を図ることができ
る。また、前記エミッタ領域とベース領域との間、ベー
ス領域とコレクタ領域との間の夫々のpn接合面積を低減
し、寄生容量を低減することができるので、より半導体
集積回路装置の動作速度の高速化を図ることができる。
また、前記エミッタ領域、ベース領域、コレクタ領域の
夫々の接合深さを浅くし、バイポーラトランジスタの占
有面積を縮小することができるので、半導体集積回路装
置の集積度を向上することができる。 上述した手段（２）によれば、前記バイポーラトラン
ジスタのエミッタ領域、バリアメタル層、配線の夫々を
形成する工程をMISFETのソース領域及びドレイン領域、
バリアメタル層、配線の夫々を形成する工程で兼用する
ことができるので、半導体集積回路装置の製造工程数を
低減することができると共に、前記エミッタ領域をイオ
ン打込法による不純物の導入で形成し、熱拡散法による
不純物の導入（ポリシリコンエミッタ法）に比べて不純
物濃度の制御性を向上することができるので、前記バイ
ポーラトランジスタのエミッタ接地電流増幅率（ｈFE）
のばらつきを低減し、半導体集積回路装置の電気的信頼
性を向上することができると共に、前記エミッタ領域、
ソース領域及びドレイン領域の夫々と配線との合金化反
応を防止し、アロイスパイク現象を防止することができ
るので、半導体集積回路装置の電気的信頼性をより向上
することができる。 上述した手段（３）によれば、前記外部端子に入力さ
れる過大電流を前記第１、第２ダイオード素子の夫々で
段階的に低減し、しかも前記第２ダイオード素子のpn接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第１、
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型MISFETの夫々を形成する工程で兼用す
ることができるので、この静電気破壊防止回路を形成す
る工程に相当する分、半導体集積回路装置の製造工程数
を低減することができる。 上述した手段（４）によれば、前記外部端子に入力さ
れる過大電流を前記第３、第２ダイオード素子の夫々で
段階的に低減し、しかも前記第２ダイオード素子のpn接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第３、
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型MISFETの夫々を形成する工程で兼用す
ることができるので、この静電気破壊防止回路を形成す
る工程に相当する分、半導体集積回路装置の製造工程数
を低減することができる。 上述した手段（５）によれば、前記外部端子に入力さ
れる過大電流を前記第３、第１、第２ダイオード素子の
夫々の３段階で低減することができるので、前記静電気
破壊防止回路の静電気破壊耐圧をより向上することがで
きる。 上述した手段（６）によれば、前記クランプ用MISFET
のドレイン領域、ソース領域の夫々を第４半導体領域で
形成する場合、前記ドレイン領域、ソース領域の夫々の
間のチャネル長寸法のばらつきを低減することができる
ので、半導体集積回路装置の集積度を向上することがで
きる。また、クランプ用MISFETのソース領域を第２半導
体領域で形成する場合、チャネル形成領域側への回り込
みを小さくすることができるので、半導体集積回路装置
の集積度を向上することができる。 上述した手段（７）によれば、前記クランプ用MISFET
のドレイン領域とゲート電極との間に生じるミラー容量
を低減することができるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図ることができ
る。 上述した手段（８）によれば、前記MISFETを形成する
領域のウエル領域を浅くし、前記ウエル領域に比べて高
不純物濃度の埋込型半導体領域の基板表面からの深さを
浅くすることができるので、前記MISFETのパンチスルー
を低減し（短チャネル効果を低減し）、MISFETの高集積
化を図ることができると共に、前記バイポーラトランジ
スタの真性コレクタ領域を深くし、この真性コレクタ領
域の主面部に形成されるベース領域と埋込型コレクタ領
域とを離隔することができるので、ベース領域とコレク
タ領域との接合耐圧を向上し、バイポーラトランジスタ
の高耐圧化を図ることができる。また、前記MlISFET
は、パンチスルーを低減するためにチャネル形成領域に
高濃度で不純物を導入（カウンタードープ）することが
ないので、不純物散乱効果を低減し、ソース−ドレイン
間電流量を増加することができるので、動作速度の高速
化を図ることができる。 上述した手段（９）によれば、前記第２不純物の拡散
速度が前記第１不純物のそれに比べて大きく、前記MISF
ETの形成領域の埋込型半導体領域の基板の深さ方向の寸
法を前記バイポーラトランジスタの埋込型半導体領域の
それに比べて大きくすることができるので、MISFETの形
成領域のウエル領域を浅くし、バイポーラトランジスタ
の真性コレクタ領域の深さを深くすることができる。 上述した手段（10）によれば、前記素子間分離用絶縁
膜中に不純物が取り込まれる量を低減し、前記素子間分
離用絶縁膜下のチャネルストッパ領域の不純物濃度を高
くすることができるので、寄生MOSのしきい値電圧を高
くして素子間分離能力を向上し、集積度を向上すること
ができると共に、前記素子間分離用絶縁膜中に不純物が
取り込まれる量を低減し、前記チャネルストッパ領域の
不純物濃度を過剰に高くする必要がないので、チャネル
ストッパ領域を形成する不純物の活性領域側への回り込
み量を低減して前記MISFETの狭チャネル効果を低減し、
集積度を向上することができる。 上述した手段（11）によれば、前記第1MISFETの第１
半導体領域と前記ウエル領域の下部の埋込型半導体領域
とを離隔し、この第1MISFETの第１半導体領域に付加さ
れる寄生容量を低減することができるので、半導体集積
回路装置の動作速度の高速化を図ることができると共
に、前記第１半導体領域と配線との製造工程におけるマ
スク合せずれが生じても、前記第２半導体領域を介在さ
せて前記第2MISFETの第１半導体領域と配線とを確実に
接続することができるので、配線とウエル領域との短絡
を防止し、半導体集積回路装置の電気的信頼性を向上す
ることができる。 上述した手段（12）によれば、前記DRAMのメモリセル
の情報蓄積用容量素子の細溝で基板の深さ方向に電荷蓄
積量を増加することができるので、メモリセル面積を縮
小し、半導体集積回路装置の集積度を向上することがで
き、前記バイポーラトランジスタの分離領域の細溝で基
板の深さ方向に離隔寸法を確保することができるので、
分離面積を縮小し、半導体集積回路装置の集積度を向上
することができ、しかも、前記DRAMのメモリセルの情報
蓄積用容量素子の細溝と前記バイポーラトランジスタの
分離領域の細溝とを同一製造工程で形成することができ
るので、半導体集積回路装置の製造工程数を低減するこ
とができる。 上述した手段（13）によれば、前記ウエル領域に発生
するノイズをウエル領域に比べて抵抗値が低い埋込型半
導体領域を介在させて吸収することができるので、DRAM
の情報書込み動作、情報読出し動作の夫々の誤動作を防
止することができ、又前記ウエル領域のメモリセルアレ
イ内でのウエル電位の分布を均一化することができるの
で、メモリセルのメモリセル選択用MISFETのしきい値電
圧の変動を低減することができ、半導体集積回路装置の
電気的信頼性を向上することができる。 上述した手段（14）によれば、前記エミッタ開口内の
実質的にすべての領域を前記遷移金属膜又は遷移金属シ
リサイド膜で満たし、前記エミッタ開口の段差部分で配
線の断面々積を増加することができるので、エミッタ開
口を縮小してこれに伴ってエミッタ領域の面積を縮小
し、バイポーラトランジスタの占有面積を縮小して半導
体集積回路装置の集積度を向上することができる。ま
た、前記遷移金属膜又は遷移金属シリサイド膜は、前記
アルミニウム配線又はアルミニウム合金配線に比べてエ
レクトロマイグレーション耐圧が高いので、さらにエミ
ッタ開口の面積を縮小し、半導体集積回路装置の集積度
をより向上することができる。また、前記遷移金属膜又
は遷移金属シリサイド膜はエミッタ領域とアルミニウム
配線又はアルミニウム合金配線との合金化反応を防止す
ることができるので、アロイスパイク現象を防止するこ
とができる。 上述した手段（15）によれば、前記バイポーラトラン
ジスタは、真性コレクタ領域の基板表面からの深さを浅
くし、電流の走行距離を短くすることができるので、ベ
ース遮断周波数を高め、バイポーラトランジスタの動作
速度の高速化を図ることができると共に、前記MISFET
は、ウエル領域の基板表面からの深さを深くし、前記MI
SFETのソース領域、ドレイン領域の夫々と前記埋込型半
導体領域とを離隔することができるので、前記ソース領
域、ドレイン領域の夫々に付加される寄生容量を低減
し、MISFETの動作速度の高速化を図ることができる。 上述した手段（16）によれば、前記相補性データ線に
付加される寄生容量を低減し、前記相補性データ線の充
放電々流量を低減することができるので、DRAMの消費電
力を低減し、結果的に半導体集積回路装置の消費電力を
低減することができる。また、消費電力を低減すること
ができるので、前記半導体集積回路装置の集積度を向上
することができる。 上述した手段（17）によれば、前記周辺回路に延在す
る信号配線（例えばクロック系信号配線）は、断面々積
を増加して抵抗値を低減することができるので、信号伝
達速度を速め、半導体集積回路装置の動作速度の高速化
を図ることができる。 上述した手段（18）によれば、前記電源配線は、断面
々積を増加して抵抗値を低減することができるので、ノ
イズを低減し、誤動作を防止して、半導体集積回路装置
の電気的信頼性を向上することができ、又充分な配線幅
寸法を確保することができるので、マイグレーション耐
圧を確保し、断線不良を防止して、半導体集積回路装置
の電気的信頼性を向上することができる。 上述した手段（19）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の実質的に電流が流れる領域の抵
抗値を低減し、電流の流れる時間を短縮することができ
るので、ベース遮断周波数を高め、バイポーラトランジ
スタの動作速度の高速化を図ることができると共に、前
記コレクタ領域のエミッタ領域の直下部分以外の領域は
低不純物濃度で構成され、コレクタ領域とベース領域と
のpn接合部に形成される寄生容量を低減することができ
るので、よりベース遮断周波数を低減し、バイポーラト
ランジスタの動作速度の高速化を図ることができる。 上述した手段（20）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の高不純物濃度の領域を形成する
不純物導入マスクを形成する工程をエミッタ開口を形成
する工程で兼用することができるので、このマスクを形
成する工程に相当する分、半導体集積回路装置の製造工
程数を低減することができる。 以下、本発明の構成について、４［Mbit］の大容量を
有するDRAMを搭載する混在型半導体集積回路装置に本発
明を適用した実施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 （実施例Ｉ） 本発明の実施例Ｉである混在型半導体集積回路装置
（Bi-CMOS）１を封止する樹脂封止型半導体装置を第２
図（部分断面平面図）で示す。 第２図に示すように、混在型半導体集積回路装置（半
導体ペレット）１はSOJ（Small Out-line J-bend）型の
樹脂封止型半導体装置２で封止されている。混在型半導
体集積回路装置１は樹脂封止型半導体装置２のタブ3Aの
表面上に接着剤を介在させて塔載されている。 前記混在型半導体集積回路装置１は、例えば15.22［m
m］×5.91［mm］の平面長方形状で構成されている。こ
の混在型半導体集積回路装置１は350［mil］の樹脂封止
型半導体装置２に封止されている。混在型半導体集積回
路装置１に搭載されるDRAMの主面には１［bit］の情報
を記憶するメモリセル（記憶素子）を行列状に複数配直
したメモリセルアレイが配置されている。このDRAMは４
［Mbit］の大容量で構成されている。前記メモリセルア
レイ以外において、前記DRAMの主面には直接周辺回路及
び関接周辺回路が配置されている。直接周辺回路は、メ
モリセルの情報書込み動作や情報読出し動作を直接制御
する回路であり、ロウアドレスデコーダ回路、カラムア
ドレスデコーダ回路、センスアンプ回路等が含まれる。
関接周辺回路は、前記直接周辺回路の動作を関接的に制
御する回路であり、クロック信号発生回路、バッファ回
路等が含まれる。 前記混在型半導体集積回路装置１の最っとも周辺部に
おいて、平面長方形状の短辺側、長辺側の中央部分の夫
々には外部端子（ボンディングパッド）BPが配列されて
いる。この外部端子BPはボンディングワイヤ４を介在さ
せてインナーリード3Bに接続されている。ボンディング
ワイヤ４はアルミニウム（Al）ワイヤを使用する。ま
た、ボンディングワイヤ４としては、金（Au）ワイヤ、
銅（Cu）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆
した被覆ワイヤ等を使用してもよい。ボンディングワイ
ヤ４は、この方法に限定されないが、熱圧着に超音波振
動を併用したボンディング法によりポンディングされて
いる。 前記インナーリード3Bはアウターリード3Cに一体に構
成されている。このインナーリード3B、アウターリード
3C、前記タブ3Aの夫々はリードフレームから切断されか
つ成型されて構成されている。リードフレームは例えば
Cu、Fe-Ni（例えばNi含有率42又は50［％］）合金等で
形成されている。前記タブ3Aの互いに対向する短辺の夫
々にはタブ吊りリード3Dが連結されている。 前記アウターリード3Cは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号を規定されてい
る。同第２図中、左上端は１番端子、左下端は15番端
子、右下端は16番端子、右上端は30番端子である。つま
り、本実施例Ｉの樹脂封止型半導体装置２は、１番端子
から30番端子まで順次配列された、合計30端子（30ピ
ン）で構成されている。 前記１番端子にはアドレス信号Ａ13、２番端子にはア
ドレス信号Ａ12、３番端子にはアドレス信号Ａ11、４番
端子にはアドレス信号Ａ10、５番端子にはアドレス信号
Ａ9の夫々が印加される。６番端子にはＡ3、７番端子に
はアドレス信号Ａ2、８番端子にはアドレス信号Ａ20、
９番端子にはアドレス信号Ａ1、10番端子にはアドレス
信号Ａ0の夫々が印加される。11番端子にはロウアドレ
スストローブ信号▲▼、12番端子にはカラムアドレ
スストローブ信号▲▼、13番端子にはアウトプット
イネーブル信号▲▼、14番端子にはライトイネーブ
ル信号▲▼の夫々が印加される。15番端子には基準
電圧Vss例えば回路の接地電位０［Ｖ］が印加される。 16番端子にはデータ出力信号Dout、17番端子にはデー
タ入力信号Dinの夫々が印加される。18番端子にはアド
レス信号Ａ19、19番端子にはアドレス信号Ａ18、20番端
子にはアドレス信号Ａ17の夫々が印加される。21番端子
にはアドレス信号Ａ4、22番端子にはアドレス信号Ａ5、
23番端子にはアドレス信号Ａ21、24番端子にはアドレス
信号Ａ6、25番端子にはアドレス信号Ａ7の夫々が印加さ
れている。26番端子にはアドレス信号Ａ8、27番端子に
はアドレス信号Ａ16、28番端子にはアドレス信号Ａ15、
29番端子にはアドレス信号Ａ14の夫々が印加されてい
る。30番端子には電源電圧Vcc例えば回路の動作電圧５
［Ｖ］が印加されている。 前記混在型半導体集積回路装置１、タブ3A、ボンディ
ングワイヤ４、インナーリード3B及びタブ吊りリード3D
は樹脂封止部５で封止される。樹脂封止部５は、例え
ば、低応力化を図るために、フェノール系硬化剤、シリ
コーンゴム及びフィラーが添加されたエポキシ系樹脂を
使用する。シリコーンゴムはエポキシ系樹脂の熱膨張率
を低下させる作用がある。フィラーは、球形の酸化珪素
粒で形成され、同様に熱膨張率を低下させる作用があ
る。 前記混在型半導体集積回路装置１は、同第２図に示す
ように、右下部分にペレットネーム部1Aが設けられてい
る。ペレットネーム部1Aは例えば製品名、機種、製造番
号等を記載している。このペレットネーム1Aは後述する
導電膜或は絶縁膜で形成されている。 次に、前記樹脂封止型半導体装置２に封止された混在
型半導体集積回路装置１の概略構成を第３図（チップレ
イアウト図）で示す。 第３図に示すように、混在型半導体集積回路装置１の
中央部の表面上にはDRAMのメモリセルアレイ（MA）11が
配置されている。このメモリセルアレイ11は、混在型半
導体集積回路装置１の上部に４分割されたメモリセルア
レイ11A〜11D、下部に４分割されたメモリセルアレイ11
E〜11H、合計８分割されている。つまり、DRAMは８マッ
ト構成を採用している。前記８分割されたメモリセルア
レイ11A〜11Hの夫々はさらに２分割され、メモリセルア
レイ11は合計16個のメモリセルアレイMAに細分化されて
いる。この16個に細分化されたうちの１つのメモリセル
アレイMAは256［Kbit］の容量で構成されている。 前記16個に細分化されたうちの２個のメモリセルアレ
イMAの間には夫々カラムアドレスデコーダ回路（YDEC）
12及びセンスアンプ回路（SA）13の一部が配置されてい
る。センスアンプ回路13は相補型MISFET（CMOS）で構成
され、センスアンプ回路13の一部はｎチャネルMISFETで
構成されている。センスアンプ回路13の他部であるｐチ
ャネルMISFETは前記一部と対向した位置においてメモリ
セルアレイMAの端部に配置されている。センスアンプ回
路13の一端側からは相補性データ線（２本のデータ線）
がメモリセルアレイMA上に延在しており、本実施例のDR
AMはフォールデッドビットライン方式（２交点方式）で
構成されている。 前記16個に細分化されたメモリセルアレイMAの夫々の
中央側の一端にはロウアドレスデコーダ回路（XDEC）14
及びワードドライバ回路（図示しない）が配置されてい
る。前記ロウアドレスデコーダ回路14の近傍にはデータ
線プリチャージ回路15、コモンソース切換スイッチ回路
16、ワード線プリチャージ回路17の夫々が配置されてい
る。 前記16個に細分化されたメモリセルアレイMAの夫々の
周辺側の他端にはコモンソース切換スイッチ回路18が配
置されている。 これら16個に細分化されたメモリセルアレイMAの周辺
に配置された回路12〜18はDRAMの直接周辺回路として構
成されている。 前記DRAMの上辺には上辺周辺回路19、下辺には下辺周
辺回路20が配置されている。DRAMの上側に配置された８
分割されたうちの４個のメモリセルアレイ11A〜11Dと下
側に配置された４個のメモリセルアレイ11E〜11Hとの間
には中辺周辺回路21が配置されている。これらの周辺回
路19〜21はDRAMの関接周辺回路として構成されている。 次に、前述した混在型半導体集積回路装置１のDRAMの
関接周辺回路の具体的な回路配置について、第４図（要
部拡大レイアウト図）を用いて簡単に説明する。また、
同第４図には外部端子BPに印加される信号名を併せて示
す。 第４図に示すように、前記関接周辺回路の上辺周辺回
路19の夫々の回路は基本的には各信号が印加される外部
端子BPの近傍に配置されている。1901はＹ系冗長回路、
1902はＶG発生回路、1903はセンスアンプ制御回路、190
4はＹアドレスバッファ回路、1905はＹプリデコーダ回
路である。1906はコモンソース駆動回路、1907はＶBB発
生回路（ＶBBジェネレータ回路）である。ＶBB発生回路
1907は例えば−2.5〜−3.5［Ｖ］の電位を生成する回路
である。1908はカラムアドレスストローブ系クロック発
生回路、1909は基板電位検出回路、1910はHVC発生回
路、1911はテストモード制御回路である。 前記関接周辺回路の中辺周辺回路20の夫々の回路は同
様に基本的には各信号が印加される外部端子BPの近傍に
配置されている。2001はコモンソースショート回路、20
02はＸアドレスバッファ回路、2003は▲▼バッファ
回路、2004は出力制御回路、2005は４ビットテスト回路
である。2006はセンスアンプ制御回路、2007はＸ系冗長
回路、2008はＸ系プリデコーダ回路、2009はＹ系制御信
号発生回路、2010はカラムアドレスストローブ系クロッ
ク発生回路である。2011はリフレッシュ信号バッファ回
路、2012は冗長プリチャージ回路、2013はＶCH発生回
路、2014はメモリセルアレイ選択信号発生回路である。 前記関接周辺回路の下辺周辺回路21の夫々の回路は同
様に基本的には各信号が印加される外部端子BPの近傍に
配置されている。2101は書込み用メインアンプ回路、21
02は読出し用メインアンプ回路、2103はコモンソース駆
動回路、2104はＺ系アドレスバッファ回路、2105は基板
電位検出回路である。2106はカラムアドレスストローブ
系バッファ回路、2107はカラムアドレスストローブ系ク
ロック発生回路、2108はテストモード制御回路、2109は
アウトプットイネーブル系回路、2110はマルチビットテ
スト回路である。2111はＺ系プリデコーダ回路、2112,2
115の夫々はメインアンプ制御回路、2113は出力選択回
路、2114は出力制御回路である。2116はセンスアンプ制
御回路、2117はALマスタ制御回路、2118はデータ入力バ
ッファ・データ出力バッファ回路、2119はＶRHF発生回
路である。 次に、前記DRAMの細分化されたメモリセルアレイMAの
要部及びその周辺回路の要部について、第５図（要部等
価回路図）を用いて説明する。 第５図に示すように、フォールデットビットライン方
式を採用するDRAMはメモリセルアレイMAにおいて相補性
データ線DL,▲▼を列方向に延在させている。この
相補性データ線DLは行方向に複数組配置されている。相
補性データ線DLはセンスアンプ回路（SA）13に接続され
ている。 前記メモリセルアレイMAにおいて、ワード線WLは相補
性データ線DLと交差する行方向に延在させている。ワー
ド線WLは列方向に複数本配置されている。図示していな
いが、夫々のワード線WLはロウアドレスバッファ回路
（XDEC）14に接続され選択されるように構成されてい
る。 相補性データ線DLの夫々とワード線WLとの交差部には
１［bit］の情報を記憶するメモリセル（記憶素子）Ｍ
が配置されている。メモリセルＭはメモリセル選択用ｎ
チャネルMISFETQsと情報蓄積用容量素子Ｃとの直列回路
で構成されている。 メモリセルＭのメモリセル選択用MISFETQsは一方の半
導体領域を相補性データ線DLに接続している。他方の半
導体領域は情報蓄積用容量素子Ｃの一方の電極に接続さ
れている。ゲート電極はワード線WLに接続されている。
情報蓄積用容量素子Ｃの他方の電極は電源電圧1/2Vccに
接続されている。電源電圧1/2Vccは前記基準電圧Vssと
電源電圧Vccとの中間電位約2.5［Ｖ］である。電源電圧
1/2Vccは、情報蓄積用容量素子Ｃの電極間に加わる電界
強度を低減し、誘電体膜の絶縁耐圧の劣化を低減するこ
とができる。 前記センスアンプ回路13は前記相補性データ線DLで伝
達されるメモリセルＭの情報を増幅するように構成され
ている。センスアンプ回路13で増幅された情報はカラム
スイッチ用ｎチャネルMISFETQyを通してコモンデータ線
I/O、▲▼の夫々に出力される。カラムスイッチ
用MISFETQyはカラムアドレスデコーダ回路（YDEC）12で
制御される。 前記コモンデータ線I/Oは書込み用メインアンプ回路2
101、読出し用メインアンプ回路2102の夫々に接続され
ている。このメインアンプ回路2101、2102の夫々はスイ
ッチ用MISFET（符号は付けない）、入出力信号線DOL、
▲▼、データ入力バッファ・データ出力パッファ
回路（Din,DoB）2118の夫々を通して入力信号用外部端
子（Din）BP、出力信号用外部端子（Dout）BPの夫々に
接続されている。 次に、前記第４図に示すDRAMの関接周辺回路のうち、
下辺周辺回路21の読出し用メインアンプ回路2102の要部
を第６図（等価回路図）、カラムアドレスストローブ系
バッファ回路2106の要部を第７図（等価回路図）の夫々
で示す。 前記混在型半導体集積回路装置１は、動作速度の高速
化及び高駆動能力化を図り、かつ高集積化及び低消費電
力化を図るために、周辺回路の一部をバイポーラトラン
ジスタ及び相補型MISFETで構成している。第６図に示す
ように、読出し用メインアンプ回路2102は、バイポーラ
トランジスタ及びMISFETを主体とするECLゲート回路で
構成されている。この読出し用メインアンプ回路2102に
は抵抗素子及び容量素子を有する。同第６図中、Sinは
入力信号、Soutは出力信号、Sc1、Sc2の夫々は制御信号
である。 また、第７図に示すように、カラムアドレスストロー
ブ系バッファ回路2106は、入力側を相補型MISFET、出力
側をバイポーラトランジスタで構成した、Bi-CMOSゲー
ト回路で構成されている。同第７図中、Sc3は入力クロ
ック信号、Sc3は出力クロック信号である。 前記混在型半導体集積回路装置１の入力部は第８図
（等価回路図）、出力部は第９図（等価回路図）に夫々
示す。 第８図に示すように、混在型半導体集積回路装置１の
入力部例えばデータ入力バッファ・データ出力バッファ
回路2118は入力段回路Cinを入力信号用外部端子BPに接
続している。入力段回路Cinは、図示しないが、例えばC
MOSインバータ回路で構成されている。入力信号用外部
端子BPと入力段回路Cinとの間には静電気破壊防止回路
Ｉが設けられている。 前記静電気破壊防止回路Ｉは主に保護抵抗素子Ｒ、ク
ランプ用MISFETQc及びダイオード素子Ｄ1〜Ｄ4で構成さ
れている。保護抵抗素子Ｒは外部端子BPと入力段回路Ci
nとの間に直列に配置されている。この保護抵抗素子Ｒ
は静電気破壊を生じるような過大電流をなまらせる作用
がある。クランプ用MISFETQcはｎチャネルで構成されて
いる。このクランプ用MISFETQcはドレイン領域を入力段
回路Cin、保護抵抗素子Ｒを介在させて外部端号BPの夫
々に接続している。また、クランプ用MISFETQcはソース
領域、ゲート電極の夫々を基準電位Vssに接続してい
る。このクランプ用MISFETQcは前記過大電流を半導体基
板側に吸収するように構成されている。ダイオード素子
Ｄ1〜Ｄ3の夫々は、外部端子BPと入力段回路Cinとの間
にカソード領域が接続され、並列に配置されている。ダ
イオード素子Ｄ1〜Ｄ3の夫々のアノード領域は、半導体
基板に接続され、基板電位ＶBBに接続されている。ダイ
オード素子Ｄ1〜Ｄ3の夫々は、前記過大電流を半導体基
板側に吸収するように構成されている。一方、ダイオー
ド素子Ｄ4は、カソード領域を電源電圧Vccに接続し、ア
ノード領域をダイオード素子Ｄ1〜Ｄ3の夫々と並列に接
続している。このダイオード素子Ｄ4は前記過大電流を
電源電圧Vccに吸収できるように構成されている。 この静電気破壊防止回路Ｉは、入力信号用外部端子BP
に入力された過大電流をなまらせかつ吸収し、入力段回
路Cinのゲート絶縁膜の破壊つまり静電気破壊を防止す
るように構成されている。 第９図に示すように、混在型半導体集積回路装置１の
出力部例えばデータ入力バッファ・データ出力バッファ
回路2118は出力段回路Coutを出力信号用外部端子BPに接
続している。出力段回路Coutはその出力段がｎチャネル
MISFETを直列に接続したプッシュブル回路（ドライバ回
路）で構成されている。このプッシュブル回路の一方の
ｎチャネルMISFETのソース領域、他方のｎチャネルMISF
ETのドレイン領域の夫々が前記外部端子BPに接続されて
いる。出力段回路Coutには出力信号Soutが入力される。
この出力信号SoutはCMOSインバータ回路（図中、ｐチャ
ネルMISFETは矢印を付けてある。以後の回路図において
同じ）を介在させてプッシュブル回路の一方のｎチャネ
ルMISFETのゲート電極に反転出力信号として入力され
る。また、出力信号Soutはプッシュブル回路の他方のｎ
チャネルMISFETのゲート電極に直接入力される。 出力信号用外部端子BPと出力段回路Coutとの間には静
電気破壊防止回路IIが配置されている。この静電気破壊
防止回路IIはダイオード素子Ｄ5で構成されている。こ
のダイオード素子Ｄ5は、カソード領域を外部端子BP、
出力段回路Coutの夫々に並列に接続し、アノード領域を
基板電位ＶBBに接続している。ダイオード素子Ｄ5は、
前記入力部の静電気破壊防止回路Ｉのダイオード素子Ｄ
2と同様の構造で構成される。この静電気破壊防止回路I
Iは出力信号用外部端子BPに入力される過大電流を半導
体基板側に吸収するように構成されている。 次に、前述の混在型半導体集積回路装置１の具体的な
構造について、第１図（要部断面図）を用いて簡単に説
明する。同第１図中には、左側から右側に向って、混在
型半導体集積回路装置１の入力部IN、CMOS領域CMOS、バ
イポーラトランジスタ領域Bi、DRAMのメモリセルアレイ
領域MAの夫々を示している。 第１図に示すように、混在型半導体集積回路装置１は
単結晶珪素からなるｐ-型半導体基板30及びその主面上
に成長させたｎ-型エピタキシャル層33で形成された基
体で構成されている。 混在型半導体集積回路装置１のバイポーラトランジス
タ形成領域BiにはバイポーラトランジスタT1、T2の夫々
が配置されている。バイポーラトランジスタT1、T2の夫
々は素子分離領域で囲まれた領域内においてｐ-型半導
体基板30の主面に設けられている。素子分離領域は、ｐ
-型半導体基板30、埋込型のｐ+型半導体領域32、ｐ-型
ウエル領域35、ｐ型チャネルストッパ領域37及び素子間
分離用絶縁膜36で構成される。この素子分離領域を構成
する埋込型のｐ+型半導体領域32は、ｐ-型半導体基板30
とｎ-型エピタキシャル層33との間に設けられている。
ｐ-型ウエル領域35はｎ-型エピタキシャル層33の主面部
にその底面が埋込型のｐ+型半導体領域32に接触（接
続）するように構成されている。ｐ型チャネルストッパ
領域37は前記ｐ-型ウエル領域35の主面部に設けられて
いる。素子間分離用絶縁膜36は前記ｐ-型ウエル領域35
の主面上に設けられている。この素子間分離用絶縁膜36
はｐ-型ウエル領域35の主面を選択的に酸化することに
より形成した酸化珪素膜で形成されている。 前記バイポーラトランジスタT1、T2の夫々はｎ型コレ
クタ領域、ｐ型ベース領域及びｎ型エミッタ領域からな
る縦型構造のnpn型で構成されている。バイポーラトラ
ンジスタT1は高周波特性で構成され、バイポーラトラン
ジスタT2は高耐圧で構成されている。 ｎ型コレクタ領域は、埋込型のｎ+型半導体領域31B、
ｎ-型ウエル領域34B又はｎ型ウエル領域34B、及びコレ
クタ電位引き上用ｎ+型半導体領域40で構成されてい
る。埋込型のｎ+型半導体領域31Bはｐ-型半導体基板30
とｎ-型エピタキシャル層33との間に設けられている。
この埋込型のｎ+型半導体領域31Bは前記埋込型のｐ+型
半導体領域32に対して自己整合で形成されている。前記
ｎ-型ウエル領域34B、ｎ型ウエル領域34Bの夫々は、真
性コレクタ領域として使用され、ｎ-型エピタキシャル
層33の主面部に設けられている。このｎ-型ウエル領域3
4B、ｎ型ウエル領域34Bの夫々は前記ｐ-型ウエル領域35
に対して自己整合で形成されている。コレクタ電位引上
げ用ｎ+型半導体領域40は、その底面を前記埋込型のｎ+
型半導体領域31Bに接触し、埋込型のｎ+型半導体領域31
Bのコレクタ電位を基板表面に取り出せるように構成さ
れている。 バイポーラトランジスタT1の真性コレクタ領域である
ｎ型ウエル領域34BはバイポーラトランジスタT2のそれ
に比べて高不純物濃度で形成されている。つまり、バイ
ポーラトランジスタT1は、真性コレクタ領域の抵抗値を
小さくすることができるので、高周波特性を高めること
ができる。これに対して、バイポーラトランジスタT2の
真性コレクタ領域であるｎ-型ウエル領域34Bはバイポー
ラトランジスタT1のそれに比べて低不純物濃度で形成さ
れている。つまり、バイポーラトランジスタT2は、真性
コレクタ領域とｐ型ベース領域とのpn接合耐圧を高める
ことができるので、高耐圧化を図ることができる。 ｐ型ベース領域は真性ベース領域として使用されるｐ
型半導体領域42及びグラフトベース領域として使用され
るｐ+型半導体領域49で構成されている。ｐ型半導体領
域42、ｐ+型半導体領域49の夫々は一体に構成され、夫
々ｎ-型ウエル領域34B又はｎ型ウエル領域34Bの主面部
に設けられている。 ｎ型エミッタ領域はｎ+型半導体領域56で構成されて
いる。ｎ+型半導体領域56は前記ｐ型ベース領域の真性
ベース領域であるｐ型半導体領域42の主面部に設けられ
ている。このｎ+型半導体領域56は後述する層間絶縁膜5
4に形成された接続孔（エミッタ開口）55に平面形状を
規定され形成されている。 前記ｎ型コレクタ領域のコレクタ電位引上げ用ｎ+型
半導体領域40には、層間絶縁膜54に形成された接続孔55
を通して配線57が接続されている。同様に、ｐ型ベース
領域のグラフトベース領域であるｐ+型半導体領域49、
ｎ型エミッタ領域であるｎ+型半導体領域56の夫々は層
間絶縁膜54に形成された接続孔55を通して配線57が接続
されている。 前記層間絶縁膜54は例えば酸化珪素膜54A、BPSG（Bor
on-Phospho-Silicate Glass）膜54Bの夫々を順次積層し
た２層構造で構成されている。下層の酸化珪素膜54Aは
上層のBPSG腹54BのＢやＰが下層の素子に漏れることを
防止するために設けられている。酸化珪素膜54Aは例え
ば有機シランガスをソースガスとする、又は無機シラン
ガス及び酸化窒素ガスをソースガスとするCVD法で堆積
する。上層のBPSG膜は、下層の素子と上層の導電層との
絶縁分離を行いかつ表面を平坦化できるように構成され
ている。このBPSG膜は、CVD法で堆積し、デンシファイ
及びリフローが施される。 前記配線57は製造工程における第１層目の配線形成工
程で形成される。この配線57は、遷移金属シリサイド膜
57A、アルミニウム合金膜57B、遷移金属シリサイド腹57
Cの夫々を順次積層した３層構造で構成されている。前
記遷移金属シリサイド膜57A、57Cの夫々としては例えば
MoSi2膜を使用する。また、遷移金属シリサイド膜57A、
57Cの夫々としてはTaSi2膜、TiSi2膜又はWSi2を使用し
てもよい。また、下層の遷移金属シリサイド膜57Aに変
えて遷移金属窒化膜例えばTiN膜を使用してもよい。 前記配線57の下層の遷移金属シリサイド膜57Aは、基
板（珪素）と配線57との接続部分において珪素のエピタ
キシャル層が成長されることを防止し、接続部の抵抗値
を低減できるように構成されている。中層のアルミニウ
ム合金膜57Bは、配線57の主体として構成され、アルミ
ニウムに銅（Cu）及び珪素（Si）を添加している。前記
Cuはマイグレーション現象を低減できる作用がある。前
記Siはアロイスパイク現象を低減できる作用がある。上
層の遷移金属シリサイド膜57Cは、その下層のアルミニ
ウム合金膜57Bの表面に比べて光反射率を低下させるこ
とができる。つまり、上層の遷移金属シリサイド膜57C
は、フォトリソグラフィ技術において、エッチングマス
ク（フォトレジスト膜）の露光時の回折現象を低減し、
エッチングマスクのサイズの変動を低減することができ
るので、配線57の加工精度を向上できるように構成され
ている。また、上層の遷移金属シリサイド膜57Cは中層
のアルミニウム合金膜57Bの表面に発生するアルミヒル
ロックを低減できるように構成されている。 前記配線57の上層には層間絶縁膜58を介在させて配線
60が設けられている。配線60は、この領域においては図
示していないが、層間絶縁膜58に形成された接続孔59を
通して下層の配線57に接続されている。層間絶縁膜58
は、第１図には細詳に示していないが、例えばプラブマ
CVD法で堆積した酸化珪素膜、SOG（Spin On Glass）法
で塗布及びベーク処理を施した酸化珪素膜、プラズマCV
D法で堆積した酸化珪素膜の夫々を順次積層した３層構
造で構成されている。この層間絶縁膜58は主に中層の酸
化珪素膜で表面の平坦化を図るように構成されている。 前記配線60は製造工程における第２層目の配線形成工
程により形成されている。この配線60は、前記配線57と
実質的に同様に、遷移金属シリサイド膜60A、アルミニ
ウム合金膜60B、遷移金属シリサイド膜60Cの夫々を順次
積層した３層構造で構成されている。 前記混在型半導体集積回路装置１のCMOS領域CMOSには
ｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々が配置
されている。 ｎチャネルMISFETQnは素子間分離用絶縁膜36及びｐ型
チャネルストッパ領域37で周囲を囲まれた領域内におい
てｐ-型ウエル領域35の主面に構成されている。素子間
分離用絶縁膜36はｐ-型ウエル領域35の主面を酸化した
酸化珪素膜で形成されている。ｐ型チャネルストッパ領
域37は素子間分離用絶縁膜36下においてｐ-型ウエル領
域35の主面部に設けられている。前記ｐ-型ウエル領域3
5の底部にはそれに接触（接続）された埋込型のｐ+型半
導体領域32が設けられている。この埋込型のｐ+型半導
体領域32は、ｐ-型ウエル領域35の一部として使用さ
れ、ｐ-型ウエル領域35の不純物濃度に比べて高不純物
濃度に設定されている。つまり、埋込型のｐ+型半導体
領域32は、ｐ-型ウエル領域35の底部分の比抵抗値を低
減することができるので、CMOSに特有の寄生サイリスタ
動作を防止できるように構成されている。ｐ-型ウエル
領域35、埋込型のｐ+型半導体領域32、ｐ型チャネルス
トッパ領域37の夫々はバイポーラトランジスタ領域Biの
素子分離領域のｐ-型ウエル領域35、埋込型のｐ+型半導
体領域32、ｐ型チャネルストッパ領域37の夫々と同一層
で形成されている。 前記ｎチャネルMISFETQnは、主にｐ-型ウエル領域3
5、ゲート絶縁膜43、ゲート電極44、ソース領域及びド
レイン領域である一対のｎ型半導体領域45及び一対のｎ
+型半導体領域48で構成されている。 前記ｐ-型ウエル領域35はチャネル形成領域として使
用される。ゲート絶縁膜43はｐ-型ウエル領域35の主面
を酸化して形成した酸化珪素膜で形成されている。ゲー
ト電極44は多結晶珪素膜及びその上層に遷移金属シリサ
イド膜（高融点金属シリサイド膜）を積層した複合膜で
構成されている。このゲート電極44は、前記複合膜に限
定されず、多結晶珪素膜、遷移金属シリサイド膜或は遷
移金属膜（高融点金属膜;Mo,Ti,Ta,W）、又は多結晶珪
素膜の上層に遷移金属シリサイド膜或は遷移金属膜を積
層した複合膜で構成してもよい。ゲート電極44は製造工
程における第１層目のゲート配線形成工程により形成さ
れている。 低不純物濃度のｎ型半導体領域45は高不純物濃度のｎ
+型半導体領域48とチャネル形成領域との間に設けられ
ている。このｎ型半導体領域45はｎチャネルMISFETQnを
所謂LDD（Lightly Doped Drain）構造に構成する。ｎ型
半導体領域45はゲート電極44に対して自己整合で形成さ
れている。高不純物濃度のｎ+型半導体領域48は前記ゲ
ート電極44の側壁にそれに対して自己整合で形成された
サイドウォールスペーサ47に対して自己整合で形成され
ている。サイドウォールスペーサ47は例えば酸化珪素膜
で形成されている。 ｎチャネルMISFETQnのソース領域、ドレイン領域の夫
々であるｎ+型半導体領域48には層間絶縁膜54に形成さ
れた接続孔55を通して配線57が接続されている。配線57
は前記バイポーラトランジスタ領域Biに形成される配線
57と同一層で形成されている。 前記ｐチャネルMISFETQpは素子間分離用絶縁膜36で周
囲を囲まれた領域内においてｎ-型ウエル領域34Aの主面
に構成されている。ｎ-型ウエル領域34Aの底部にはそれ
に接触（接続）された埋込型のｎ+型半導体領域31Aが設
けられている。この埋込型のｎ+型半導体領域31Aは、ｎ
-型ウエル領域34Aの一部として使用され、ｎ-型ウエル
領域34Aの不純物濃度に比べて高不純物濃度に設定され
ている。埋込型のｐ+型半導体領域32と同様に、埋込型
のｎ+型半導体領域31Aは、ｎ-型ウエル領域34Aの底部分
の比抵抗値を低減し、寄生サイリスタ動作を防止できる
ように構成されている。ｎ-型ウエル領域34A、埋込型の
ｎ+型半導体領域31Aの夫々はバイポーラトランジスタ領
域Biのｎ-型ウエル領域（真性コレクタ領域）34B、埋込
型のｎ+型半導体領域（埋込型コレクタ領域）31Bの夫々
と実質的に同一層で形成されている。前記埋込型のｎ+
型半導体領域31Aは、バイポーラトランジスタ領域Biの
埋込型のｎ+型半導体領域31Bに比べて、基板の深さ方向
のサイズが大きく構成されている。つまり、埋込型のｎ
+型半導体領域31Aは、それを形成するｎ型不純物（本実
施例の場合、Ｐ）をｎ-型ウエル領域34A側に積極的にわ
き上がらせている。この結果、ｐチャネルMISFETQpが形
成されるｎ-型ウエル領域34Aの表面からの深さ（埋込型
のｎ+型半導体領域31Aまでの深さ）は、前記バイポーラ
トランジスタ領域Biのｎ-型ウエル領域34Bの深さに比べ
て浅く構成される。 ｐチャネルMISFETQpは、主にｎ-型ウエル領域（チャ
ネル形成領域）34A、ゲート絶縁膜43、ゲート電極44、
ソース領域及びドレイン領域である一対のｐ型半導体領
域46及び一対のｐ+型半導体領域49で構成されている。
ｐチャネルMISFETQpは前記ｎチャネルMISFETQnと同様に
LDD構造で構成されている。 前記ｐチャネルMISFETQpが形成される前記ｎ-型ウエ
ル領域34Aは前述のように浅い深さで構成され、このｎ-
型ウエル領域34Aはその表面からｐチャネルMISFETQpの
ｐ+型半導体領域49の接合深さ（xj）の２倍までの深さ
の領域が前記バイポーラトランジスタ領域Biのｎ-型ウ
エル領域34Bに比べて高不純物濃度で構成される。この
ｎ-型ウエル領域34Aの不純物濃度は下層の埋込型のｎ+
型半導体領域31Aのｎ型不純物のわき上がりにより高め
られている。ｎ-型ウエル領域34Aの前記表面から接合深
さの２倍の深さまでの領域は、ｐチャネルMISFETQpのｐ
+型半導体領域49とｎ-型ウエル領域34Aとのpn接合部か
らｎ-型ウエル領域34A側に形成される空乏領域が伸びる
領域であり、パンチスルーが発生する領域である。本実
施例の混在型半導体集積回路装置１は表面の約0.2［μ
ｍ］の領域から〜約0.8［μｍ］の深い領域の範囲にお
いてパンチスルーが発生する領域であるので、ｎ-型ウ
エル領域34Aは前記範囲においてｎ-型ウエル領域34Bの
同一領域の不純物濃度に比べて高い不純物濃度で構成さ
れている。なお、前記ｐチャネルMISFETQpのｐ+型半導
体領域49の接合深さは本実施例の場合約0.5［μｍ］で
構成されている。 前記ｐチャネルMISFETQpのソース領域、ドレイン領域
の夫々であるｐ+型半導体領域49には層間絶縁膜54に形
成された接続孔55を通して配線57が接続されている。 このように、（請求項13一手段８）ｎ-型ウエル領域
（真性コレクタ領域）34B、埋込型のｎ+型半導体領域
（埋込型コレクタ領域）31Bの夫々を基体の深さ方向に
順次配置したバイポーラトランジスタＴ（T1,T2）と、
前記ｎ-型ウエル領域34B、埋込型のｎ+型半導体領域31B
の夫々と同一層でかつ同一導電型で形成されるｎ-型ウ
エル領域34A、埋込型のｎ+型半導体領域31Aの夫々を基
体の深さ方向に順次配置した領域に形成されるｐチャネ
ルMISFETQpとを有する混在型半導体集積回路装置１にお
いて、前記ｐチャネルMISFETQpを形成するｎ-型ウエル
領域34Aの基体表面からの深さを、前記バイポーラトラ
ンジスタＴのｎ-型ウエル領域（真性コレクタ領域）34B
の基体表面からの深さに比べて浅く構成する。この構成
により、前記ｐチャネルMISFETQpを形成する領域のｎ-
型ウエル領域34Aを浅くし、このｎ-型ウエル領域34Aに
比べて高不純物濃度の埋込型のｎ+型半導体領域31Aの基
体表面からの深さを浅くすることができるので、ｎ-型
ウエル領域34Aの表面側の不純物濃度を高めて前記ｐチ
ャネルMISFETQpのパンチスルーを低減し（又は短チャネ
ル効果を低減し）、ｐチャネルMISFETQpの高集積化を図
ることができると共に、前記バイポーラトランジスタＴ
の真性コレクタ領域であるｎ-型ウエル領域34Bを深く
し、このｎ-型ウエル領域34Bの主面部に形成されるｐ型
ベース領域（ｐ型半導体領域42、ｐ+型半導体領域49）
と埋込型のｎ+型半導体領域31Bとを離隔することができ
るので、ｐ型ベース領域とｎ型コレクタ領域とのpn接合
耐圧を向上し、バイポーラトランジスタＴの高耐圧化を
図ることができる。 また、前記ｐチャネルMISFETQpは、パンチスルーを低
減するためにｎ-型ウエル領域（チャネル形成領域）34A
の主面部に高濃度でｎ型不純物を導入（カウンタードー
プ）することがないので、不純物散乱効果を低減し、ソ
ース−ドレイン間電流量Idsを増加することができるの
で、動作速度の高速化を図ることができる。 前記混在型半導体集積回路装置１のDRAMのメモリセル
アレイMAには、第１図及び第10図（要部平面図）に示す
ように、メモリセルＭが行列状に複数配置されている。 メモリセルＭのメモリセル選択用MISFETQsは、第１
図、第10図及び第11図（所定の製造工程における要部平
面図）に示すように、素子間分離用絶縁膜36及びｐ型チ
ャネルストッパ領域37で周囲を囲まれた領域内において
ｐ-型ウエル領域35の主面部に構成されている。ｐ-型ウ
エル領域35の底部には、前記ｎチャネルMISFETQnが形成
されたｐ-型ウエル領域35と同様に、埋込型のｐ+型半導
体領域32が設けられている。 前記メモリセル選択用MISFETQsは、主にｐ-型ウエル
領域（チャネル形成領域）35、ゲート絶縁膜43、ゲート
電極44、ソース領域及びドレイン領域である一対のｎ型
半導体領域45で構成されている。このメモリセル選択用
MISFETQsは、ソース領域及びドレイン領域部分を除き、
前記ｎチャネルMISFETQnと実質的に同一構造で構成され
ている。メモリセル選択用MISFETQsのソース領域及びド
レイン領域であるｎ型半導体領域45は1014［atoms/c
m2］以下のｎ型不純物（例えばAs）をイオン打込法で導
入することにより形成されている。つまり、ｎ型半導体
領域45は、ｎ型不純物の導入による結晶欠陥数を低減
し、かつ導入後の熱処理で前記結晶欠陥を充分に回復
し、pn接合部でのリーク電流量すなわち情報蓄積用容量
素子Ｃの情報となる電荷のリーク量を低減するように構
成されている。このｎ型半導体領域45は低不純物濃度で
形成されているので、メモリセル選択用MISFETQsはｎチ
ャネルMISFETQnと同様にLDD構造で構成される。 前記ゲート電極44は第10図及び第11図に示すように行
方向に延在するワード線（WL）44と一体に構成されてい
る。つまり、前記ゲート電極44、ワード線44の夫々は同
一導電層で形成されている。ワード線44は行方向に配置
された複数のメモリセルＭのメモリセル選択用MISFETQs
の夫々のゲート電極44を接続するように構成されてい
る。 前記メモリセル選択用MISFETQsのゲート電極44のゲー
ト長寸法はワード線44の幅寸法に比べて太く構成されて
いる。例えば、ゲート電極44のゲート長寸法は1.0［μ
ｍ］に対してワード線44の幅寸法は0.6［μｍ］で構成
されている。本実施例の混在型半導体集積回路装置１は
最小加工寸法を0.6［μｍ］としている。 前記メモリセル選択用MISFETQsの一方（相補性データ
線の接続側）のｎ型半導体領域45には層間絶縁膜54に形
成された接続孔55を通して相補性データ線（DL）57が接
続されている。この一方のｎ型半導体領域45と相補性デ
ータ線57とはｎ+型半導体領域56を介在させて接続され
ている。このｎ+型半導体領域56、一方のｎ型半導体領
域45の夫々は一体に構成されている。ｎ+型半導体領域5
6は、接続孔55に規定された領域内において、ｐ-型ウエ
ル領域35の主面部にｎ型不純物を導入することにより形
成されている。このｎ+型半導体領域56は、前記接続孔5
5、素子間分離用絶縁膜36の夫々が製造工程におけるマ
スク合せずれを生じても、相補性データ線57とｐ-型ウ
エル領域35とが短絡しないように構成されている。ま
た、ｎ+型半導体領域56は相補性データ線57、一方のｎ
型半導体領域45の夫々の接続抵抗値を低減することがで
きる。 また、前記メモリセル選択用MISFETQsの他方（情報蓄
積用容量素子Ｃの接続側）のｎ型半導体領域45は後述す
る情報蓄積用容量素子Ｃの下層電極層51と接続され、両
者の接続にはｎ+型半導体領域51Aを介在させている。こ
のｎ+型半導体領域51Aは他方のｎ型半導体領域45と一体
に構成されている。ｎ+型半導体領域51Aは、前記下層電
極層51を接続する接続孔50に規定された領域内におい
て、前記下層電極層51に導入されたｎ型不純物をｐ-型
ウエル領域35の主面部に拡散することにより形成されて
いる。このｎ+型半導体領域51Aは他方のｎ型半導体領域
45と下層電極層51との接続抵抗値を低減できるように構
成されている。また、ｎ+型半導体領域51Aは、他方のｎ
型半導体領域45とｐ-型ウエル領域35とのpn接合部に付
加される寄生容量を増加し、情報蓄積用容量素子Ｃの電
荷蓄積量を増加できるように構成されている。 前記メモリセル選択用MISFETQsのゲート電極44の上層
には符号を付けない絶縁膜（酸化珪素膜）が設けられ、
この絶縁膜、ゲート電極44の夫々の側壁にはサイドウォ
ールスペーサ47が設けられている。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第１
図、第10図及び第12図（所定の製造工程における要部平
面図）に示すように、主に下層電極層51、誘電体膜52、
上層電極層53の夫々を順次積層して構成されている。つ
まり、情報蓄積用容量素子Ｃは所謂スタックド構造（積
層型:STC）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電
極層51の一部（中央部分）はメモリセル選択用MISFETQs
の他方のｎ型半導体領域45に接続されている。この接続
は図示しない層間絶縁膜に形成された接続孔及びサイド
ウォールスペーサ47で規定された接続孔50を通して行わ
れている。接続孔50の列方向の開口サイズはメモリセル
選択用MISFETQsのゲート電極44、それに隣接するワード
線44の夫々の離隔寸法で規定されている。 前記スタックド構造の情報蓄積用容量素子Ｃの下層電
極層51は例えばCVD法で堆積した多結晶珪素膜で形成
し、この多結晶珪素膜には抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入されている。下層電極層51
は、下地の段差形状を利用し、かつ側壁を利用してスタ
ックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を増加
するために、例えば200〜400［nm］程度の比較的厚い膜
厚で形成されている。この下層電極層51は製造工程にお
ける第２層目のゲート配線形成工程により形成される。
前記下層電極層51の平面形状は、第10図及び第12図に示
すように、相補性データ線57が延在する列方向に長い長
方形状で構成されている。 前記下層電極層51には、第12図に示すように、前記ｎ
型半導体領域45と相補性データ線57との接続側に平面方
形状に形成された領域から平面方向に突出する補正パタ
ーン51Aが設けられている。下層電極層51を加工するエ
ッチンダマスク（フォトレジスト膜）は、前記接続領域
において下層電極層51間隔が広い領域で発生する回折現
象によりサイズが縮小されてしまう。このため、下層電
極層51のサイズが所定の設定値よりも小さくなるので、
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量が
低下する。そこで、補正パターン51Aは、予じめサイズ
の縮小分を見込んで下層電極層51のサイズを大きくする
ように構成されている。補正パターン51Aは、レイアウ
ト的に下層電極層51間に余裕がある前記接続側に配置さ
れているが、これに限定されず、前述の位置と反対側に
配置してもよい。なお、現実の下層電極層51の平面形状
は方形状の角部分がかなり落ちるので、全体的にまるみ
を有するように形成される。 誘電体膜52は、基本的には下層電極層（多結晶珪素
膜）51の上層（表面上）にCVD法で堆積させた窒化珪素
膜、この窒化珪素膜を高圧で酸化した酸化珪素膜を積層
した２層構造で構成されている。実際には、誘電体膜52
は、下層電極層51である多結晶珪素膜の表面に自然酸化
珪素膜（５［nm］未満の非常に薄い膜厚なので図示しな
い）が形成されるので、自然酸化珪素膜、窒化珪素膜、
酸化珪素膜の夫々を順次積層した３層構造で構成されて
いる。前記誘電体膜34の下層の窒化珪素膜は、CVD法で
堆積されるので、下地の下層電極層51の結晶状態や段差
形状に影響されず、下地に対して独立なプロセス条件で
形成することができる。つまり、窒化珪素膜は、下層電
極層51の表面を窒化して形成した窒化珪素膜に比べて、
絶縁耐圧が高く、単位面積当りの欠陥数が少ないので、
リーク電流が非常に少ない。しかも、窒化珪素膜は酸化
珪素膜に比べて誘電率が高い特徴がある。上層の一酸化
珪素膜は、非常に良質な膜で形成することができるの
で、前記窒化珪素膜の前記特性をさらに向上させること
ができる。また、後に詳述するが、酸化珪素膜は、高圧
酸化（1.5〜10［toll］）で形成されるので、常圧酸化
に比べて短い酸化時間つまり熱処理時間で形成すること
ができる。 誘電体膜52は、下層電極層51の上面及び側壁に沿って
設けられており、下層電極層51の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜52の面積の増加は
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を
向上することができる。この誘電体膜52の平面形状は上
層電極層53の平面形状で規定され、実質的に上層電極層
53と同一形状で構成されている。 前記上層電極層53は誘電体膜52を介在させて下層電極
層51を覆うようにその上部に設けられている。上層電極
層53は隣接する他のメモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃの上層電極層53と一体に構成されて
いる。上層電極層53には電源電圧1/2Vccが印加されてい
る。上層電極層53は例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物が導入されている。この上層電極層53は製造
工程における第３層目のゲート配線形成工程により形成
される。上層電極層53は例えば前記下層電極層51とほぼ
同等の膜厚で形成されている。 前記メモリセルＭは第10図、第11図及び第12図に示す
ように列方向に隣接する他の１個のメモリセルＭと接続
されている。つまり、列方向に隣接する２個のメモリセ
ルＭは、夫々のメモリセル選択用MISFETQsの一方のｎ型
半導体領域45を一体に構成し、その部分を中心に反転パ
ターンで構成されている。この２個のメモリセルＭは行
方向に配置され、この２個のメモリセルＭと行方向に隣
接する他の２個のメモリセルＭとは列方向に２分の１ピ
ッチずれて配置されている。 前記相補性データ線57は前記スタックド構造の情報蓄
積用容量素子Ｃの上層電極層53上に層間絶縁膜54を介在
させて配置されている。相補性データ線57は前記配線57
と同一層で形成されている。この相補性データ線57上に
は層間絶縁膜58を介在させてシャント用ワード線（WL）
60を配置している。シャント用ワード線60は、図示しな
いが、数十〜数百個のメモリセルＭ毎に相当する所定領
域において、ワード線（WL）44に接続されている。ワー
ド線44はメモリセルアレイMAにおいて延在方向に複数個
に分割されており、シャント用ワード線60は前記分割さ
れた複数個の夫々のワード線44に接続されている。シャ
ント用ワード線60は、ワード線44の抵抗値を低減し、情
報書込み動作、情報読出し動作の夫々においてメモリセ
ルＭの選択速度を速くできるように構成されている。こ
のシャント用ワード線60は前記配線60と同一導電層で形
成される。 前記混在型半導体集積回路装置１の入力部INには、第
１図に示すように、前述の第８図に示す静電気破壊防止
回路Ｉが配置されている。この静電気破壊防止回路Ｉの
クランプ用MISFETQcは、第１図、第13図（入力部の具体
的な要部平面図）及び第14図（第13図のX IV-X IV切断
線で切った断面図）に示すように、素子間分離用絶縁膜
36及びｐ型チャネルストッパ領域37で周囲を規定された
領域内においてｐ-型ウエル領域35の主面に設けられて
いる。このｐ-型ウエル領域35の下部には埋込型のｐ+型
半導体領域32が設けられている。クランプ用MISFETQc
は、主にｐ-型ウエル領域35（チャネル形成領域）、ゲ
ート絶縁膜43、ゲート電極44、ソース領域及びドレイン
領域であるｎ+型半導体領域40で構成されている。 このクランプ用MISFETQcは基本的には前述のｎチャネ
ルMISFETQnとほぼ同一構造で構成されている。つまり、
クランプ用MISFETQcはｐ-型ウエル領域35、ゲート絶縁
膜43、ゲート電極44の夫々をｎチャネルMISFETQnのそれ
と同一層（同一製造工程）で構成している。また、クラ
ンプ用MISFETQcのドレイン領域、ソース領域の夫々であ
るｎ+型半導体領域40は前述のバイポーラトランジスタT
1,T2の夫々のｎ型コレクタ領域であるコレクタ電位引上
げ用ｎ+型半導体領域40と同一層（同一製造工程）で構
成されている。このクランプ用MISFETQcのｎ+型半導体
領域40の底部はバイポーラトランジスタＴのコレクタ電
位引上げ用ｎ+型半導体領域40の底部と同様に埋込型の
ｐ+型半導体領域32に接触させている。この入力部INに
設けられた埋込型のｐ+型半導体領域32はバイポーラト
ランジスタＴの周囲を囲む素子分離領域の埋込型のｐ+
型半導体領域32と同一層（同一製造工程）で構成されて
いる。前記バイポーラトランジスタＴのコレクタ電位引
上げ用ｎ+型半導体領域40は埋込型のｎ+型半導体領域
（埋込コレクタ領域）31Bからコレクタ電流を引き上げ
る目的でそれと接触する深い接合深さで形成され、この
埋込型のｎ+型半導体領域31Bと実質的に同等の深さに埋
込型のｐ+型半導体領域32が形成されるので、前記クラ
ンプ用MISFETQcのｎ+型半導体領域40の底部は埋込型の
ｐ+型半導体領域32に簡単に接触させることができる。 クランプ用MISFETQcのドレイン領域であるｎ+型半導
体領域40は、ｎ+型半導体領域48、配線57の夫々を介在
させて入力信号用外部端子BPとして使用される配線60に
接続されている。一方、クランプ用MISFETQcのソース領
域であるｎ+型半導体領域40、ゲート電極44の夫々は配
線57（ゲート電極44個は図示しない）を介在させて基準
電位Vssに接続されている。 クランプ用MISFETQcのゲート絶縁膜43のゲート長方向
の端部は、第１図に示すように、前記ゲート絶縁膜43に
比べて厚い膜厚の絶縁膜41が設けられている。絶縁膜41
はソース領域、ドレイン領域の夫々であるｎ+型半導体
領域40の主面を酸化した酸化珪素膜で形成されている。
この絶縁膜41は、ゲート電極44とドレイン領域であるｎ
+型半導体領域40との間に発生するミラー容量を低減す
ることができる。また、クランプ用MISFETQcは、ソース
領域、ドレイン領域の夫々であるｎ+型半導体領域40に
対して絶縁膜41が自己整合で形成され、この絶縁膜41と
ゲート電極44とが重合しても、絶縁膜41でゲート長寸法
を規定された領域内においてゲート電極44は機能するの
で、このゲート電極44に対してｎ+型半導体領域40を自
己整合で形成している。 静電気破壊防止回路Ｉの保護抵抗素子Ｒは主に前記ｎ
+型半導体領域48で構成されている。この保護抵抗素子
Ｒであるｎ+型半導体領域48は接続孔55を通して一端側
を前記入力信号用外部端子BPに接続される配線57に接続
している。また、このｎ+型半導体領域48の他端側はク
ランプ用MISFETQcのドレイン領域であるｎ+型半導体領
域40に接続（一体化）されている。この保護抵抗素子Ｒ
であるｎ+型半導体領域48は前記ｎチャネルMISFETQnの
ソース領域及びドレイン領域であるｎ+型半導体領域48
と同一層（同一製造工程）で構成されている。保護抵抗
素子Ｒであるｎ+型半導体領域48は前記クランプ用MISFE
TQcのｎ+型半導体領域40に比べて浅い接合深さで形成さ
れる。保護抵抗素子Ｒであるｎ+型半導体領域48の一端
側つまり配線57との接続部分はｎ-型ウエル領域34Bの主
面部に設けられている。つまり、このｎ+型半導体領域4
8の一端側は同一導電型でかつそれに比べて低不純物濃
度のｎ-型ウエル領域34Bを介在させてその下部に配置さ
れた埋込型のｐ+型半導体領域32と接触している。保護
低抗素子Ｒであるｎ+型半導体領域48の他端側つまりク
ランプ用MISFETQcのドレイン領域であるｎ+型半導体領
域40との接続部分はｐ-型ウエル領域35の主面部に設け
られている。 静電気破壊防止回路Ｉのダイオード素子Ｄ1は前記保
護抵抗素子Ｒであるｎ+型半導体領域48とｐ-型ウエル領
域35とのpn接合部に寄生的に形成される。このダイオー
ド素子Ｄ1は、高不純物濃度のｎ+型半導体領域48と低不
純物濃度のｐ-型ウエル領域35とのpn接合で形成される
ので、高い接合耐圧（ブレークダウン電圧）で構成され
る。本実施例のダイオード素子Ｄ1は約20［Ｖ］程度の
接合耐圧を有する。 ダイオード素子Ｄ2は前記クランプ用MISFETQcのドレ
イン領域であるｎ+型半導体領域40と埋込型のｐ+型半導
体領域32とのpn接合部に寄生的に形成される。このダイ
オード素子Ｄ2は、高不純物濃度のｎ+型半導体領域40と
高不純物濃度の埋込型のｐ+型半導体領域32とのpn接合
で形成されるので、低い接合耐圧で構成される。ダイオ
ード素子Ｄ2は約15［Ｖ］程度の接合耐圧を有する。 ダイオード素子Ｄ3は保護抵抗素子Ｒであるｎ+型半導
体領域48に接続されたｎ-型ウエル領域34Bと埋込型のｐ
+型半導体領域32とのpn接合部に寄生的に形成される。
このダイオード素子Ｄ3は、低不純物濃度のｎ-型ウエル
領域34Bと高不純物濃度の埋込型のｐ+型半導体領域32と
のpn接合で形成されるので、前記ダイオード素子Ｄ1に
比べてさらに高い接合耐圧で構成される。ダイオード素
子Ｄ3は約25［Ｖ］程度の接合耐圧を有する。 この静電気破壊防止回路Ｉは、入力信号用外部端子側
から入力段回路Cinに向ってダイオード素子Ｄ3、Ｄ1、
Ｄ2の夫々を順次配置し、段階的に接合耐圧を小さくし
ている。クランプ用MISFETQcのゲート絶縁膜44は本実施
例において18〜22［nm］程度の膜厚の酸化珪素膜で形成
され、ゲート絶縁膜44の絶縁耐圧が約19［Ｖ］程度であ
るので、この絶縁耐圧に比べて前記ダイオード素子Ｄ2
の接合耐圧は小さく設定されている。 また、前記入力信号用外部端子BPに接続される配線57
と保護抵抗素子Ｒであるｎ+型半導体領域48との接続部
分の近傍には静電気破壊防止回路Ｉのダイオード素子Ｄ
4が配置されている。このダイオード素子Ｄ4は主にｎ+
型半導体領域40とその底部に接触された埋込型のｐ+型
半導体領域32とのpn接合部に寄生的に形成される。この
ダイオード素子Ｄ4のカソード領域であるｎ+型半導体領
域40は配線57を通して電源電圧Vccに接続されている。 このように、（７−５）入力信号用外部端子BPとそれ
に直接々続される入力段回路Cinとの間に静電気破壊防
止回路Ｉを有する、混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体中に埋込まれた
前記バイポーラトランジスタＴの素子分離領域と同一層
で形成された埋込型の高不純物濃度のｐ+型半導体領域3
2、及び前記基体の主面部に前記埋込型のｐ+型半導体領
域32に底面を接触させて設けられたｐチャネルMISFETQp
のｎ-型ウエル領域34Bと同一層で形成された低不純物濃
度のｎ-型ウエル領域34Bで形成されたダイオード素子Ｄ
3と、基体の主面部にｎチャネルMISFETQnのｐ-型ウエル
領域35と同一層で形成された低不純物濃度のｐ-型ウエ
ル領域35、及びこのｐ-型ウエル領域35の主面部に前記
ｎチャネルMISFETQnのソース領域及びドレイン領域であ
るｎ+型半導体領域48と同一層で形成された高不純物濃
度のｎ+型半導体領域48で構成されたダイオード素子Ｄ1
と、前記基体中に埋込まれた埋込型の高不純物濃度のｐ
+型半導体領域32、及び前記基体の主面部に前記埋込型
のｐ+型半導体領域32に底面を接触させて設けられた前
記バイポーラトランジスタＴのコレクタ電位引上げ用ｎ
+型半導体領域40と同一層で形成された高不純物濃度の
ｎ+型半導体領域40で形成されたダイオード素子Ｄ2と
を、前記入力信号用外部端子BPから入力段回路Cinに向
って順次並列に配列して構成する。この構成により、前
記入力信号用外部端子BPに入力される過大電流を前記ダ
イオード素子Ｄ3、Ｄ1、Ｄ2の夫々で段階的に低減し、
しかも前記ダイオード素子Ｄ2のpn接合耐圧を入力段回
路Cinのゲート絶縁膜43の静電気破壊耐圧に比べて低く
することができるので、入力段回路Cinの静電気破壊を
防止し、混在型半導体集積回路装置１の静電気破壊耐圧
を向上することができる。また、前記静電気破壊防止回
路Ｉのダイオード素子Ｄ1〜Ｄ3の夫々の形成工程をバイ
ポーラトランジスタＴ、ｎチャネルMISFETQn、ｐチャネ
ルMISFETQpの夫々を形成する工程で兼用することができ
るので、この静電気破壊防止回路Ｉを形成する工程に相
当する分、混在型半導体集積回路装置１の製造工程数を
低減することができる。 また、前記静電気破壊防止回路Ｉのクランプ用MISFET
Qcのソース領域、ドレイン領域の夫々一を前記ダイオー
ド素子Ｄ2のカソード領域側と同一層のｎ+型半導体領域
40で構成する。この構成により、前記ソース領域、ドレ
イン領域の夫々であるｎ+型半導体領域40間の離隔寸法
を不純物導入マスクで規定することができるので、クラ
ンプ用MISFETQcのチャネル長寸法のばらつきを低減する
ことができる。 また、前記クランプ用MISFETQcのゲート電極44のゲー
ト長方向の端部にゲート絶縁膜43に比べて厚い膜厚の絶
縁膜41を設ける。この構成により、クランプ用MISFETQc
のゲート電極44とドレイン領域であるｎ+型半導体領域4
0との間に生じるミラー容量を低減することができるの
で、入力信号の伝達速度を速め、混在型半導体集積回路
装置１の動作速度の高速化を図ることができる。 また、図示しないが、第９図に示す出力部の静電気破
壊防止回路IIのダイオード素子Ｄ5は、前記入力部INの
静電気破壊防止回路Ｉのダイオード素子Ｄ2と実質的に
同一構造で構成される。つまり、ダイオード素子Ｄ
5は、ｎ+型半導体領域40と埋込型のｐ+型半導体領域32
とのpn接合部に寄生的に構成される。このダイオード素
子Ｄ5のカソード領域であるｎ+型半導体領域40は、出力
段回路Coutのプッシュブル回路のｎチャネルMISFETの出
力信号用外部端子BPに接続される側のソース領域、ドレ
イン領域の夫々である。 次に、前述の混在型半導体集積回路装置１の具体的な
製造方法について、第15図乃至第31図（各製造工程毎に
示す要部断面図）を用いて簡単に説明する。
バイポーラトランジスタ及び相補型MISFET（CMOS）を同
一半導体基板上に集積化した混在型半導体集積回路装置
に適用して有効な技術に関するものである。 〔従来の技術〕 バイポーラトランジスタ及び相補型MISFETを同一半導
体基板上に集積する混在型半導体集積回路装置の開発が
行われている。この種の混在型半導体集積回路装置は外
部端子（ボンディングパッド）と入力段回路との間に静
電気破壊防止回路を挿入している。 静電気破壊防止回路は、通常、抵抗素子とクランプ用
MISFETとで構成されている。抵抗素子はＰ型半導体基板
（実際にはウエル領域）の主面部に形成されたｎ型半導
体領域（拡散層抵抗）で構成されている。抵抗素子は、
一端側が外部端子に直接々続され、他端側がクランプ用
MISFETのドレイン領域を介在させて入力段回路に接続さ
れている。抵抗素子は外部端子に入力される静電気破壊
を生じる過大電流（過渡電流）をなまらせ或はブレーク
ダウン（可逆性破壊）により半導体基板側に吸収するよ
うに構成されている。後者のブレークダウンは前記抵抗
素子であるｎ型半導体領域とｐ型半導体基板とのpn接合
部で形成されるダーイオード素子で行われる。クランプ
用MISFETはｎチャネルで構成され、そのドレイン領域は
前記抵抗素子の他端側に一体に構成されている。クラン
プ用MISFETのソース領域、ゲート電極の夫々は基準電位
例えば０［Ｖ］に接続されている。クランプ用MISFETは
サーフェイスブレークダウン或はツェナブレークダウン
によって前記抵抗素子を通過した過大電流を半導体基板
側に吸収するように構成されている。クランプ用MISFET
の前述の夫々のブレークダウン電圧（接合耐圧）は入力
段回路の相補型MISFETのゲート絶縁膜の絶縁耐圧に比べ
て低く構成されている。 このように構成される静電気破壊防止回路は、外部端
子に入力される過大電流を前記抵抗素子でなまらせかつ
クランプ用MISFETでクランプし、入力段回路のゲート絶
縁膜の破壊（静電気破壊）を防止できるように構成され
ている。また、前記静電気破壊防止回路は、抵抗素子、
クランプ用MISFETの夫々を内部回路等のMISFETと同一製
造工程で形成することができるので、混在型半導体集積
回路装置の製造工程数を低減することができる特徴があ
る。 公知技術ではないが、本発明者が開発中の混在型半導
体集積回路装置は、比例縮小則に従い高集積化がなさ
れ、0.8［μｍ］製造プロセスを採用している。0.8［μ
ｍ］製造プロセスは、最小加工寸法例えばMISFETのゲー
ト電極のゲート長寸法や配線の幅寸法が0.8［μｍ］で
形成できる製造プロセスである。このような製造プロセ
スを採用すると、内部回路や入力段回路のMISFETのゲー
ト絶縁膜は前述の比例縮小則に従い約20［nm］程度の薄
膜で形成される。この薄膜化されたゲート絶縁膜の絶縁
耐圧は約19［Ｖ］程度である。一方、静電気破壊防止回
路の抵抗素子やクランプ用MISFETのドレイン領域等を形
成するｎ型半導体領域やｐ型半導体基板の不純物濃度
は、寄生容量の増加を低減したり、製造工程数を増加す
る等のために、比例縮小則に反して高くしていない。こ
れは、抵抗素子やクランプ用MISFETのドレイン領域（高
不純物濃度）と半導体基板（低不純物濃度）とのpn接合
耐圧（ブレークダウン電圧）が高集積化に従って実質的
に変化していないことを意味する。このpn接合耐圧は約
20［Ｖ］程度である。つまり、入力段回路の相補型MISF
ETのゲート絶縁膜の絶縁耐圧が静電気破壊防止回路の抵
抗素子やクランプ用MISFETの接合耐圧に比べて小さくな
る。このため、外部端子に過大電流が入力した場合、静
電気破壊防止回路で過大電流を吸収する前に入力段回路
が静電気破壊を生じるという事実が多発した。 そこで、本発明者は、先に出願した特願昭63-136100
号に記載される技術を採用し、混在型半導体集積回路装
置の静電気破壊耐圧を向上している。この技術は、静電
気破壊防止回路の抵抗素子、クランプ用MISFETのドレイ
ン領域の夫々を高不純物濃度のｎ型半導体領域で構成
し、このｎ型半導体領域の底面を高不純物濃度の埋込型
のｐ型半導体領域に接触させる技術である。前記高不純
物濃度のｎ型半導体領域は、縦型構造のnpn型バイポー
ラトランジスタの埋込型コレクタ領域から半導体基板の
表面にコレクタ電位を引き上げるコレクタ電位引上用半
導体領域と同一製造工程で形成されている。また、前記
高不純物濃度の埋込型のｐ型半導体領域は、前記バイポ
ーラトランジスタの周囲を規定する素子分離領域の埋込
型のｐ型半導体領域と同一製造工程で形成されている。
つまり、この静電気破壊防止回路は、前記高不純物濃度
のｎ型半導体領域及び高不純物濃度のｐ型半導体領域で
ダイオード素子を構成し、pn接合耐圧（ブレークダウン
電圧）を低くしている。このpn接合耐圧は約10〜16
［Ｖ］程度である。したがって、本発明者が開発中の混
在型半導体集積回路装置に搭載された静電気破壊防止回
路は、入力段回路の静電気破壊が生じる前に、過大電流
を半導体基板側に吸収することができるので、静電気破
壊耐圧を向上することができる。 〔発明が解決しようとする課題〕 本発明者は、前述の開発中の混在型半導体集積回路装
置の静電気破壊試験の結果、次の新たなる問題点が生じ
ることを見出した。 前記静電気破壊防止回路は、静電気破壊を生じる過大
電流を前記ダイオード素子で吸収することができ、入力
段回路の静電気破壊を防止することができた。ところ
が、前記過大電流が前記ダイオード素子に集中するの
で、このダイオード素子つまりpn接合部が熱破壊（永久
破壊）を生じる。このため、静電気破壊防止回路の静電
気破壊耐圧で混在型半導体集積回路装置の静電気破壊耐
圧が律則され、この静電気破壊耐圧が低下するという問
題点があった。 本発明の目的は、下記のとおりである。 （１） 静電気破壊防止回路を有する混在型半導体集積
回路装置の静電気破壊耐圧を向上することが可能な技術
を提供することにある。 （２） 前記（１）の目的を達成すると共に、前記混在
型半導体集積回路装置の製造工程数を低減することが可
能な技術を提供することにある。 （３） 前記混在型半導体集積回路装置の電気的信頼性
を向上することが可能な技術を提供することにある。 （４） 前記混在型半導体集積回路装置の動作速度の高
速化を図ることが可能な技術を提供することにある。 （５） 前記混在型半導体集積回路装置の集積度を向上
することが可能な技術を提供することにある。 （６） 前記混在型半導体集積回路装置のバイポーラト
ランジスタの高耐圧化を図ることが可能な技術を提供す
ることにある。 （７） 前記混在型半導体集積回路装置の低消費電力化
を図ることが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 半導体基板の主面に形成され、夫々がMISFETと前記MI
SFETのゲート電極上に延在して設けられた容量素子とを
含む複数のメモリセルと、前記MISFETのソース領域及び
ドレイン領域の一方に連結されたデータ線と、前記半導
体基板の主面上に形成された第１絶縁膜とを有する半導
体集積回路装置において、前記容量素子は、前記MISFET
のソース領域或いはドレイン領域の他方に連結された第
１電極と、前記第１電極上に形成された第２電極と、前
記第１電極と前記第２電極との間に形成された誘電体膜
とを有し、前記容量素子の第２電極と前記データ線と
は、平面的に重なる部分を有し、前記第１絶縁膜は、前
記容量素子の第２電極と前記データ線の重なる部分の間
に形成され、前記データ線の幅が、前記容量素子の第２
電極と前記データ線間の第１絶縁膜の厚さよりも小さく
構成する。 〔作用〕 上述した手段（１）によれば、前記エミッタ領域の横
方向の拡散量がヒ素に比べて大きく、前記配線の形成前
に行われる前洗浄でエミッタ開口のサイズが増加して
も、前記ベース領域と前記配線との短絡を防止すること
ができるので、半導体集積回路装置の電気的信頼性を向
上することができると共に、前記エミッタ領域の横方
向、縦方向の夫々の拡散量がリンに比べて小さく、前記
エミッタ領域、ベース領域、コレクタ領域の夫々の接合
深さを浅くすることができるので、前記エミッタ領域、
コレクタ領域の夫々の間の電流の走行距離を短くし、半
導体集積回路装置の動作速度の高速化を図ることができ
る。また、前記エミッタ領域とベース領域との間、ベー
ス領域とコレクタ領域との間の夫々のpn接合面積を低減
し、寄生容量を低減することができるので、より半導体
集積回路装置の動作速度の高速化を図ることができる。
また、前記エミッタ領域、ベース領域、コレクタ領域の
夫々の接合深さを浅くし、バイポーラトランジスタの占
有面積を縮小することができるので、半導体集積回路装
置の集積度を向上することができる。 上述した手段（２）によれば、前記バイポーラトラン
ジスタのエミッタ領域、バリアメタル層、配線の夫々を
形成する工程をMISFETのソース領域及びドレイン領域、
バリアメタル層、配線の夫々を形成する工程で兼用する
ことができるので、半導体集積回路装置の製造工程数を
低減することができると共に、前記エミッタ領域をイオ
ン打込法による不純物の導入で形成し、熱拡散法による
不純物の導入（ポリシリコンエミッタ法）に比べて不純
物濃度の制御性を向上することができるので、前記バイ
ポーラトランジスタのエミッタ接地電流増幅率（ｈFE）
のばらつきを低減し、半導体集積回路装置の電気的信頼
性を向上することができると共に、前記エミッタ領域、
ソース領域及びドレイン領域の夫々と配線との合金化反
応を防止し、アロイスパイク現象を防止することができ
るので、半導体集積回路装置の電気的信頼性をより向上
することができる。 上述した手段（３）によれば、前記外部端子に入力さ
れる過大電流を前記第１、第２ダイオード素子の夫々で
段階的に低減し、しかも前記第２ダイオード素子のpn接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第１、
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型MISFETの夫々を形成する工程で兼用す
ることができるので、この静電気破壊防止回路を形成す
る工程に相当する分、半導体集積回路装置の製造工程数
を低減することができる。 上述した手段（４）によれば、前記外部端子に入力さ
れる過大電流を前記第３、第２ダイオード素子の夫々で
段階的に低減し、しかも前記第２ダイオード素子のpn接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第３、
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型MISFETの夫々を形成する工程で兼用す
ることができるので、この静電気破壊防止回路を形成す
る工程に相当する分、半導体集積回路装置の製造工程数
を低減することができる。 上述した手段（５）によれば、前記外部端子に入力さ
れる過大電流を前記第３、第１、第２ダイオード素子の
夫々の３段階で低減することができるので、前記静電気
破壊防止回路の静電気破壊耐圧をより向上することがで
きる。 上述した手段（６）によれば、前記クランプ用MISFET
のドレイン領域、ソース領域の夫々を第４半導体領域で
形成する場合、前記ドレイン領域、ソース領域の夫々の
間のチャネル長寸法のばらつきを低減することができる
ので、半導体集積回路装置の集積度を向上することがで
きる。また、クランプ用MISFETのソース領域を第２半導
体領域で形成する場合、チャネル形成領域側への回り込
みを小さくすることができるので、半導体集積回路装置
の集積度を向上することができる。 上述した手段（７）によれば、前記クランプ用MISFET
のドレイン領域とゲート電極との間に生じるミラー容量
を低減することができるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図ることができ
る。 上述した手段（８）によれば、前記MISFETを形成する
領域のウエル領域を浅くし、前記ウエル領域に比べて高
不純物濃度の埋込型半導体領域の基板表面からの深さを
浅くすることができるので、前記MISFETのパンチスルー
を低減し（短チャネル効果を低減し）、MISFETの高集積
化を図ることができると共に、前記バイポーラトランジ
スタの真性コレクタ領域を深くし、この真性コレクタ領
域の主面部に形成されるベース領域と埋込型コレクタ領
域とを離隔することができるので、ベース領域とコレク
タ領域との接合耐圧を向上し、バイポーラトランジスタ
の高耐圧化を図ることができる。また、前記MlISFET
は、パンチスルーを低減するためにチャネル形成領域に
高濃度で不純物を導入（カウンタードープ）することが
ないので、不純物散乱効果を低減し、ソース−ドレイン
間電流量を増加することができるので、動作速度の高速
化を図ることができる。 上述した手段（９）によれば、前記第２不純物の拡散
速度が前記第１不純物のそれに比べて大きく、前記MISF
ETの形成領域の埋込型半導体領域の基板の深さ方向の寸
法を前記バイポーラトランジスタの埋込型半導体領域の
それに比べて大きくすることができるので、MISFETの形
成領域のウエル領域を浅くし、バイポーラトランジスタ
の真性コレクタ領域の深さを深くすることができる。 上述した手段（10）によれば、前記素子間分離用絶縁
膜中に不純物が取り込まれる量を低減し、前記素子間分
離用絶縁膜下のチャネルストッパ領域の不純物濃度を高
くすることができるので、寄生MOSのしきい値電圧を高
くして素子間分離能力を向上し、集積度を向上すること
ができると共に、前記素子間分離用絶縁膜中に不純物が
取り込まれる量を低減し、前記チャネルストッパ領域の
不純物濃度を過剰に高くする必要がないので、チャネル
ストッパ領域を形成する不純物の活性領域側への回り込
み量を低減して前記MISFETの狭チャネル効果を低減し、
集積度を向上することができる。 上述した手段（11）によれば、前記第1MISFETの第１
半導体領域と前記ウエル領域の下部の埋込型半導体領域
とを離隔し、この第1MISFETの第１半導体領域に付加さ
れる寄生容量を低減することができるので、半導体集積
回路装置の動作速度の高速化を図ることができると共
に、前記第１半導体領域と配線との製造工程におけるマ
スク合せずれが生じても、前記第２半導体領域を介在さ
せて前記第2MISFETの第１半導体領域と配線とを確実に
接続することができるので、配線とウエル領域との短絡
を防止し、半導体集積回路装置の電気的信頼性を向上す
ることができる。 上述した手段（12）によれば、前記DRAMのメモリセル
の情報蓄積用容量素子の細溝で基板の深さ方向に電荷蓄
積量を増加することができるので、メモリセル面積を縮
小し、半導体集積回路装置の集積度を向上することがで
き、前記バイポーラトランジスタの分離領域の細溝で基
板の深さ方向に離隔寸法を確保することができるので、
分離面積を縮小し、半導体集積回路装置の集積度を向上
することができ、しかも、前記DRAMのメモリセルの情報
蓄積用容量素子の細溝と前記バイポーラトランジスタの
分離領域の細溝とを同一製造工程で形成することができ
るので、半導体集積回路装置の製造工程数を低減するこ
とができる。 上述した手段（13）によれば、前記ウエル領域に発生
するノイズをウエル領域に比べて抵抗値が低い埋込型半
導体領域を介在させて吸収することができるので、DRAM
の情報書込み動作、情報読出し動作の夫々の誤動作を防
止することができ、又前記ウエル領域のメモリセルアレ
イ内でのウエル電位の分布を均一化することができるの
で、メモリセルのメモリセル選択用MISFETのしきい値電
圧の変動を低減することができ、半導体集積回路装置の
電気的信頼性を向上することができる。 上述した手段（14）によれば、前記エミッタ開口内の
実質的にすべての領域を前記遷移金属膜又は遷移金属シ
リサイド膜で満たし、前記エミッタ開口の段差部分で配
線の断面々積を増加することができるので、エミッタ開
口を縮小してこれに伴ってエミッタ領域の面積を縮小
し、バイポーラトランジスタの占有面積を縮小して半導
体集積回路装置の集積度を向上することができる。ま
た、前記遷移金属膜又は遷移金属シリサイド膜は、前記
アルミニウム配線又はアルミニウム合金配線に比べてエ
レクトロマイグレーション耐圧が高いので、さらにエミ
ッタ開口の面積を縮小し、半導体集積回路装置の集積度
をより向上することができる。また、前記遷移金属膜又
は遷移金属シリサイド膜はエミッタ領域とアルミニウム
配線又はアルミニウム合金配線との合金化反応を防止す
ることができるので、アロイスパイク現象を防止するこ
とができる。 上述した手段（15）によれば、前記バイポーラトラン
ジスタは、真性コレクタ領域の基板表面からの深さを浅
くし、電流の走行距離を短くすることができるので、ベ
ース遮断周波数を高め、バイポーラトランジスタの動作
速度の高速化を図ることができると共に、前記MISFET
は、ウエル領域の基板表面からの深さを深くし、前記MI
SFETのソース領域、ドレイン領域の夫々と前記埋込型半
導体領域とを離隔することができるので、前記ソース領
域、ドレイン領域の夫々に付加される寄生容量を低減
し、MISFETの動作速度の高速化を図ることができる。 上述した手段（16）によれば、前記相補性データ線に
付加される寄生容量を低減し、前記相補性データ線の充
放電々流量を低減することができるので、DRAMの消費電
力を低減し、結果的に半導体集積回路装置の消費電力を
低減することができる。また、消費電力を低減すること
ができるので、前記半導体集積回路装置の集積度を向上
することができる。 上述した手段（17）によれば、前記周辺回路に延在す
る信号配線（例えばクロック系信号配線）は、断面々積
を増加して抵抗値を低減することができるので、信号伝
達速度を速め、半導体集積回路装置の動作速度の高速化
を図ることができる。 上述した手段（18）によれば、前記電源配線は、断面
々積を増加して抵抗値を低減することができるので、ノ
イズを低減し、誤動作を防止して、半導体集積回路装置
の電気的信頼性を向上することができ、又充分な配線幅
寸法を確保することができるので、マイグレーション耐
圧を確保し、断線不良を防止して、半導体集積回路装置
の電気的信頼性を向上することができる。 上述した手段（19）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の実質的に電流が流れる領域の抵
抗値を低減し、電流の流れる時間を短縮することができ
るので、ベース遮断周波数を高め、バイポーラトランジ
スタの動作速度の高速化を図ることができると共に、前
記コレクタ領域のエミッタ領域の直下部分以外の領域は
低不純物濃度で構成され、コレクタ領域とベース領域と
のpn接合部に形成される寄生容量を低減することができ
るので、よりベース遮断周波数を低減し、バイポーラト
ランジスタの動作速度の高速化を図ることができる。 上述した手段（20）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の高不純物濃度の領域を形成する
不純物導入マスクを形成する工程をエミッタ開口を形成
する工程で兼用することができるので、このマスクを形
成する工程に相当する分、半導体集積回路装置の製造工
程数を低減することができる。 以下、本発明の構成について、４［Mbit］の大容量を
有するDRAMを搭載する混在型半導体集積回路装置に本発
明を適用した実施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 （実施例Ｉ） 本発明の実施例Ｉである混在型半導体集積回路装置
（Bi-CMOS）１を封止する樹脂封止型半導体装置を第２
図（部分断面平面図）で示す。 第２図に示すように、混在型半導体集積回路装置（半
導体ペレット）１はSOJ（Small Out-line J-bend）型の
樹脂封止型半導体装置２で封止されている。混在型半導
体集積回路装置１は樹脂封止型半導体装置２のタブ3Aの
表面上に接着剤を介在させて塔載されている。 前記混在型半導体集積回路装置１は、例えば15.22［m
m］×5.91［mm］の平面長方形状で構成されている。こ
の混在型半導体集積回路装置１は350［mil］の樹脂封止
型半導体装置２に封止されている。混在型半導体集積回
路装置１に搭載されるDRAMの主面には１［bit］の情報
を記憶するメモリセル（記憶素子）を行列状に複数配直
したメモリセルアレイが配置されている。このDRAMは４
［Mbit］の大容量で構成されている。前記メモリセルア
レイ以外において、前記DRAMの主面には直接周辺回路及
び関接周辺回路が配置されている。直接周辺回路は、メ
モリセルの情報書込み動作や情報読出し動作を直接制御
する回路であり、ロウアドレスデコーダ回路、カラムア
ドレスデコーダ回路、センスアンプ回路等が含まれる。
関接周辺回路は、前記直接周辺回路の動作を関接的に制
御する回路であり、クロック信号発生回路、バッファ回
路等が含まれる。 前記混在型半導体集積回路装置１の最っとも周辺部に
おいて、平面長方形状の短辺側、長辺側の中央部分の夫
々には外部端子（ボンディングパッド）BPが配列されて
いる。この外部端子BPはボンディングワイヤ４を介在さ
せてインナーリード3Bに接続されている。ボンディング
ワイヤ４はアルミニウム（Al）ワイヤを使用する。ま
た、ボンディングワイヤ４としては、金（Au）ワイヤ、
銅（Cu）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆
した被覆ワイヤ等を使用してもよい。ボンディングワイ
ヤ４は、この方法に限定されないが、熱圧着に超音波振
動を併用したボンディング法によりポンディングされて
いる。 前記インナーリード3Bはアウターリード3Cに一体に構
成されている。このインナーリード3B、アウターリード
3C、前記タブ3Aの夫々はリードフレームから切断されか
つ成型されて構成されている。リードフレームは例えば
Cu、Fe-Ni（例えばNi含有率42又は50［％］）合金等で
形成されている。前記タブ3Aの互いに対向する短辺の夫
々にはタブ吊りリード3Dが連結されている。 前記アウターリード3Cは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号を規定されてい
る。同第２図中、左上端は１番端子、左下端は15番端
子、右下端は16番端子、右上端は30番端子である。つま
り、本実施例Ｉの樹脂封止型半導体装置２は、１番端子
から30番端子まで順次配列された、合計30端子（30ピ
ン）で構成されている。 前記１番端子にはアドレス信号Ａ13、２番端子にはア
ドレス信号Ａ12、３番端子にはアドレス信号Ａ11、４番
端子にはアドレス信号Ａ10、５番端子にはアドレス信号
Ａ9の夫々が印加される。６番端子にはＡ3、７番端子に
はアドレス信号Ａ2、８番端子にはアドレス信号Ａ20、
９番端子にはアドレス信号Ａ1、10番端子にはアドレス
信号Ａ0の夫々が印加される。11番端子にはロウアドレ
スストローブ信号▲▼、12番端子にはカラムアドレ
スストローブ信号▲▼、13番端子にはアウトプット
イネーブル信号▲▼、14番端子にはライトイネーブ
ル信号▲▼の夫々が印加される。15番端子には基準
電圧Vss例えば回路の接地電位０［Ｖ］が印加される。 16番端子にはデータ出力信号Dout、17番端子にはデー
タ入力信号Dinの夫々が印加される。18番端子にはアド
レス信号Ａ19、19番端子にはアドレス信号Ａ18、20番端
子にはアドレス信号Ａ17の夫々が印加される。21番端子
にはアドレス信号Ａ4、22番端子にはアドレス信号Ａ5、
23番端子にはアドレス信号Ａ21、24番端子にはアドレス
信号Ａ6、25番端子にはアドレス信号Ａ7の夫々が印加さ
れている。26番端子にはアドレス信号Ａ8、27番端子に
はアドレス信号Ａ16、28番端子にはアドレス信号Ａ15、
29番端子にはアドレス信号Ａ14の夫々が印加されてい
る。30番端子には電源電圧Vcc例えば回路の動作電圧５
［Ｖ］が印加されている。 前記混在型半導体集積回路装置１、タブ3A、ボンディ
ングワイヤ４、インナーリード3B及びタブ吊りリード3D
は樹脂封止部５で封止される。樹脂封止部５は、例え
ば、低応力化を図るために、フェノール系硬化剤、シリ
コーンゴム及びフィラーが添加されたエポキシ系樹脂を
使用する。シリコーンゴムはエポキシ系樹脂の熱膨張率
を低下させる作用がある。フィラーは、球形の酸化珪素
粒で形成され、同様に熱膨張率を低下させる作用があ
る。 前記混在型半導体集積回路装置１は、同第２図に示す
ように、右下部分にペレットネーム部1Aが設けられてい
る。ペレットネーム部1Aは例えば製品名、機種、製造番
号等を記載している。このペレットネーム1Aは後述する
導電膜或は絶縁膜で形成されている。 次に、前記樹脂封止型半導体装置２に封止された混在
型半導体集積回路装置１の概略構成を第３図（チップレ
イアウト図）で示す。 第３図に示すように、混在型半導体集積回路装置１の
中央部の表面上にはDRAMのメモリセルアレイ（MA）11が
配置されている。このメモリセルアレイ11は、混在型半
導体集積回路装置１の上部に４分割されたメモリセルア
レイ11A〜11D、下部に４分割されたメモリセルアレイ11
E〜11H、合計８分割されている。つまり、DRAMは８マッ
ト構成を採用している。前記８分割されたメモリセルア
レイ11A〜11Hの夫々はさらに２分割され、メモリセルア
レイ11は合計16個のメモリセルアレイMAに細分化されて
いる。この16個に細分化されたうちの１つのメモリセル
アレイMAは256［Kbit］の容量で構成されている。 前記16個に細分化されたうちの２個のメモリセルアレ
イMAの間には夫々カラムアドレスデコーダ回路（YDEC）
12及びセンスアンプ回路（SA）13の一部が配置されてい
る。センスアンプ回路13は相補型MISFET（CMOS）で構成
され、センスアンプ回路13の一部はｎチャネルMISFETで
構成されている。センスアンプ回路13の他部であるｐチ
ャネルMISFETは前記一部と対向した位置においてメモリ
セルアレイMAの端部に配置されている。センスアンプ回
路13の一端側からは相補性データ線（２本のデータ線）
がメモリセルアレイMA上に延在しており、本実施例のDR
AMはフォールデッドビットライン方式（２交点方式）で
構成されている。 前記16個に細分化されたメモリセルアレイMAの夫々の
中央側の一端にはロウアドレスデコーダ回路（XDEC）14
及びワードドライバ回路（図示しない）が配置されてい
る。前記ロウアドレスデコーダ回路14の近傍にはデータ
線プリチャージ回路15、コモンソース切換スイッチ回路
16、ワード線プリチャージ回路17の夫々が配置されてい
る。 前記16個に細分化されたメモリセルアレイMAの夫々の
周辺側の他端にはコモンソース切換スイッチ回路18が配
置されている。 これら16個に細分化されたメモリセルアレイMAの周辺
に配置された回路12〜18はDRAMの直接周辺回路として構
成されている。 前記DRAMの上辺には上辺周辺回路19、下辺には下辺周
辺回路20が配置されている。DRAMの上側に配置された８
分割されたうちの４個のメモリセルアレイ11A〜11Dと下
側に配置された４個のメモリセルアレイ11E〜11Hとの間
には中辺周辺回路21が配置されている。これらの周辺回
路19〜21はDRAMの関接周辺回路として構成されている。 次に、前述した混在型半導体集積回路装置１のDRAMの
関接周辺回路の具体的な回路配置について、第４図（要
部拡大レイアウト図）を用いて簡単に説明する。また、
同第４図には外部端子BPに印加される信号名を併せて示
す。 第４図に示すように、前記関接周辺回路の上辺周辺回
路19の夫々の回路は基本的には各信号が印加される外部
端子BPの近傍に配置されている。1901はＹ系冗長回路、
1902はＶG発生回路、1903はセンスアンプ制御回路、190
4はＹアドレスバッファ回路、1905はＹプリデコーダ回
路である。1906はコモンソース駆動回路、1907はＶBB発
生回路（ＶBBジェネレータ回路）である。ＶBB発生回路
1907は例えば−2.5〜−3.5［Ｖ］の電位を生成する回路
である。1908はカラムアドレスストローブ系クロック発
生回路、1909は基板電位検出回路、1910はHVC発生回
路、1911はテストモード制御回路である。 前記関接周辺回路の中辺周辺回路20の夫々の回路は同
様に基本的には各信号が印加される外部端子BPの近傍に
配置されている。2001はコモンソースショート回路、20
02はＸアドレスバッファ回路、2003は▲▼バッファ
回路、2004は出力制御回路、2005は４ビットテスト回路
である。2006はセンスアンプ制御回路、2007はＸ系冗長
回路、2008はＸ系プリデコーダ回路、2009はＹ系制御信
号発生回路、2010はカラムアドレスストローブ系クロッ
ク発生回路である。2011はリフレッシュ信号バッファ回
路、2012は冗長プリチャージ回路、2013はＶCH発生回
路、2014はメモリセルアレイ選択信号発生回路である。 前記関接周辺回路の下辺周辺回路21の夫々の回路は同
様に基本的には各信号が印加される外部端子BPの近傍に
配置されている。2101は書込み用メインアンプ回路、21
02は読出し用メインアンプ回路、2103はコモンソース駆
動回路、2104はＺ系アドレスバッファ回路、2105は基板
電位検出回路である。2106はカラムアドレスストローブ
系バッファ回路、2107はカラムアドレスストローブ系ク
ロック発生回路、2108はテストモード制御回路、2109は
アウトプットイネーブル系回路、2110はマルチビットテ
スト回路である。2111はＺ系プリデコーダ回路、2112,2
115の夫々はメインアンプ制御回路、2113は出力選択回
路、2114は出力制御回路である。2116はセンスアンプ制
御回路、2117はALマスタ制御回路、2118はデータ入力バ
ッファ・データ出力バッファ回路、2119はＶRHF発生回
路である。 次に、前記DRAMの細分化されたメモリセルアレイMAの
要部及びその周辺回路の要部について、第５図（要部等
価回路図）を用いて説明する。 第５図に示すように、フォールデットビットライン方
式を採用するDRAMはメモリセルアレイMAにおいて相補性
データ線DL,▲▼を列方向に延在させている。この
相補性データ線DLは行方向に複数組配置されている。相
補性データ線DLはセンスアンプ回路（SA）13に接続され
ている。 前記メモリセルアレイMAにおいて、ワード線WLは相補
性データ線DLと交差する行方向に延在させている。ワー
ド線WLは列方向に複数本配置されている。図示していな
いが、夫々のワード線WLはロウアドレスバッファ回路
（XDEC）14に接続され選択されるように構成されてい
る。 相補性データ線DLの夫々とワード線WLとの交差部には
１［bit］の情報を記憶するメモリセル（記憶素子）Ｍ
が配置されている。メモリセルＭはメモリセル選択用ｎ
チャネルMISFETQsと情報蓄積用容量素子Ｃとの直列回路
で構成されている。 メモリセルＭのメモリセル選択用MISFETQsは一方の半
導体領域を相補性データ線DLに接続している。他方の半
導体領域は情報蓄積用容量素子Ｃの一方の電極に接続さ
れている。ゲート電極はワード線WLに接続されている。
情報蓄積用容量素子Ｃの他方の電極は電源電圧1/2Vccに
接続されている。電源電圧1/2Vccは前記基準電圧Vssと
電源電圧Vccとの中間電位約2.5［Ｖ］である。電源電圧
1/2Vccは、情報蓄積用容量素子Ｃの電極間に加わる電界
強度を低減し、誘電体膜の絶縁耐圧の劣化を低減するこ
とができる。 前記センスアンプ回路13は前記相補性データ線DLで伝
達されるメモリセルＭの情報を増幅するように構成され
ている。センスアンプ回路13で増幅された情報はカラム
スイッチ用ｎチャネルMISFETQyを通してコモンデータ線
I/O、▲▼の夫々に出力される。カラムスイッチ
用MISFETQyはカラムアドレスデコーダ回路（YDEC）12で
制御される。 前記コモンデータ線I/Oは書込み用メインアンプ回路2
101、読出し用メインアンプ回路2102の夫々に接続され
ている。このメインアンプ回路2101、2102の夫々はスイ
ッチ用MISFET（符号は付けない）、入出力信号線DOL、
▲▼、データ入力バッファ・データ出力パッファ
回路（Din,DoB）2118の夫々を通して入力信号用外部端
子（Din）BP、出力信号用外部端子（Dout）BPの夫々に
接続されている。 次に、前記第４図に示すDRAMの関接周辺回路のうち、
下辺周辺回路21の読出し用メインアンプ回路2102の要部
を第６図（等価回路図）、カラムアドレスストローブ系
バッファ回路2106の要部を第７図（等価回路図）の夫々
で示す。 前記混在型半導体集積回路装置１は、動作速度の高速
化及び高駆動能力化を図り、かつ高集積化及び低消費電
力化を図るために、周辺回路の一部をバイポーラトラン
ジスタ及び相補型MISFETで構成している。第６図に示す
ように、読出し用メインアンプ回路2102は、バイポーラ
トランジスタ及びMISFETを主体とするECLゲート回路で
構成されている。この読出し用メインアンプ回路2102に
は抵抗素子及び容量素子を有する。同第６図中、Sinは
入力信号、Soutは出力信号、Sc1、Sc2の夫々は制御信号
である。 また、第７図に示すように、カラムアドレスストロー
ブ系バッファ回路2106は、入力側を相補型MISFET、出力
側をバイポーラトランジスタで構成した、Bi-CMOSゲー
ト回路で構成されている。同第７図中、Sc3は入力クロ
ック信号、Sc3は出力クロック信号である。 前記混在型半導体集積回路装置１の入力部は第８図
（等価回路図）、出力部は第９図（等価回路図）に夫々
示す。 第８図に示すように、混在型半導体集積回路装置１の
入力部例えばデータ入力バッファ・データ出力バッファ
回路2118は入力段回路Cinを入力信号用外部端子BPに接
続している。入力段回路Cinは、図示しないが、例えばC
MOSインバータ回路で構成されている。入力信号用外部
端子BPと入力段回路Cinとの間には静電気破壊防止回路
Ｉが設けられている。 前記静電気破壊防止回路Ｉは主に保護抵抗素子Ｒ、ク
ランプ用MISFETQc及びダイオード素子Ｄ1〜Ｄ4で構成さ
れている。保護抵抗素子Ｒは外部端子BPと入力段回路Ci
nとの間に直列に配置されている。この保護抵抗素子Ｒ
は静電気破壊を生じるような過大電流をなまらせる作用
がある。クランプ用MISFETQcはｎチャネルで構成されて
いる。このクランプ用MISFETQcはドレイン領域を入力段
回路Cin、保護抵抗素子Ｒを介在させて外部端号BPの夫
々に接続している。また、クランプ用MISFETQcはソース
領域、ゲート電極の夫々を基準電位Vssに接続してい
る。このクランプ用MISFETQcは前記過大電流を半導体基
板側に吸収するように構成されている。ダイオード素子
Ｄ1〜Ｄ3の夫々は、外部端子BPと入力段回路Cinとの間
にカソード領域が接続され、並列に配置されている。ダ
イオード素子Ｄ1〜Ｄ3の夫々のアノード領域は、半導体
基板に接続され、基板電位ＶBBに接続されている。ダイ
オード素子Ｄ1〜Ｄ3の夫々は、前記過大電流を半導体基
板側に吸収するように構成されている。一方、ダイオー
ド素子Ｄ4は、カソード領域を電源電圧Vccに接続し、ア
ノード領域をダイオード素子Ｄ1〜Ｄ3の夫々と並列に接
続している。このダイオード素子Ｄ4は前記過大電流を
電源電圧Vccに吸収できるように構成されている。 この静電気破壊防止回路Ｉは、入力信号用外部端子BP
に入力された過大電流をなまらせかつ吸収し、入力段回
路Cinのゲート絶縁膜の破壊つまり静電気破壊を防止す
るように構成されている。 第９図に示すように、混在型半導体集積回路装置１の
出力部例えばデータ入力バッファ・データ出力バッファ
回路2118は出力段回路Coutを出力信号用外部端子BPに接
続している。出力段回路Coutはその出力段がｎチャネル
MISFETを直列に接続したプッシュブル回路（ドライバ回
路）で構成されている。このプッシュブル回路の一方の
ｎチャネルMISFETのソース領域、他方のｎチャネルMISF
ETのドレイン領域の夫々が前記外部端子BPに接続されて
いる。出力段回路Coutには出力信号Soutが入力される。
この出力信号SoutはCMOSインバータ回路（図中、ｐチャ
ネルMISFETは矢印を付けてある。以後の回路図において
同じ）を介在させてプッシュブル回路の一方のｎチャネ
ルMISFETのゲート電極に反転出力信号として入力され
る。また、出力信号Soutはプッシュブル回路の他方のｎ
チャネルMISFETのゲート電極に直接入力される。 出力信号用外部端子BPと出力段回路Coutとの間には静
電気破壊防止回路IIが配置されている。この静電気破壊
防止回路IIはダイオード素子Ｄ5で構成されている。こ
のダイオード素子Ｄ5は、カソード領域を外部端子BP、
出力段回路Coutの夫々に並列に接続し、アノード領域を
基板電位ＶBBに接続している。ダイオード素子Ｄ5は、
前記入力部の静電気破壊防止回路Ｉのダイオード素子Ｄ
2と同様の構造で構成される。この静電気破壊防止回路I
Iは出力信号用外部端子BPに入力される過大電流を半導
体基板側に吸収するように構成されている。 次に、前述の混在型半導体集積回路装置１の具体的な
構造について、第１図（要部断面図）を用いて簡単に説
明する。同第１図中には、左側から右側に向って、混在
型半導体集積回路装置１の入力部IN、CMOS領域CMOS、バ
イポーラトランジスタ領域Bi、DRAMのメモリセルアレイ
領域MAの夫々を示している。 第１図に示すように、混在型半導体集積回路装置１は
単結晶珪素からなるｐ-型半導体基板30及びその主面上
に成長させたｎ-型エピタキシャル層33で形成された基
体で構成されている。 混在型半導体集積回路装置１のバイポーラトランジス
タ形成領域BiにはバイポーラトランジスタT1、T2の夫々
が配置されている。バイポーラトランジスタT1、T2の夫
々は素子分離領域で囲まれた領域内においてｐ-型半導
体基板30の主面に設けられている。素子分離領域は、ｐ
-型半導体基板30、埋込型のｐ+型半導体領域32、ｐ-型
ウエル領域35、ｐ型チャネルストッパ領域37及び素子間
分離用絶縁膜36で構成される。この素子分離領域を構成
する埋込型のｐ+型半導体領域32は、ｐ-型半導体基板30
とｎ-型エピタキシャル層33との間に設けられている。
ｐ-型ウエル領域35はｎ-型エピタキシャル層33の主面部
にその底面が埋込型のｐ+型半導体領域32に接触（接
続）するように構成されている。ｐ型チャネルストッパ
領域37は前記ｐ-型ウエル領域35の主面部に設けられて
いる。素子間分離用絶縁膜36は前記ｐ-型ウエル領域35
の主面上に設けられている。この素子間分離用絶縁膜36
はｐ-型ウエル領域35の主面を選択的に酸化することに
より形成した酸化珪素膜で形成されている。 前記バイポーラトランジスタT1、T2の夫々はｎ型コレ
クタ領域、ｐ型ベース領域及びｎ型エミッタ領域からな
る縦型構造のnpn型で構成されている。バイポーラトラ
ンジスタT1は高周波特性で構成され、バイポーラトラン
ジスタT2は高耐圧で構成されている。 ｎ型コレクタ領域は、埋込型のｎ+型半導体領域31B、
ｎ-型ウエル領域34B又はｎ型ウエル領域34B、及びコレ
クタ電位引き上用ｎ+型半導体領域40で構成されてい
る。埋込型のｎ+型半導体領域31Bはｐ-型半導体基板30
とｎ-型エピタキシャル層33との間に設けられている。
この埋込型のｎ+型半導体領域31Bは前記埋込型のｐ+型
半導体領域32に対して自己整合で形成されている。前記
ｎ-型ウエル領域34B、ｎ型ウエル領域34Bの夫々は、真
性コレクタ領域として使用され、ｎ-型エピタキシャル
層33の主面部に設けられている。このｎ-型ウエル領域3
4B、ｎ型ウエル領域34Bの夫々は前記ｐ-型ウエル領域35
に対して自己整合で形成されている。コレクタ電位引上
げ用ｎ+型半導体領域40は、その底面を前記埋込型のｎ+
型半導体領域31Bに接触し、埋込型のｎ+型半導体領域31
Bのコレクタ電位を基板表面に取り出せるように構成さ
れている。 バイポーラトランジスタT1の真性コレクタ領域である
ｎ型ウエル領域34BはバイポーラトランジスタT2のそれ
に比べて高不純物濃度で形成されている。つまり、バイ
ポーラトランジスタT1は、真性コレクタ領域の抵抗値を
小さくすることができるので、高周波特性を高めること
ができる。これに対して、バイポーラトランジスタT2の
真性コレクタ領域であるｎ-型ウエル領域34Bはバイポー
ラトランジスタT1のそれに比べて低不純物濃度で形成さ
れている。つまり、バイポーラトランジスタT2は、真性
コレクタ領域とｐ型ベース領域とのpn接合耐圧を高める
ことができるので、高耐圧化を図ることができる。 ｐ型ベース領域は真性ベース領域として使用されるｐ
型半導体領域42及びグラフトベース領域として使用され
るｐ+型半導体領域49で構成されている。ｐ型半導体領
域42、ｐ+型半導体領域49の夫々は一体に構成され、夫
々ｎ-型ウエル領域34B又はｎ型ウエル領域34Bの主面部
に設けられている。 ｎ型エミッタ領域はｎ+型半導体領域56で構成されて
いる。ｎ+型半導体領域56は前記ｐ型ベース領域の真性
ベース領域であるｐ型半導体領域42の主面部に設けられ
ている。このｎ+型半導体領域56は後述する層間絶縁膜5
4に形成された接続孔（エミッタ開口）55に平面形状を
規定され形成されている。 前記ｎ型コレクタ領域のコレクタ電位引上げ用ｎ+型
半導体領域40には、層間絶縁膜54に形成された接続孔55
を通して配線57が接続されている。同様に、ｐ型ベース
領域のグラフトベース領域であるｐ+型半導体領域49、
ｎ型エミッタ領域であるｎ+型半導体領域56の夫々は層
間絶縁膜54に形成された接続孔55を通して配線57が接続
されている。 前記層間絶縁膜54は例えば酸化珪素膜54A、BPSG（Bor
on-Phospho-Silicate Glass）膜54Bの夫々を順次積層し
た２層構造で構成されている。下層の酸化珪素膜54Aは
上層のBPSG腹54BのＢやＰが下層の素子に漏れることを
防止するために設けられている。酸化珪素膜54Aは例え
ば有機シランガスをソースガスとする、又は無機シラン
ガス及び酸化窒素ガスをソースガスとするCVD法で堆積
する。上層のBPSG膜は、下層の素子と上層の導電層との
絶縁分離を行いかつ表面を平坦化できるように構成され
ている。このBPSG膜は、CVD法で堆積し、デンシファイ
及びリフローが施される。 前記配線57は製造工程における第１層目の配線形成工
程で形成される。この配線57は、遷移金属シリサイド膜
57A、アルミニウム合金膜57B、遷移金属シリサイド腹57
Cの夫々を順次積層した３層構造で構成されている。前
記遷移金属シリサイド膜57A、57Cの夫々としては例えば
MoSi2膜を使用する。また、遷移金属シリサイド膜57A、
57Cの夫々としてはTaSi2膜、TiSi2膜又はWSi2を使用し
てもよい。また、下層の遷移金属シリサイド膜57Aに変
えて遷移金属窒化膜例えばTiN膜を使用してもよい。 前記配線57の下層の遷移金属シリサイド膜57Aは、基
板（珪素）と配線57との接続部分において珪素のエピタ
キシャル層が成長されることを防止し、接続部の抵抗値
を低減できるように構成されている。中層のアルミニウ
ム合金膜57Bは、配線57の主体として構成され、アルミ
ニウムに銅（Cu）及び珪素（Si）を添加している。前記
Cuはマイグレーション現象を低減できる作用がある。前
記Siはアロイスパイク現象を低減できる作用がある。上
層の遷移金属シリサイド膜57Cは、その下層のアルミニ
ウム合金膜57Bの表面に比べて光反射率を低下させるこ
とができる。つまり、上層の遷移金属シリサイド膜57C
は、フォトリソグラフィ技術において、エッチングマス
ク（フォトレジスト膜）の露光時の回折現象を低減し、
エッチングマスクのサイズの変動を低減することができ
るので、配線57の加工精度を向上できるように構成され
ている。また、上層の遷移金属シリサイド膜57Cは中層
のアルミニウム合金膜57Bの表面に発生するアルミヒル
ロックを低減できるように構成されている。 前記配線57の上層には層間絶縁膜58を介在させて配線
60が設けられている。配線60は、この領域においては図
示していないが、層間絶縁膜58に形成された接続孔59を
通して下層の配線57に接続されている。層間絶縁膜58
は、第１図には細詳に示していないが、例えばプラブマ
CVD法で堆積した酸化珪素膜、SOG（Spin On Glass）法
で塗布及びベーク処理を施した酸化珪素膜、プラズマCV
D法で堆積した酸化珪素膜の夫々を順次積層した３層構
造で構成されている。この層間絶縁膜58は主に中層の酸
化珪素膜で表面の平坦化を図るように構成されている。 前記配線60は製造工程における第２層目の配線形成工
程により形成されている。この配線60は、前記配線57と
実質的に同様に、遷移金属シリサイド膜60A、アルミニ
ウム合金膜60B、遷移金属シリサイド膜60Cの夫々を順次
積層した３層構造で構成されている。 前記混在型半導体集積回路装置１のCMOS領域CMOSには
ｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々が配置
されている。 ｎチャネルMISFETQnは素子間分離用絶縁膜36及びｐ型
チャネルストッパ領域37で周囲を囲まれた領域内におい
てｐ-型ウエル領域35の主面に構成されている。素子間
分離用絶縁膜36はｐ-型ウエル領域35の主面を酸化した
酸化珪素膜で形成されている。ｐ型チャネルストッパ領
域37は素子間分離用絶縁膜36下においてｐ-型ウエル領
域35の主面部に設けられている。前記ｐ-型ウエル領域3
5の底部にはそれに接触（接続）された埋込型のｐ+型半
導体領域32が設けられている。この埋込型のｐ+型半導
体領域32は、ｐ-型ウエル領域35の一部として使用さ
れ、ｐ-型ウエル領域35の不純物濃度に比べて高不純物
濃度に設定されている。つまり、埋込型のｐ+型半導体
領域32は、ｐ-型ウエル領域35の底部分の比抵抗値を低
減することができるので、CMOSに特有の寄生サイリスタ
動作を防止できるように構成されている。ｐ-型ウエル
領域35、埋込型のｐ+型半導体領域32、ｐ型チャネルス
トッパ領域37の夫々はバイポーラトランジスタ領域Biの
素子分離領域のｐ-型ウエル領域35、埋込型のｐ+型半導
体領域32、ｐ型チャネルストッパ領域37の夫々と同一層
で形成されている。 前記ｎチャネルMISFETQnは、主にｐ-型ウエル領域3
5、ゲート絶縁膜43、ゲート電極44、ソース領域及びド
レイン領域である一対のｎ型半導体領域45及び一対のｎ
+型半導体領域48で構成されている。 前記ｐ-型ウエル領域35はチャネル形成領域として使
用される。ゲート絶縁膜43はｐ-型ウエル領域35の主面
を酸化して形成した酸化珪素膜で形成されている。ゲー
ト電極44は多結晶珪素膜及びその上層に遷移金属シリサ
イド膜（高融点金属シリサイド膜）を積層した複合膜で
構成されている。このゲート電極44は、前記複合膜に限
定されず、多結晶珪素膜、遷移金属シリサイド膜或は遷
移金属膜（高融点金属膜;Mo,Ti,Ta,W）、又は多結晶珪
素膜の上層に遷移金属シリサイド膜或は遷移金属膜を積
層した複合膜で構成してもよい。ゲート電極44は製造工
程における第１層目のゲート配線形成工程により形成さ
れている。 低不純物濃度のｎ型半導体領域45は高不純物濃度のｎ
+型半導体領域48とチャネル形成領域との間に設けられ
ている。このｎ型半導体領域45はｎチャネルMISFETQnを
所謂LDD（Lightly Doped Drain）構造に構成する。ｎ型
半導体領域45はゲート電極44に対して自己整合で形成さ
れている。高不純物濃度のｎ+型半導体領域48は前記ゲ
ート電極44の側壁にそれに対して自己整合で形成された
サイドウォールスペーサ47に対して自己整合で形成され
ている。サイドウォールスペーサ47は例えば酸化珪素膜
で形成されている。 ｎチャネルMISFETQnのソース領域、ドレイン領域の夫
々であるｎ+型半導体領域48には層間絶縁膜54に形成さ
れた接続孔55を通して配線57が接続されている。配線57
は前記バイポーラトランジスタ領域Biに形成される配線
57と同一層で形成されている。 前記ｐチャネルMISFETQpは素子間分離用絶縁膜36で周
囲を囲まれた領域内においてｎ-型ウエル領域34Aの主面
に構成されている。ｎ-型ウエル領域34Aの底部にはそれ
に接触（接続）された埋込型のｎ+型半導体領域31Aが設
けられている。この埋込型のｎ+型半導体領域31Aは、ｎ
-型ウエル領域34Aの一部として使用され、ｎ-型ウエル
領域34Aの不純物濃度に比べて高不純物濃度に設定され
ている。埋込型のｐ+型半導体領域32と同様に、埋込型
のｎ+型半導体領域31Aは、ｎ-型ウエル領域34Aの底部分
の比抵抗値を低減し、寄生サイリスタ動作を防止できる
ように構成されている。ｎ-型ウエル領域34A、埋込型の
ｎ+型半導体領域31Aの夫々はバイポーラトランジスタ領
域Biのｎ-型ウエル領域（真性コレクタ領域）34B、埋込
型のｎ+型半導体領域（埋込型コレクタ領域）31Bの夫々
と実質的に同一層で形成されている。前記埋込型のｎ+
型半導体領域31Aは、バイポーラトランジスタ領域Biの
埋込型のｎ+型半導体領域31Bに比べて、基板の深さ方向
のサイズが大きく構成されている。つまり、埋込型のｎ
+型半導体領域31Aは、それを形成するｎ型不純物（本実
施例の場合、Ｐ）をｎ-型ウエル領域34A側に積極的にわ
き上がらせている。この結果、ｐチャネルMISFETQpが形
成されるｎ-型ウエル領域34Aの表面からの深さ（埋込型
のｎ+型半導体領域31Aまでの深さ）は、前記バイポーラ
トランジスタ領域Biのｎ-型ウエル領域34Bの深さに比べ
て浅く構成される。 ｐチャネルMISFETQpは、主にｎ-型ウエル領域（チャ
ネル形成領域）34A、ゲート絶縁膜43、ゲート電極44、
ソース領域及びドレイン領域である一対のｐ型半導体領
域46及び一対のｐ+型半導体領域49で構成されている。
ｐチャネルMISFETQpは前記ｎチャネルMISFETQnと同様に
LDD構造で構成されている。 前記ｐチャネルMISFETQpが形成される前記ｎ-型ウエ
ル領域34Aは前述のように浅い深さで構成され、このｎ-
型ウエル領域34Aはその表面からｐチャネルMISFETQpの
ｐ+型半導体領域49の接合深さ（xj）の２倍までの深さ
の領域が前記バイポーラトランジスタ領域Biのｎ-型ウ
エル領域34Bに比べて高不純物濃度で構成される。この
ｎ-型ウエル領域34Aの不純物濃度は下層の埋込型のｎ+
型半導体領域31Aのｎ型不純物のわき上がりにより高め
られている。ｎ-型ウエル領域34Aの前記表面から接合深
さの２倍の深さまでの領域は、ｐチャネルMISFETQpのｐ
+型半導体領域49とｎ-型ウエル領域34Aとのpn接合部か
らｎ-型ウエル領域34A側に形成される空乏領域が伸びる
領域であり、パンチスルーが発生する領域である。本実
施例の混在型半導体集積回路装置１は表面の約0.2［μ
ｍ］の領域から〜約0.8［μｍ］の深い領域の範囲にお
いてパンチスルーが発生する領域であるので、ｎ-型ウ
エル領域34Aは前記範囲においてｎ-型ウエル領域34Bの
同一領域の不純物濃度に比べて高い不純物濃度で構成さ
れている。なお、前記ｐチャネルMISFETQpのｐ+型半導
体領域49の接合深さは本実施例の場合約0.5［μｍ］で
構成されている。 前記ｐチャネルMISFETQpのソース領域、ドレイン領域
の夫々であるｐ+型半導体領域49には層間絶縁膜54に形
成された接続孔55を通して配線57が接続されている。 このように、（請求項13一手段８）ｎ-型ウエル領域
（真性コレクタ領域）34B、埋込型のｎ+型半導体領域
（埋込型コレクタ領域）31Bの夫々を基体の深さ方向に
順次配置したバイポーラトランジスタＴ（T1,T2）と、
前記ｎ-型ウエル領域34B、埋込型のｎ+型半導体領域31B
の夫々と同一層でかつ同一導電型で形成されるｎ-型ウ
エル領域34A、埋込型のｎ+型半導体領域31Aの夫々を基
体の深さ方向に順次配置した領域に形成されるｐチャネ
ルMISFETQpとを有する混在型半導体集積回路装置１にお
いて、前記ｐチャネルMISFETQpを形成するｎ-型ウエル
領域34Aの基体表面からの深さを、前記バイポーラトラ
ンジスタＴのｎ-型ウエル領域（真性コレクタ領域）34B
の基体表面からの深さに比べて浅く構成する。この構成
により、前記ｐチャネルMISFETQpを形成する領域のｎ-
型ウエル領域34Aを浅くし、このｎ-型ウエル領域34Aに
比べて高不純物濃度の埋込型のｎ+型半導体領域31Aの基
体表面からの深さを浅くすることができるので、ｎ-型
ウエル領域34Aの表面側の不純物濃度を高めて前記ｐチ
ャネルMISFETQpのパンチスルーを低減し（又は短チャネ
ル効果を低減し）、ｐチャネルMISFETQpの高集積化を図
ることができると共に、前記バイポーラトランジスタＴ
の真性コレクタ領域であるｎ-型ウエル領域34Bを深く
し、このｎ-型ウエル領域34Bの主面部に形成されるｐ型
ベース領域（ｐ型半導体領域42、ｐ+型半導体領域49）
と埋込型のｎ+型半導体領域31Bとを離隔することができ
るので、ｐ型ベース領域とｎ型コレクタ領域とのpn接合
耐圧を向上し、バイポーラトランジスタＴの高耐圧化を
図ることができる。 また、前記ｐチャネルMISFETQpは、パンチスルーを低
減するためにｎ-型ウエル領域（チャネル形成領域）34A
の主面部に高濃度でｎ型不純物を導入（カウンタードー
プ）することがないので、不純物散乱効果を低減し、ソ
ース−ドレイン間電流量Idsを増加することができるの
で、動作速度の高速化を図ることができる。 前記混在型半導体集積回路装置１のDRAMのメモリセル
アレイMAには、第１図及び第10図（要部平面図）に示す
ように、メモリセルＭが行列状に複数配置されている。 メモリセルＭのメモリセル選択用MISFETQsは、第１
図、第10図及び第11図（所定の製造工程における要部平
面図）に示すように、素子間分離用絶縁膜36及びｐ型チ
ャネルストッパ領域37で周囲を囲まれた領域内において
ｐ-型ウエル領域35の主面部に構成されている。ｐ-型ウ
エル領域35の底部には、前記ｎチャネルMISFETQnが形成
されたｐ-型ウエル領域35と同様に、埋込型のｐ+型半導
体領域32が設けられている。 前記メモリセル選択用MISFETQsは、主にｐ-型ウエル
領域（チャネル形成領域）35、ゲート絶縁膜43、ゲート
電極44、ソース領域及びドレイン領域である一対のｎ型
半導体領域45で構成されている。このメモリセル選択用
MISFETQsは、ソース領域及びドレイン領域部分を除き、
前記ｎチャネルMISFETQnと実質的に同一構造で構成され
ている。メモリセル選択用MISFETQsのソース領域及びド
レイン領域であるｎ型半導体領域45は1014［atoms/c
m2］以下のｎ型不純物（例えばAs）をイオン打込法で導
入することにより形成されている。つまり、ｎ型半導体
領域45は、ｎ型不純物の導入による結晶欠陥数を低減
し、かつ導入後の熱処理で前記結晶欠陥を充分に回復
し、pn接合部でのリーク電流量すなわち情報蓄積用容量
素子Ｃの情報となる電荷のリーク量を低減するように構
成されている。このｎ型半導体領域45は低不純物濃度で
形成されているので、メモリセル選択用MISFETQsはｎチ
ャネルMISFETQnと同様にLDD構造で構成される。 前記ゲート電極44は第10図及び第11図に示すように行
方向に延在するワード線（WL）44と一体に構成されてい
る。つまり、前記ゲート電極44、ワード線44の夫々は同
一導電層で形成されている。ワード線44は行方向に配置
された複数のメモリセルＭのメモリセル選択用MISFETQs
の夫々のゲート電極44を接続するように構成されてい
る。 前記メモリセル選択用MISFETQsのゲート電極44のゲー
ト長寸法はワード線44の幅寸法に比べて太く構成されて
いる。例えば、ゲート電極44のゲート長寸法は1.0［μ
ｍ］に対してワード線44の幅寸法は0.6［μｍ］で構成
されている。本実施例の混在型半導体集積回路装置１は
最小加工寸法を0.6［μｍ］としている。 前記メモリセル選択用MISFETQsの一方（相補性データ
線の接続側）のｎ型半導体領域45には層間絶縁膜54に形
成された接続孔55を通して相補性データ線（DL）57が接
続されている。この一方のｎ型半導体領域45と相補性デ
ータ線57とはｎ+型半導体領域56を介在させて接続され
ている。このｎ+型半導体領域56、一方のｎ型半導体領
域45の夫々は一体に構成されている。ｎ+型半導体領域5
6は、接続孔55に規定された領域内において、ｐ-型ウエ
ル領域35の主面部にｎ型不純物を導入することにより形
成されている。このｎ+型半導体領域56は、前記接続孔5
5、素子間分離用絶縁膜36の夫々が製造工程におけるマ
スク合せずれを生じても、相補性データ線57とｐ-型ウ
エル領域35とが短絡しないように構成されている。ま
た、ｎ+型半導体領域56は相補性データ線57、一方のｎ
型半導体領域45の夫々の接続抵抗値を低減することがで
きる。 また、前記メモリセル選択用MISFETQsの他方（情報蓄
積用容量素子Ｃの接続側）のｎ型半導体領域45は後述す
る情報蓄積用容量素子Ｃの下層電極層51と接続され、両
者の接続にはｎ+型半導体領域51Aを介在させている。こ
のｎ+型半導体領域51Aは他方のｎ型半導体領域45と一体
に構成されている。ｎ+型半導体領域51Aは、前記下層電
極層51を接続する接続孔50に規定された領域内におい
て、前記下層電極層51に導入されたｎ型不純物をｐ-型
ウエル領域35の主面部に拡散することにより形成されて
いる。このｎ+型半導体領域51Aは他方のｎ型半導体領域
45と下層電極層51との接続抵抗値を低減できるように構
成されている。また、ｎ+型半導体領域51Aは、他方のｎ
型半導体領域45とｐ-型ウエル領域35とのpn接合部に付
加される寄生容量を増加し、情報蓄積用容量素子Ｃの電
荷蓄積量を増加できるように構成されている。 前記メモリセル選択用MISFETQsのゲート電極44の上層
には符号を付けない絶縁膜（酸化珪素膜）が設けられ、
この絶縁膜、ゲート電極44の夫々の側壁にはサイドウォ
ールスペーサ47が設けられている。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第１
図、第10図及び第12図（所定の製造工程における要部平
面図）に示すように、主に下層電極層51、誘電体膜52、
上層電極層53の夫々を順次積層して構成されている。つ
まり、情報蓄積用容量素子Ｃは所謂スタックド構造（積
層型:STC）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電
極層51の一部（中央部分）はメモリセル選択用MISFETQs
の他方のｎ型半導体領域45に接続されている。この接続
は図示しない層間絶縁膜に形成された接続孔及びサイド
ウォールスペーサ47で規定された接続孔50を通して行わ
れている。接続孔50の列方向の開口サイズはメモリセル
選択用MISFETQsのゲート電極44、それに隣接するワード
線44の夫々の離隔寸法で規定されている。 前記スタックド構造の情報蓄積用容量素子Ｃの下層電
極層51は例えばCVD法で堆積した多結晶珪素膜で形成
し、この多結晶珪素膜には抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入されている。下層電極層51
は、下地の段差形状を利用し、かつ側壁を利用してスタ
ックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を増加
するために、例えば200〜400［nm］程度の比較的厚い膜
厚で形成されている。この下層電極層51は製造工程にお
ける第２層目のゲート配線形成工程により形成される。
前記下層電極層51の平面形状は、第10図及び第12図に示
すように、相補性データ線57が延在する列方向に長い長
方形状で構成されている。 前記下層電極層51には、第12図に示すように、前記ｎ
型半導体領域45と相補性データ線57との接続側に平面方
形状に形成された領域から平面方向に突出する補正パタ
ーン51Aが設けられている。下層電極層51を加工するエ
ッチンダマスク（フォトレジスト膜）は、前記接続領域
において下層電極層51間隔が広い領域で発生する回折現
象によりサイズが縮小されてしまう。このため、下層電
極層51のサイズが所定の設定値よりも小さくなるので、
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量が
低下する。そこで、補正パターン51Aは、予じめサイズ
の縮小分を見込んで下層電極層51のサイズを大きくする
ように構成されている。補正パターン51Aは、レイアウ
ト的に下層電極層51間に余裕がある前記接続側に配置さ
れているが、これに限定されず、前述の位置と反対側に
配置してもよい。なお、現実の下層電極層51の平面形状
は方形状の角部分がかなり落ちるので、全体的にまるみ
を有するように形成される。 誘電体膜52は、基本的には下層電極層（多結晶珪素
膜）51の上層（表面上）にCVD法で堆積させた窒化珪素
膜、この窒化珪素膜を高圧で酸化した酸化珪素膜を積層
した２層構造で構成されている。実際には、誘電体膜52
は、下層電極層51である多結晶珪素膜の表面に自然酸化
珪素膜（５［nm］未満の非常に薄い膜厚なので図示しな
い）が形成されるので、自然酸化珪素膜、窒化珪素膜、
酸化珪素膜の夫々を順次積層した３層構造で構成されて
いる。前記誘電体膜34の下層の窒化珪素膜は、CVD法で
堆積されるので、下地の下層電極層51の結晶状態や段差
形状に影響されず、下地に対して独立なプロセス条件で
形成することができる。つまり、窒化珪素膜は、下層電
極層51の表面を窒化して形成した窒化珪素膜に比べて、
絶縁耐圧が高く、単位面積当りの欠陥数が少ないので、
リーク電流が非常に少ない。しかも、窒化珪素膜は酸化
珪素膜に比べて誘電率が高い特徴がある。上層の一酸化
珪素膜は、非常に良質な膜で形成することができるの
で、前記窒化珪素膜の前記特性をさらに向上させること
ができる。また、後に詳述するが、酸化珪素膜は、高圧
酸化（1.5〜10［toll］）で形成されるので、常圧酸化
に比べて短い酸化時間つまり熱処理時間で形成すること
ができる。 誘電体膜52は、下層電極層51の上面及び側壁に沿って
設けられており、下層電極層51の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜52の面積の増加は
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を
向上することができる。この誘電体膜52の平面形状は上
層電極層53の平面形状で規定され、実質的に上層電極層
53と同一形状で構成されている。 前記上層電極層53は誘電体膜52を介在させて下層電極
層51を覆うようにその上部に設けられている。上層電極
層53は隣接する他のメモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃの上層電極層53と一体に構成されて
いる。上層電極層53には電源電圧1/2Vccが印加されてい
る。上層電極層53は例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物が導入されている。この上層電極層53は製造
工程における第３層目のゲート配線形成工程により形成
される。上層電極層53は例えば前記下層電極層51とほぼ
同等の膜厚で形成されている。 前記メモリセルＭは第10図、第11図及び第12図に示す
ように列方向に隣接する他の１個のメモリセルＭと接続
されている。つまり、列方向に隣接する２個のメモリセ
ルＭは、夫々のメモリセル選択用MISFETQsの一方のｎ型
半導体領域45を一体に構成し、その部分を中心に反転パ
ターンで構成されている。この２個のメモリセルＭは行
方向に配置され、この２個のメモリセルＭと行方向に隣
接する他の２個のメモリセルＭとは列方向に２分の１ピ
ッチずれて配置されている。 前記相補性データ線57は前記スタックド構造の情報蓄
積用容量素子Ｃの上層電極層53上に層間絶縁膜54を介在
させて配置されている。相補性データ線57は前記配線57
と同一層で形成されている。この相補性データ線57上に
は層間絶縁膜58を介在させてシャント用ワード線（WL）
60を配置している。シャント用ワード線60は、図示しな
いが、数十〜数百個のメモリセルＭ毎に相当する所定領
域において、ワード線（WL）44に接続されている。ワー
ド線44はメモリセルアレイMAにおいて延在方向に複数個
に分割されており、シャント用ワード線60は前記分割さ
れた複数個の夫々のワード線44に接続されている。シャ
ント用ワード線60は、ワード線44の抵抗値を低減し、情
報書込み動作、情報読出し動作の夫々においてメモリセ
ルＭの選択速度を速くできるように構成されている。こ
のシャント用ワード線60は前記配線60と同一導電層で形
成される。 前記混在型半導体集積回路装置１の入力部INには、第
１図に示すように、前述の第８図に示す静電気破壊防止
回路Ｉが配置されている。この静電気破壊防止回路Ｉの
クランプ用MISFETQcは、第１図、第13図（入力部の具体
的な要部平面図）及び第14図（第13図のX IV-X IV切断
線で切った断面図）に示すように、素子間分離用絶縁膜
36及びｐ型チャネルストッパ領域37で周囲を規定された
領域内においてｐ-型ウエル領域35の主面に設けられて
いる。このｐ-型ウエル領域35の下部には埋込型のｐ+型
半導体領域32が設けられている。クランプ用MISFETQc
は、主にｐ-型ウエル領域35（チャネル形成領域）、ゲ
ート絶縁膜43、ゲート電極44、ソース領域及びドレイン
領域であるｎ+型半導体領域40で構成されている。 このクランプ用MISFETQcは基本的には前述のｎチャネ
ルMISFETQnとほぼ同一構造で構成されている。つまり、
クランプ用MISFETQcはｐ-型ウエル領域35、ゲート絶縁
膜43、ゲート電極44の夫々をｎチャネルMISFETQnのそれ
と同一層（同一製造工程）で構成している。また、クラ
ンプ用MISFETQcのドレイン領域、ソース領域の夫々であ
るｎ+型半導体領域40は前述のバイポーラトランジスタT
1,T2の夫々のｎ型コレクタ領域であるコレクタ電位引上
げ用ｎ+型半導体領域40と同一層（同一製造工程）で構
成されている。このクランプ用MISFETQcのｎ+型半導体
領域40の底部はバイポーラトランジスタＴのコレクタ電
位引上げ用ｎ+型半導体領域40の底部と同様に埋込型の
ｐ+型半導体領域32に接触させている。この入力部INに
設けられた埋込型のｐ+型半導体領域32はバイポーラト
ランジスタＴの周囲を囲む素子分離領域の埋込型のｐ+
型半導体領域32と同一層（同一製造工程）で構成されて
いる。前記バイポーラトランジスタＴのコレクタ電位引
上げ用ｎ+型半導体領域40は埋込型のｎ+型半導体領域
（埋込コレクタ領域）31Bからコレクタ電流を引き上げ
る目的でそれと接触する深い接合深さで形成され、この
埋込型のｎ+型半導体領域31Bと実質的に同等の深さに埋
込型のｐ+型半導体領域32が形成されるので、前記クラ
ンプ用MISFETQcのｎ+型半導体領域40の底部は埋込型の
ｐ+型半導体領域32に簡単に接触させることができる。 クランプ用MISFETQcのドレイン領域であるｎ+型半導
体領域40は、ｎ+型半導体領域48、配線57の夫々を介在
させて入力信号用外部端子BPとして使用される配線60に
接続されている。一方、クランプ用MISFETQcのソース領
域であるｎ+型半導体領域40、ゲート電極44の夫々は配
線57（ゲート電極44個は図示しない）を介在させて基準
電位Vssに接続されている。 クランプ用MISFETQcのゲート絶縁膜43のゲート長方向
の端部は、第１図に示すように、前記ゲート絶縁膜43に
比べて厚い膜厚の絶縁膜41が設けられている。絶縁膜41
はソース領域、ドレイン領域の夫々であるｎ+型半導体
領域40の主面を酸化した酸化珪素膜で形成されている。
この絶縁膜41は、ゲート電極44とドレイン領域であるｎ
+型半導体領域40との間に発生するミラー容量を低減す
ることができる。また、クランプ用MISFETQcは、ソース
領域、ドレイン領域の夫々であるｎ+型半導体領域40に
対して絶縁膜41が自己整合で形成され、この絶縁膜41と
ゲート電極44とが重合しても、絶縁膜41でゲート長寸法
を規定された領域内においてゲート電極44は機能するの
で、このゲート電極44に対してｎ+型半導体領域40を自
己整合で形成している。 静電気破壊防止回路Ｉの保護抵抗素子Ｒは主に前記ｎ
+型半導体領域48で構成されている。この保護抵抗素子
Ｒであるｎ+型半導体領域48は接続孔55を通して一端側
を前記入力信号用外部端子BPに接続される配線57に接続
している。また、このｎ+型半導体領域48の他端側はク
ランプ用MISFETQcのドレイン領域であるｎ+型半導体領
域40に接続（一体化）されている。この保護抵抗素子Ｒ
であるｎ+型半導体領域48は前記ｎチャネルMISFETQnの
ソース領域及びドレイン領域であるｎ+型半導体領域48
と同一層（同一製造工程）で構成されている。保護抵抗
素子Ｒであるｎ+型半導体領域48は前記クランプ用MISFE
TQcのｎ+型半導体領域40に比べて浅い接合深さで形成さ
れる。保護抵抗素子Ｒであるｎ+型半導体領域48の一端
側つまり配線57との接続部分はｎ-型ウエル領域34Bの主
面部に設けられている。つまり、このｎ+型半導体領域4
8の一端側は同一導電型でかつそれに比べて低不純物濃
度のｎ-型ウエル領域34Bを介在させてその下部に配置さ
れた埋込型のｐ+型半導体領域32と接触している。保護
低抗素子Ｒであるｎ+型半導体領域48の他端側つまりク
ランプ用MISFETQcのドレイン領域であるｎ+型半導体領
域40との接続部分はｐ-型ウエル領域35の主面部に設け
られている。 静電気破壊防止回路Ｉのダイオード素子Ｄ1は前記保
護抵抗素子Ｒであるｎ+型半導体領域48とｐ-型ウエル領
域35とのpn接合部に寄生的に形成される。このダイオー
ド素子Ｄ1は、高不純物濃度のｎ+型半導体領域48と低不
純物濃度のｐ-型ウエル領域35とのpn接合で形成される
ので、高い接合耐圧（ブレークダウン電圧）で構成され
る。本実施例のダイオード素子Ｄ1は約20［Ｖ］程度の
接合耐圧を有する。 ダイオード素子Ｄ2は前記クランプ用MISFETQcのドレ
イン領域であるｎ+型半導体領域40と埋込型のｐ+型半導
体領域32とのpn接合部に寄生的に形成される。このダイ
オード素子Ｄ2は、高不純物濃度のｎ+型半導体領域40と
高不純物濃度の埋込型のｐ+型半導体領域32とのpn接合
で形成されるので、低い接合耐圧で構成される。ダイオ
ード素子Ｄ2は約15［Ｖ］程度の接合耐圧を有する。 ダイオード素子Ｄ3は保護抵抗素子Ｒであるｎ+型半導
体領域48に接続されたｎ-型ウエル領域34Bと埋込型のｐ
+型半導体領域32とのpn接合部に寄生的に形成される。
このダイオード素子Ｄ3は、低不純物濃度のｎ-型ウエル
領域34Bと高不純物濃度の埋込型のｐ+型半導体領域32と
のpn接合で形成されるので、前記ダイオード素子Ｄ1に
比べてさらに高い接合耐圧で構成される。ダイオード素
子Ｄ3は約25［Ｖ］程度の接合耐圧を有する。 この静電気破壊防止回路Ｉは、入力信号用外部端子側
から入力段回路Cinに向ってダイオード素子Ｄ3、Ｄ1、
Ｄ2の夫々を順次配置し、段階的に接合耐圧を小さくし
ている。クランプ用MISFETQcのゲート絶縁膜44は本実施
例において18〜22［nm］程度の膜厚の酸化珪素膜で形成
され、ゲート絶縁膜44の絶縁耐圧が約19［Ｖ］程度であ
るので、この絶縁耐圧に比べて前記ダイオード素子Ｄ2
の接合耐圧は小さく設定されている。 また、前記入力信号用外部端子BPに接続される配線57
と保護抵抗素子Ｒであるｎ+型半導体領域48との接続部
分の近傍には静電気破壊防止回路Ｉのダイオード素子Ｄ
4が配置されている。このダイオード素子Ｄ4は主にｎ+
型半導体領域40とその底部に接触された埋込型のｐ+型
半導体領域32とのpn接合部に寄生的に形成される。この
ダイオード素子Ｄ4のカソード領域であるｎ+型半導体領
域40は配線57を通して電源電圧Vccに接続されている。 このように、（７−５）入力信号用外部端子BPとそれ
に直接々続される入力段回路Cinとの間に静電気破壊防
止回路Ｉを有する、混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体中に埋込まれた
前記バイポーラトランジスタＴの素子分離領域と同一層
で形成された埋込型の高不純物濃度のｐ+型半導体領域3
2、及び前記基体の主面部に前記埋込型のｐ+型半導体領
域32に底面を接触させて設けられたｐチャネルMISFETQp
のｎ-型ウエル領域34Bと同一層で形成された低不純物濃
度のｎ-型ウエル領域34Bで形成されたダイオード素子Ｄ
3と、基体の主面部にｎチャネルMISFETQnのｐ-型ウエル
領域35と同一層で形成された低不純物濃度のｐ-型ウエ
ル領域35、及びこのｐ-型ウエル領域35の主面部に前記
ｎチャネルMISFETQnのソース領域及びドレイン領域であ
るｎ+型半導体領域48と同一層で形成された高不純物濃
度のｎ+型半導体領域48で構成されたダイオード素子Ｄ1
と、前記基体中に埋込まれた埋込型の高不純物濃度のｐ
+型半導体領域32、及び前記基体の主面部に前記埋込型
のｐ+型半導体領域32に底面を接触させて設けられた前
記バイポーラトランジスタＴのコレクタ電位引上げ用ｎ
+型半導体領域40と同一層で形成された高不純物濃度の
ｎ+型半導体領域40で形成されたダイオード素子Ｄ2と
を、前記入力信号用外部端子BPから入力段回路Cinに向
って順次並列に配列して構成する。この構成により、前
記入力信号用外部端子BPに入力される過大電流を前記ダ
イオード素子Ｄ3、Ｄ1、Ｄ2の夫々で段階的に低減し、
しかも前記ダイオード素子Ｄ2のpn接合耐圧を入力段回
路Cinのゲート絶縁膜43の静電気破壊耐圧に比べて低く
することができるので、入力段回路Cinの静電気破壊を
防止し、混在型半導体集積回路装置１の静電気破壊耐圧
を向上することができる。また、前記静電気破壊防止回
路Ｉのダイオード素子Ｄ1〜Ｄ3の夫々の形成工程をバイ
ポーラトランジスタＴ、ｎチャネルMISFETQn、ｐチャネ
ルMISFETQpの夫々を形成する工程で兼用することができ
るので、この静電気破壊防止回路Ｉを形成する工程に相
当する分、混在型半導体集積回路装置１の製造工程数を
低減することができる。 また、前記静電気破壊防止回路Ｉのクランプ用MISFET
Qcのソース領域、ドレイン領域の夫々一を前記ダイオー
ド素子Ｄ2のカソード領域側と同一層のｎ+型半導体領域
40で構成する。この構成により、前記ソース領域、ドレ
イン領域の夫々であるｎ+型半導体領域40間の離隔寸法
を不純物導入マスクで規定することができるので、クラ
ンプ用MISFETQcのチャネル長寸法のばらつきを低減する
ことができる。 また、前記クランプ用MISFETQcのゲート電極44のゲー
ト長方向の端部にゲート絶縁膜43に比べて厚い膜厚の絶
縁膜41を設ける。この構成により、クランプ用MISFETQc
のゲート電極44とドレイン領域であるｎ+型半導体領域4
0との間に生じるミラー容量を低減することができるの
で、入力信号の伝達速度を速め、混在型半導体集積回路
装置１の動作速度の高速化を図ることができる。 また、図示しないが、第９図に示す出力部の静電気破
壊防止回路IIのダイオード素子Ｄ5は、前記入力部INの
静電気破壊防止回路Ｉのダイオード素子Ｄ2と実質的に
同一構造で構成される。つまり、ダイオード素子Ｄ
5は、ｎ+型半導体領域40と埋込型のｐ+型半導体領域32
とのpn接合部に寄生的に構成される。このダイオード素
子Ｄ5のカソード領域であるｎ+型半導体領域40は、出力
段回路Coutのプッシュブル回路のｎチャネルMISFETの出
力信号用外部端子BPに接続される側のソース領域、ドレ
イン領域の夫々である。 次に、前述の混在型半導体集積回路装置１の具体的な
製造方法について、第15図乃至第31図（各製造工程毎に
示す要部断面図）を用いて簡単に説明する。
まず、単結晶珪素からなるｐ-型半導体基板30を用意
する。このｐ-型半導体基板30は例えば８〜12［Ω−c
m］程度の抵抗値で形成されている。 次に、前記ｐ-型半導体基板30の全主面上に酸化珪素
膜70、窒化珪素膜71の夫々を順次積層する。下層の酸化
珪素膜70は、下層のｐ-型半導体基板30と上層の窒化珪
素膜71との間の応力を緩和し、又後工程の不純物導入の
際のダメージを緩和できるように構成されている。酸化
珪素膜70は、ｐ-型半導体基板30の主面を例えばスチー
ム酸化法により酸化し、40〜50［nm］程度の膜厚で形成
する。上層の窒化珪素膜71は主に耐酸化マスクとして使
用される。窒化珪素膜71は、例えばCVD法で堆積し、45
〜55［nm］程度の膜厚で形成する。 次に、フォトリソグラフィ技術及びエッチング技術を
使用し、バイポーラトランジスタT1、T2、ｐチャネルMI
SFETQpの夫々の形成領域において、前記上層の窒化珪素
膜71を部分的に除去し、マスク71を形成する。 次に、前記マスク71及びそれを加工したエッチングマ
スク（フォトレジスト膜）を不純物導入マスクとして用
い、下層の酸化珪素膜71を通したｐ-型半導体基板30の
主面部にｎ型不純物31n1を導入する。ｎ型不純物31n
1は、例えば1015［atoms/cm2］程度の不純物濃度のSbを
使用し、90〜110［KeV］程度のエネルギのイオン打込法
で導入する。 次に、前記マスク71上の不純物導入マスクを除去し、
前記マスク71上にｐチャネルMISFETQpの形成領域が開口
されたマスク72を形成する。マスク72は、主に不純物導
入マスクとして使用され、例えばフォトリソグラフィ技
術で形成されたフォトレジスト膜で形成する。 次に、前記マスク72を使用し、第15図に示すように、
ｐチャネルMISFETQpの形成領域において、酸化珪素膜87
0を通してｐ-型半導体基板30の主面部にｎ型不純物31n2
を導入する。ｐチャネルMISFETQpの形成領域はこのｎ型
不純物31n2、前記ｎ型不純物31n1の夫々が導入される。
このｎ型不純物31n2は、前記ｎ型不純物31n1に比べて拡
散速度が速い、例えば1014［atoms/cm2］程度の不純物
濃度のＰを使用し、120〜130［KeV］程度のエネルギの
イオン打込法で導入する。このｎ型不純物31n2を導入し
た後、前記マスク72は除去する。 次に、高温度の熱拡散処理を施し、先に導入されたｎ
型不純物31n1、31n2の夫々に引き伸し拡散を施し、ｐ-
型半導体基板30の主面部にｎ+型半導体領域31a、31bの
夫々を形成する。前記熱拡散処理は例えば1100〜1300
［℃］程度の高温度で約30分程度行う。ｎ+型半導体領
域31aはｐチャネルMISFETQpの形成領域に形成される。
このｎ+型半導体領域31aは、拡散速度の速いｎ型不純物
31n2が導入されているので、ｎ+型半導体領域31bに比べ
て深い接合深さで形成される。ｎ+型半導体領域31bはバ
イポーラトランジスタT1、T2の夫々の形成領域に形成さ
れる。このｎ+型半導体領域31bは逆にｎ+型半導体領域3
1aに比べて浅い接合深さで形成される。 次に、前記マスク71を耐酸化マスクとして使用し、ｎ
+型半導体領域31a、31bの夫々の主面上の酸化珪素膜70
を成長させ、酸化珪素膜70に比べて厚い膜厚の酸化珪素
膜70Aを形成する。この酸化珪素膜70Aは、約1000［℃］
程度のスチーム酸化法により形成し、約300〜400［nm］
程度の膜厚で形成する。酸化珪素膜70Aは、後工程例え
ばｎ-型ウエル領域34A,34Bの夫々のアライメントターゲ
ットとしての段差形状をｐ-型半導体基板30の主面に構
成するために形成される。また、酸化珪素膜70Aは後工
程で形成されるｐ+型半導体領域32aを形成するための不
純物導入マスクとしても使用される。 次に、前記マスク71を除去する。このマスク71は窒化
珪素膜なので例えば熱リン酸で除去する。 次に、前記酸化珪素膜70Aを不純物導入マスクとして
使用し、ｎチャネルMISFETQn、メモリセルアレイMA、入
力部INの夫々の形成領域において、酸化珪素膜70を通し
てｐ-型半導体基板30の主面部にｐ型不純物を導入す
る。ｐ型不純物は、例えば1013［atoms/cm2］程度の不
純物濃度のＢを使用し、20〜40［KeV］程度のエネルギ
のイオン打込法で導入する。 次に、高温度の勲拡散処理を施し、前記ｐ型不純物に
引き伸し拡散を施すことにより、第16図に示すように、
ｐ+型半導体領域32aを形成する。このｐ+型半導体領域3
2aは前記ｎ+型半導体領域31a、31bの夫々に対して自己
整合で形成される。また、前記熱拡散処理は約1000
［℃］程度の高温度で約10〜20分程度行う。 次に、前記ｐ-型半導体基板30の主面上の酸化珪素膜7
0、70Aの夫々を除去し、この除去されたｐ-型半導体基
板30の主面上にｎ-型エピタキシャル層33を成長する。
ｎ-型エピタキシャル層33は、単結晶珪素で形成され、
例えば２〜４［Ω−cm］程度の抵抗値で形成される。こ
のｎ-型エピタキシャル層33は例えば1.4〜1.6［μｍ］
程度の膜厚で形成される。ｎ-型エピタキシャル層33の
成長により、ｐ-型半導体基板30の主面部に形成された
ｎ+型半導体領域31a、31bの夫々からｎ型不純物がｎ-型
エピタキシャル層33に拡散され、埋込型のｎ+型半導体
領域31A、31Bの夫々が形成される。また、同様に、ｐ-
型半導体基板30の主面部に形成されたｐ+型半導体領域3
2aからｐ型不純物がｎ-型エピタキシャル層33に拡散さ
れ、埋込型のｐ+型半導体領域32が形成される。この埋
込型のｎ+型半導体領域31A、31Bの夫々は埋込型のｐ+型
半導体領域32に対して自己整合で形成される。 また、埋込型のｎ+型半導体領域31Aは、拡散速度の遠
いｎ型不純物31n2が導入されているので、埋込型のｎ+
型半導体領域31Bに比べて、ｎ-型エピタキシャル層33側
へのわき上がり量が大きい。
する。このｐ-型半導体基板30は例えば８〜12［Ω−c
m］程度の抵抗値で形成されている。 次に、前記ｐ-型半導体基板30の全主面上に酸化珪素
膜70、窒化珪素膜71の夫々を順次積層する。下層の酸化
珪素膜70は、下層のｐ-型半導体基板30と上層の窒化珪
素膜71との間の応力を緩和し、又後工程の不純物導入の
際のダメージを緩和できるように構成されている。酸化
珪素膜70は、ｐ-型半導体基板30の主面を例えばスチー
ム酸化法により酸化し、40〜50［nm］程度の膜厚で形成
する。上層の窒化珪素膜71は主に耐酸化マスクとして使
用される。窒化珪素膜71は、例えばCVD法で堆積し、45
〜55［nm］程度の膜厚で形成する。 次に、フォトリソグラフィ技術及びエッチング技術を
使用し、バイポーラトランジスタT1、T2、ｐチャネルMI
SFETQpの夫々の形成領域において、前記上層の窒化珪素
膜71を部分的に除去し、マスク71を形成する。 次に、前記マスク71及びそれを加工したエッチングマ
スク（フォトレジスト膜）を不純物導入マスクとして用
い、下層の酸化珪素膜71を通したｐ-型半導体基板30の
主面部にｎ型不純物31n1を導入する。ｎ型不純物31n
1は、例えば1015［atoms/cm2］程度の不純物濃度のSbを
使用し、90〜110［KeV］程度のエネルギのイオン打込法
で導入する。 次に、前記マスク71上の不純物導入マスクを除去し、
前記マスク71上にｐチャネルMISFETQpの形成領域が開口
されたマスク72を形成する。マスク72は、主に不純物導
入マスクとして使用され、例えばフォトリソグラフィ技
術で形成されたフォトレジスト膜で形成する。 次に、前記マスク72を使用し、第15図に示すように、
ｐチャネルMISFETQpの形成領域において、酸化珪素膜87
0を通してｐ-型半導体基板30の主面部にｎ型不純物31n2
を導入する。ｐチャネルMISFETQpの形成領域はこのｎ型
不純物31n2、前記ｎ型不純物31n1の夫々が導入される。
このｎ型不純物31n2は、前記ｎ型不純物31n1に比べて拡
散速度が速い、例えば1014［atoms/cm2］程度の不純物
濃度のＰを使用し、120〜130［KeV］程度のエネルギの
イオン打込法で導入する。このｎ型不純物31n2を導入し
た後、前記マスク72は除去する。 次に、高温度の熱拡散処理を施し、先に導入されたｎ
型不純物31n1、31n2の夫々に引き伸し拡散を施し、ｐ-
型半導体基板30の主面部にｎ+型半導体領域31a、31bの
夫々を形成する。前記熱拡散処理は例えば1100〜1300
［℃］程度の高温度で約30分程度行う。ｎ+型半導体領
域31aはｐチャネルMISFETQpの形成領域に形成される。
このｎ+型半導体領域31aは、拡散速度の速いｎ型不純物
31n2が導入されているので、ｎ+型半導体領域31bに比べ
て深い接合深さで形成される。ｎ+型半導体領域31bはバ
イポーラトランジスタT1、T2の夫々の形成領域に形成さ
れる。このｎ+型半導体領域31bは逆にｎ+型半導体領域3
1aに比べて浅い接合深さで形成される。 次に、前記マスク71を耐酸化マスクとして使用し、ｎ
+型半導体領域31a、31bの夫々の主面上の酸化珪素膜70
を成長させ、酸化珪素膜70に比べて厚い膜厚の酸化珪素
膜70Aを形成する。この酸化珪素膜70Aは、約1000［℃］
程度のスチーム酸化法により形成し、約300〜400［nm］
程度の膜厚で形成する。酸化珪素膜70Aは、後工程例え
ばｎ-型ウエル領域34A,34Bの夫々のアライメントターゲ
ットとしての段差形状をｐ-型半導体基板30の主面に構
成するために形成される。また、酸化珪素膜70Aは後工
程で形成されるｐ+型半導体領域32aを形成するための不
純物導入マスクとしても使用される。 次に、前記マスク71を除去する。このマスク71は窒化
珪素膜なので例えば熱リン酸で除去する。 次に、前記酸化珪素膜70Aを不純物導入マスクとして
使用し、ｎチャネルMISFETQn、メモリセルアレイMA、入
力部INの夫々の形成領域において、酸化珪素膜70を通し
てｐ-型半導体基板30の主面部にｐ型不純物を導入す
る。ｐ型不純物は、例えば1013［atoms/cm2］程度の不
純物濃度のＢを使用し、20〜40［KeV］程度のエネルギ
のイオン打込法で導入する。 次に、高温度の勲拡散処理を施し、前記ｐ型不純物に
引き伸し拡散を施すことにより、第16図に示すように、
ｐ+型半導体領域32aを形成する。このｐ+型半導体領域3
2aは前記ｎ+型半導体領域31a、31bの夫々に対して自己
整合で形成される。また、前記熱拡散処理は約1000
［℃］程度の高温度で約10〜20分程度行う。 次に、前記ｐ-型半導体基板30の主面上の酸化珪素膜7
0、70Aの夫々を除去し、この除去されたｐ-型半導体基
板30の主面上にｎ-型エピタキシャル層33を成長する。
ｎ-型エピタキシャル層33は、単結晶珪素で形成され、
例えば２〜４［Ω−cm］程度の抵抗値で形成される。こ
のｎ-型エピタキシャル層33は例えば1.4〜1.6［μｍ］
程度の膜厚で形成される。ｎ-型エピタキシャル層33の
成長により、ｐ-型半導体基板30の主面部に形成された
ｎ+型半導体領域31a、31bの夫々からｎ型不純物がｎ-型
エピタキシャル層33に拡散され、埋込型のｎ+型半導体
領域31A、31Bの夫々が形成される。また、同様に、ｐ-
型半導体基板30の主面部に形成されたｐ+型半導体領域3
2aからｐ型不純物がｎ-型エピタキシャル層33に拡散さ
れ、埋込型のｐ+型半導体領域32が形成される。この埋
込型のｎ+型半導体領域31A、31Bの夫々は埋込型のｐ+型
半導体領域32に対して自己整合で形成される。 また、埋込型のｎ+型半導体領域31Aは、拡散速度の遠
いｎ型不純物31n2が導入されているので、埋込型のｎ+
型半導体領域31Bに比べて、ｎ-型エピタキシャル層33側
へのわき上がり量が大きい。
次に、前記ｎ-型エピタキシャル層33の表面上に形成
される酸化珪素膜を除去した後、この露出されたｎ-型
エピタキシャル層33の主面上に酸化珪素膜73、窒化珪素
膜74の夫々を順次積層する。酸化珪素膜73は、約900〜1
000［℃］程度の高温度のスチーム酸化法により形成
し、例えば40〜50［nm］程度の膜厚で形成する。この酸
化珪素膜73はバッファ層として使用される。前記窒化珪
素膜74は不純物導入マスク、耐酸化マスクの夫々に使用
する。窒化珪素膜74は、例えばCVD法で堆積させ、40〜6
0［nm］程度の膜厚で形成する。 次に、バイポーラトランジスタT1、T2、ｐチャネルMI
SFETQp、入力部INの夫々の形成領域において、前記上層
の窒化珪素膜74を除去し、マスク74を形成する。このマ
スク74はフォトリソグラフィ技術及びエッチング技術で
加工する。 次に、前記マスク74及びそれを加工したエッチングマ
スク（フォトレジスト膜）を不純物導入マスクとして使
用し、酸化珪素膜73を通してｎ-型エピタキシャル層33
の主面部にｎ型不純物34n1を導入する。ｎ型不純物34n1
は、例えば1012［atoms/cm2］程度の不純物濃度のＰを
使用し、120〜130［KeV］程度のエネルギのイオン打込
法で導入する。 次に、マスク74上の不純物導入マスクを除去し、前記
マスク74上にバイポーラトランジスタT1の形成領域が開
口されたマスク75を形成する。このバイポーラトランジ
スタT1は、例えば入出力段ECLゲート回路等で使用さ
れ、高速性能を要求されるトランジスタとして構成され
る。前記マスク75は、主に不純物導入マスクとして使用
され、例えばフォトリソグラフィ技術で形成されたフォ
トレジスト膜で形成する。 次に、前記マスク75を使用し、第17図に示すように、
バイポーラトランジスタT1の形成領域において、酸化珪
素膜73を通してｎ-型エピタキシャル層33の主面部にｎ
型不純物34n2を導入する。ｎ型不純物34n2は、例えば10
13［atoms/cm2］程度の不純物濃度のＰを使用し、120〜
130［KeV］程度のエネルギのイオン打込法で導入する。
このｎ型不純物34n2を導入した後、マスク75は除去され
る。このバイポーラトランジスタT1の形成領域におい
て、ｎ-型エピタキシャル層33の主面部はｎ型不純物34n
1、34n2の夫々を導入しているので、他の領域に比べて
ｎ型不純物濃度が高くなっている。ｎ型不純物34n1、34
n2の夫々は後工程によりバイポーラトランジスタT1の真
性コレクタ領域（ｎ型ウエル領域34B）を形成するの
で、この真性コレクタ領域の抵抗値を低減し、前述のよ
うにバイポーラトランジスタT1の周波数特性を向上する
ことができる。 次に、前記マスク74を耐酸化マスクとして使用し、マ
スク74から露出する酸化珪素膜73を成長させ、それに比
べて厚い膜厚の酸化珪素膜73Aを形成する。酸化珪素膜7
3Aは前記マスク74を除去するマスク及び不純物導入マス
クとして使用される。また、酸化珪素膜73Aは後工程例
えば素子間分離用絶縁膜36のアライメントターゲットと
して使用される段差形状を形成する。酸化珪素膜73A
は、約900〜1000［℃］の高温度のスチーム酸化法によ
り形成し、例えば110〜130［nm］程度の膜厚で形成す
る。 次に、前記マスク74を選択的に除去する。マスク74は
例えば熱リン酸で除去する。 次に、前記酸化珪素膜73Aを不純物導入マスクとして
使用し、酸化珪素膜73を通してｎ-型エピタキシャル層3
3の主面部にＰ型不純物を導入する。ｐ型不純物は、例
えば1012［atoms/cm2］程度の不純物濃度のBF2（又は
Ｂ）を使用し、50〜70［KeV］程度のエネルギのイオン
打込法で導入する。このｐ型不純物は、前記酸化珪素膜
73Aの膜厚を厚く形成しているので、前記ｎ型不純物34n
1、34n2の夫々が導入された領域には導入されず、ｎ型
不純物34n1、34n2の夫々に対して自己整合で導入され
る。 次に、高温度の熱拡散処理を施し、前記ｎ型不純物34
n1、34n2、ｐ型不純物の夫々に引き伸し拡散を施し、第
18図に示すように、ｎ-型ウエル領域34A、ｎ型ウエル領
域34B、ｎ-型ウエル領域34B、ｐ-型ウエル領域32の夫々
を形成する。前記熱拡散処理は例えば1100〜1300［℃］
程度の高温度の雰囲気中で約20〜40分行う。このｎ-型
ウエル領域34A、34B、ｎ型ウエル領域34Bの夫々はｐ-型
ウエル領域32に対して自己整合で形成される。 前述のように、バイポーラトランジスタT1の真性コレ
クタ領域として使用されるｎ型ウエル領域34Bは不純物
濃度が高いので例えば６［GHz］程度の高い遮断周波数
特性を得ることができる。また、バイポーラトランジス
タT2の真性コレクタ領域として使用されるｎ-型ウエル
領域34Bは、不純物濃度が低いので、コレクターベース
間耐圧が約10［Ｖ］程度の高耐圧化を得ることができ
る。つまり、本実施例の混在型半導体集積回路装置１は
２種類のバイポーラトランジスタT1、T2の夫々を備えて
いる。
される酸化珪素膜を除去した後、この露出されたｎ-型
エピタキシャル層33の主面上に酸化珪素膜73、窒化珪素
膜74の夫々を順次積層する。酸化珪素膜73は、約900〜1
000［℃］程度の高温度のスチーム酸化法により形成
し、例えば40〜50［nm］程度の膜厚で形成する。この酸
化珪素膜73はバッファ層として使用される。前記窒化珪
素膜74は不純物導入マスク、耐酸化マスクの夫々に使用
する。窒化珪素膜74は、例えばCVD法で堆積させ、40〜6
0［nm］程度の膜厚で形成する。 次に、バイポーラトランジスタT1、T2、ｐチャネルMI
SFETQp、入力部INの夫々の形成領域において、前記上層
の窒化珪素膜74を除去し、マスク74を形成する。このマ
スク74はフォトリソグラフィ技術及びエッチング技術で
加工する。 次に、前記マスク74及びそれを加工したエッチングマ
スク（フォトレジスト膜）を不純物導入マスクとして使
用し、酸化珪素膜73を通してｎ-型エピタキシャル層33
の主面部にｎ型不純物34n1を導入する。ｎ型不純物34n1
は、例えば1012［atoms/cm2］程度の不純物濃度のＰを
使用し、120〜130［KeV］程度のエネルギのイオン打込
法で導入する。 次に、マスク74上の不純物導入マスクを除去し、前記
マスク74上にバイポーラトランジスタT1の形成領域が開
口されたマスク75を形成する。このバイポーラトランジ
スタT1は、例えば入出力段ECLゲート回路等で使用さ
れ、高速性能を要求されるトランジスタとして構成され
る。前記マスク75は、主に不純物導入マスクとして使用
され、例えばフォトリソグラフィ技術で形成されたフォ
トレジスト膜で形成する。 次に、前記マスク75を使用し、第17図に示すように、
バイポーラトランジスタT1の形成領域において、酸化珪
素膜73を通してｎ-型エピタキシャル層33の主面部にｎ
型不純物34n2を導入する。ｎ型不純物34n2は、例えば10
13［atoms/cm2］程度の不純物濃度のＰを使用し、120〜
130［KeV］程度のエネルギのイオン打込法で導入する。
このｎ型不純物34n2を導入した後、マスク75は除去され
る。このバイポーラトランジスタT1の形成領域におい
て、ｎ-型エピタキシャル層33の主面部はｎ型不純物34n
1、34n2の夫々を導入しているので、他の領域に比べて
ｎ型不純物濃度が高くなっている。ｎ型不純物34n1、34
n2の夫々は後工程によりバイポーラトランジスタT1の真
性コレクタ領域（ｎ型ウエル領域34B）を形成するの
で、この真性コレクタ領域の抵抗値を低減し、前述のよ
うにバイポーラトランジスタT1の周波数特性を向上する
ことができる。 次に、前記マスク74を耐酸化マスクとして使用し、マ
スク74から露出する酸化珪素膜73を成長させ、それに比
べて厚い膜厚の酸化珪素膜73Aを形成する。酸化珪素膜7
3Aは前記マスク74を除去するマスク及び不純物導入マス
クとして使用される。また、酸化珪素膜73Aは後工程例
えば素子間分離用絶縁膜36のアライメントターゲットと
して使用される段差形状を形成する。酸化珪素膜73A
は、約900〜1000［℃］の高温度のスチーム酸化法によ
り形成し、例えば110〜130［nm］程度の膜厚で形成す
る。 次に、前記マスク74を選択的に除去する。マスク74は
例えば熱リン酸で除去する。 次に、前記酸化珪素膜73Aを不純物導入マスクとして
使用し、酸化珪素膜73を通してｎ-型エピタキシャル層3
3の主面部にＰ型不純物を導入する。ｐ型不純物は、例
えば1012［atoms/cm2］程度の不純物濃度のBF2（又は
Ｂ）を使用し、50〜70［KeV］程度のエネルギのイオン
打込法で導入する。このｐ型不純物は、前記酸化珪素膜
73Aの膜厚を厚く形成しているので、前記ｎ型不純物34n
1、34n2の夫々が導入された領域には導入されず、ｎ型
不純物34n1、34n2の夫々に対して自己整合で導入され
る。 次に、高温度の熱拡散処理を施し、前記ｎ型不純物34
n1、34n2、ｐ型不純物の夫々に引き伸し拡散を施し、第
18図に示すように、ｎ-型ウエル領域34A、ｎ型ウエル領
域34B、ｎ-型ウエル領域34B、ｐ-型ウエル領域32の夫々
を形成する。前記熱拡散処理は例えば1100〜1300［℃］
程度の高温度の雰囲気中で約20〜40分行う。このｎ-型
ウエル領域34A、34B、ｎ型ウエル領域34Bの夫々はｐ-型
ウエル領域32に対して自己整合で形成される。 前述のように、バイポーラトランジスタT1の真性コレ
クタ領域として使用されるｎ型ウエル領域34Bは不純物
濃度が高いので例えば６［GHz］程度の高い遮断周波数
特性を得ることができる。また、バイポーラトランジス
タT2の真性コレクタ領域として使用されるｎ-型ウエル
領域34Bは、不純物濃度が低いので、コレクターベース
間耐圧が約10［Ｖ］程度の高耐圧化を得ることができ
る。つまり、本実施例の混在型半導体集積回路装置１は
２種類のバイポーラトランジスタT1、T2の夫々を備えて
いる。
次に、前記酸化珪素膜73上、73A上の夫々を含む基体
全面に窒化珪素膜76を形成する。この窒化珪素膜76は不
純物導入マスク及び耐酸化マスクとして使用される。こ
の窒化珪素膜76は、例えばCVD法で堆積し、100〜150［n
m］程度の厚い膜厚で形成する。窒化珪素膜76は素子間
分離用絶縁膜36を形成する耐酸化マスクとして使用さ
れ、厚い膜厚の窒化珪素膜76は素子間分離用絶縁膜36を
形成する際の横方向の酸化量所謂バーズビークを低減で
きるようになっている。 次に、前記窒化珪素膜76上に、素子分離領域が開口さ
れたマスク77を形成する。マスク77はフォトリソグラフ
ィ技術を使用し形成する。つまり、マスク77は、フォト
レジスト膜を塗布し、露光処理、現象処理の夫々を順次
施して所定部分を開口し、この後にベーク処理又は紫外
線照射処理を施しフォトレジスト膜を硬化させることに
より形成する。このマスク77は、ベーク処理又は紫外線
照射処理を施し硬化させているので、この後にさらにフ
ォトレジスト膜でマスクを形成した場合においても除去
されない。前記ベーク処理は約100〜120［℃］程度の温
度で行う。 次に、前記マスク77をエッチングマスクとして使用
し、このマスク77から露出する下層の窒化珪素膜76を加
工してマスク76を形成する。 次に、前記マスク77上にｐ-型ウエル領域35の領域が
開口されたマスク78を形成する。マスク78はフォトリソ
グラフィ技術を使用したフォトレジスト膜で形成する。
マスク78は主に不純物導入マスクとして使用される。こ
のマスク78を形成する際には、その下層のマスク77は前
述のように硬化されているので除去されない。 次に、マスク77、78、厚い膜厚の酸化珪素膜73Aを不
純物導入マスクとして使用し、第19図に示すように、ｐ
-型ウエル領域35の非活性領域の主面部にｐ型不純物37p
を導入する。このｐ型不純物37pはｐ-型ウエル領域35の
活性領域の主面部にはマスク77及び酸化珪素膜73Aが存
在するので導入されない。また、ｐ型不純物37pはｎ-型
ウエル領域34A、34B、ｎ型ウエル領域34Bの夫々の活性
領域及び非活性領域の主面部にはマスク77、78、酸化珪
素膜73Aが存在するので導入されない。このｐ型不純物3
7pは、例えば1013［atoms/cm2］程度の不純物濃度のＢ
を使用し、100〜150（本実施例では120〜130）［KeV］
程度の高エネルギのイオン打込法で導入する。つまり、
ｐ型不純物37pは、この後に形成される素子間分離用絶
縁膜36の底部分に不純物濃度のピークを有する（ｐ-型
ウエル領域35の表面から前記素子間分離用絶縁膜36の膜
厚の２分の１の寸法に相当する深さの位置に不純物濃度
のピークを有する）ように導入される。 次に、前記マスク78、77の夫々をアッシング処理等に
より順次除去し、マスク76を露出させる。そして、この
マスク76を耐酸化マスクとして使用し、マスク76から露
出する酸化珪素膜73、73Aの夫々を成長させることによ
り、素子間分離用絶縁膜36を形成することができる。素
子間分離用絶縁膜36は、約1000［℃］程度の高温度のス
チーム酸化法により形成し、約600〜800［nm］程度の膜
厚で形成する。この素子間分離用絶縁膜36を形成する高
温度のスチーム酸化法により、先に導入されたｐ型不純
物37pに引き伸し拡散が施され、ｐ型チャネルストッパ
領域37が形成される。ｐ型チャネルストッパ領域37を形
成するｐ型不純物37pは前述のように主に素子間分離用
絶縁膜36を形成するマスク76を用いて導入されているの
で、ｐ型チャネルストッパ領域37は素子間分離用絶縁膜
36に対して自己整合で形成される。この後、前記マスク
76を例えば熱リン酸により除去する（第20図参照）。そ
して、第20図に示すように、ｎ-型ウエル領域34A、34
B、ｎ型ウエル領域34B、ｐ-型ウエル領域35の夫々の活
性領域の主面上に酸化珪素膜79を形成する。この酸化珪
素膜79は、素子間分離用絶縁膜36を形成する際に素子間
分離用絶縁膜36の端部に形成される窒化物所謂ホワイト
リボンを除去する目的で形成される。酸化珪素膜79は、
900〜1000［℃］程度のスチーム酸化法により形成し、
約50〜70［nm］程度の膜厚で形成される。 前記ｐ型チャネルストッパ領域37は、第32図（基板表
面からの不純物濃度分布を示す図）に示すように、高エ
ネルギのイオン打込法でｐ型不純物37pをｐ-型ウエル領
域35の表面から深い位置に導入しているので、素子間分
離用絶縁膜36とｐ-型ウエル領域35との界面部分のｐ-型
ウエル領域35の表面において最大の不純物濃度を有して
いる。また、ｐ型チャネルストッパ領域37のｐ型不純物
37pは、素子間分離用絶縁膜36の酸化時にその中に取り
込まれる量が少ない。つまり、同第32図に示すように、
ｐ型チャネルストッパ領域37の表面の不純物濃度は素子
間分離用絶縁膜36中に取り込まれる不純物濃度に比べて
高くなる。したがって、ｐ型チャネルストッパ領域37
は、素子間分離用絶縁膜36下の表面の不純物濃度を高く
することができるので、寄生MOSのしきい値電圧を高
め、素子間分離能力を高めることができる。また、ｐ型
チャネルストッパ領域37は、表面の不純物濃度を高くす
ることができ、素子間分離用絶縁膜36中に取り込まれる
量を見込んでｐ型不純物37pを導入することがなくなる
ので、横方向の拡散量（ｐ型不純物37Pの活性領域側へ
のしみだし量）を低減することができる。 このように、（18-10）ｐ-型ウエル領域35の非活性領
域の主面に形成されるｐ型チャネルストッパ領域37及び
素子間分離用絶縁膜36で周囲を規定された活性領域の主
面にｎチャネルMISFETQnを構成する混在型半導体集積回
路装置１において、前記ｐ型チャネルストッパ領域37と
前記素子間分離用絶縁膜36との境界部分での前記ｐ型チ
ャネルストッパ領域37の不純物濃度を、前記ｐ型チャネ
ルストッパ領域37を形成するｐ型不純物37pが前記素子
間分離用絶縁膜36中に取ち込まれるｐ型不純物の濃度に
比べて高く構成する（第32図参照）。この構成はｐ型チ
ャネルストッパ領域37を形成するｐ型不純物37pを高エ
ネルギのイオン打込法で導入することによリ形成され
る。この構成により、前記素子間分離用絶縁膜36中にｐ
型不純物37pが取り込まれる量を低減し、前記素子間分
離用絶縁膜36下のＰ型チャネルストッパ領域37の不純物
濃度を高くすることができるので、寄生MOSのしきい値
電圧を高くして素子間分離能力を向上し、混在型半導体
集積回路装置１の集積度を向上することができると共
に、前記素子間分離用絶縁膜36中にｐ型不純物37pが取
り込まれる量を低減し、前記ｐ型チャネルストッパ領域
37の不純物濃度を過剰に高くする必要がないので、ｐ型
チャネルストッパ領域37を形成するｐ型不純物37pの活
性領域側への回り込み量を低減して前記ｎチャネルMISF
ETQnの狭チャネル効果を低減し、より混在型半導体集積
回路装置１の集積度を向上することができる。
全面に窒化珪素膜76を形成する。この窒化珪素膜76は不
純物導入マスク及び耐酸化マスクとして使用される。こ
の窒化珪素膜76は、例えばCVD法で堆積し、100〜150［n
m］程度の厚い膜厚で形成する。窒化珪素膜76は素子間
分離用絶縁膜36を形成する耐酸化マスクとして使用さ
れ、厚い膜厚の窒化珪素膜76は素子間分離用絶縁膜36を
形成する際の横方向の酸化量所謂バーズビークを低減で
きるようになっている。 次に、前記窒化珪素膜76上に、素子分離領域が開口さ
れたマスク77を形成する。マスク77はフォトリソグラフ
ィ技術を使用し形成する。つまり、マスク77は、フォト
レジスト膜を塗布し、露光処理、現象処理の夫々を順次
施して所定部分を開口し、この後にベーク処理又は紫外
線照射処理を施しフォトレジスト膜を硬化させることに
より形成する。このマスク77は、ベーク処理又は紫外線
照射処理を施し硬化させているので、この後にさらにフ
ォトレジスト膜でマスクを形成した場合においても除去
されない。前記ベーク処理は約100〜120［℃］程度の温
度で行う。 次に、前記マスク77をエッチングマスクとして使用
し、このマスク77から露出する下層の窒化珪素膜76を加
工してマスク76を形成する。 次に、前記マスク77上にｐ-型ウエル領域35の領域が
開口されたマスク78を形成する。マスク78はフォトリソ
グラフィ技術を使用したフォトレジスト膜で形成する。
マスク78は主に不純物導入マスクとして使用される。こ
のマスク78を形成する際には、その下層のマスク77は前
述のように硬化されているので除去されない。 次に、マスク77、78、厚い膜厚の酸化珪素膜73Aを不
純物導入マスクとして使用し、第19図に示すように、ｐ
-型ウエル領域35の非活性領域の主面部にｐ型不純物37p
を導入する。このｐ型不純物37pはｐ-型ウエル領域35の
活性領域の主面部にはマスク77及び酸化珪素膜73Aが存
在するので導入されない。また、ｐ型不純物37pはｎ-型
ウエル領域34A、34B、ｎ型ウエル領域34Bの夫々の活性
領域及び非活性領域の主面部にはマスク77、78、酸化珪
素膜73Aが存在するので導入されない。このｐ型不純物3
7pは、例えば1013［atoms/cm2］程度の不純物濃度のＢ
を使用し、100〜150（本実施例では120〜130）［KeV］
程度の高エネルギのイオン打込法で導入する。つまり、
ｐ型不純物37pは、この後に形成される素子間分離用絶
縁膜36の底部分に不純物濃度のピークを有する（ｐ-型
ウエル領域35の表面から前記素子間分離用絶縁膜36の膜
厚の２分の１の寸法に相当する深さの位置に不純物濃度
のピークを有する）ように導入される。 次に、前記マスク78、77の夫々をアッシング処理等に
より順次除去し、マスク76を露出させる。そして、この
マスク76を耐酸化マスクとして使用し、マスク76から露
出する酸化珪素膜73、73Aの夫々を成長させることによ
り、素子間分離用絶縁膜36を形成することができる。素
子間分離用絶縁膜36は、約1000［℃］程度の高温度のス
チーム酸化法により形成し、約600〜800［nm］程度の膜
厚で形成する。この素子間分離用絶縁膜36を形成する高
温度のスチーム酸化法により、先に導入されたｐ型不純
物37pに引き伸し拡散が施され、ｐ型チャネルストッパ
領域37が形成される。ｐ型チャネルストッパ領域37を形
成するｐ型不純物37pは前述のように主に素子間分離用
絶縁膜36を形成するマスク76を用いて導入されているの
で、ｐ型チャネルストッパ領域37は素子間分離用絶縁膜
36に対して自己整合で形成される。この後、前記マスク
76を例えば熱リン酸により除去する（第20図参照）。そ
して、第20図に示すように、ｎ-型ウエル領域34A、34
B、ｎ型ウエル領域34B、ｐ-型ウエル領域35の夫々の活
性領域の主面上に酸化珪素膜79を形成する。この酸化珪
素膜79は、素子間分離用絶縁膜36を形成する際に素子間
分離用絶縁膜36の端部に形成される窒化物所謂ホワイト
リボンを除去する目的で形成される。酸化珪素膜79は、
900〜1000［℃］程度のスチーム酸化法により形成し、
約50〜70［nm］程度の膜厚で形成される。 前記ｐ型チャネルストッパ領域37は、第32図（基板表
面からの不純物濃度分布を示す図）に示すように、高エ
ネルギのイオン打込法でｐ型不純物37pをｐ-型ウエル領
域35の表面から深い位置に導入しているので、素子間分
離用絶縁膜36とｐ-型ウエル領域35との界面部分のｐ-型
ウエル領域35の表面において最大の不純物濃度を有して
いる。また、ｐ型チャネルストッパ領域37のｐ型不純物
37pは、素子間分離用絶縁膜36の酸化時にその中に取り
込まれる量が少ない。つまり、同第32図に示すように、
ｐ型チャネルストッパ領域37の表面の不純物濃度は素子
間分離用絶縁膜36中に取り込まれる不純物濃度に比べて
高くなる。したがって、ｐ型チャネルストッパ領域37
は、素子間分離用絶縁膜36下の表面の不純物濃度を高く
することができるので、寄生MOSのしきい値電圧を高
め、素子間分離能力を高めることができる。また、ｐ型
チャネルストッパ領域37は、表面の不純物濃度を高くす
ることができ、素子間分離用絶縁膜36中に取り込まれる
量を見込んでｐ型不純物37pを導入することがなくなる
ので、横方向の拡散量（ｐ型不純物37Pの活性領域側へ
のしみだし量）を低減することができる。 このように、（18-10）ｐ-型ウエル領域35の非活性領
域の主面に形成されるｐ型チャネルストッパ領域37及び
素子間分離用絶縁膜36で周囲を規定された活性領域の主
面にｎチャネルMISFETQnを構成する混在型半導体集積回
路装置１において、前記ｐ型チャネルストッパ領域37と
前記素子間分離用絶縁膜36との境界部分での前記ｐ型チ
ャネルストッパ領域37の不純物濃度を、前記ｐ型チャネ
ルストッパ領域37を形成するｐ型不純物37pが前記素子
間分離用絶縁膜36中に取ち込まれるｐ型不純物の濃度に
比べて高く構成する（第32図参照）。この構成はｐ型チ
ャネルストッパ領域37を形成するｐ型不純物37pを高エ
ネルギのイオン打込法で導入することによリ形成され
る。この構成により、前記素子間分離用絶縁膜36中にｐ
型不純物37pが取り込まれる量を低減し、前記素子間分
離用絶縁膜36下のＰ型チャネルストッパ領域37の不純物
濃度を高くすることができるので、寄生MOSのしきい値
電圧を高くして素子間分離能力を向上し、混在型半導体
集積回路装置１の集積度を向上することができると共
に、前記素子間分離用絶縁膜36中にｐ型不純物37pが取
り込まれる量を低減し、前記ｐ型チャネルストッパ領域
37の不純物濃度を過剰に高くする必要がないので、ｐ型
チャネルストッパ領域37を形成するｐ型不純物37pの活
性領域側への回り込み量を低減して前記ｎチャネルMISF
ETQnの狭チャネル効果を低減し、より混在型半導体集積
回路装置１の集積度を向上することができる。
次に、第21図に示すように、前記バイポーラトランジ
スタT1の形成領域においてｎ型ウエル領域34Bの主面
部、バイポーラトランジスタT2の形成領域においてｎ-
型ウエル領域34Bの主面部の夫々にコレクタ電位引上げ
用ｎ+型半導体領域40を形成すると共に、入力部INの静
電気破壊防止回路Ｉのクランプ用MISFETQcの形成領域に
おいてｎ-型ウエル領域34Bの主面部にｎ+型半導体領域4
0を形成する。つまり、コレクタ電位引上げ用ｎ+型半導
体領域40、ｎ+型半導体領域40の夫々は同一製造工程で
形成される。コレクタ電位引上げ用ｎ+型半導体領域4
0、ｎ+型半導体領域40の夫々は、例えば1015〜1016［at
oms/cm2］程度の不純物濃度のｐを使用し、90〜110［Ke
V］程度のエネルギのイオン打込法で導入する。コレク
タ電位引上げ用ｎ+型半導体領域40、ｎ+型半導体領域40
の夫々は埋込型のｎ+型半導体領域31B、埋込型のｐ+型
半導体領域32に接触できるように、拡散速度の速いＰを
ｎ型不純物として使用する。このｎ型不純物は、活性化
を目的とし、かつ不純物導入のダメージを低減し、かつ
深い接合深さを得るために、導入後に約1000［℃］程度
の高温度で約20〜30分程度の熱処理が施される。また、
前記ｎ型不純物はフォトリソグラフィ技術で形成した不
純物導入マスク（フォトレジスト膜）を用いて導入され
る。
スタT1の形成領域においてｎ型ウエル領域34Bの主面
部、バイポーラトランジスタT2の形成領域においてｎ-
型ウエル領域34Bの主面部の夫々にコレクタ電位引上げ
用ｎ+型半導体領域40を形成すると共に、入力部INの静
電気破壊防止回路Ｉのクランプ用MISFETQcの形成領域に
おいてｎ-型ウエル領域34Bの主面部にｎ+型半導体領域4
0を形成する。つまり、コレクタ電位引上げ用ｎ+型半導
体領域40、ｎ+型半導体領域40の夫々は同一製造工程で
形成される。コレクタ電位引上げ用ｎ+型半導体領域4
0、ｎ+型半導体領域40の夫々は、例えば1015〜1016［at
oms/cm2］程度の不純物濃度のｐを使用し、90〜110［Ke
V］程度のエネルギのイオン打込法で導入する。コレク
タ電位引上げ用ｎ+型半導体領域40、ｎ+型半導体領域40
の夫々は埋込型のｎ+型半導体領域31B、埋込型のｐ+型
半導体領域32に接触できるように、拡散速度の速いＰを
ｎ型不純物として使用する。このｎ型不純物は、活性化
を目的とし、かつ不純物導入のダメージを低減し、かつ
深い接合深さを得るために、導入後に約1000［℃］程度
の高温度で約20〜30分程度の熱処理が施される。また、
前記ｎ型不純物はフォトリソグラフィ技術で形成した不
純物導入マスク（フォトレジスト膜）を用いて導入され
る。
次に、前記ｎチャネルMISFETQnの形成領域においてｐ
-型ウエル領域35の主面部、ｐチャネルMISFETQpの形成
領域においてｎ-型ウエル領域34Aの主面部の夫々を含む
基板全面に、第１回目のしきい値電圧調整用不純物を導
入する。このしきい値電圧調整用不純物は、例えば1012
［atoms/cm2］程度の不純物濃度のＢを使用し、20〜40
［KeV］程度のエネルギのイオン打込法で導入する。こ
のしきい値電圧調整用不純物は標準のしきい値電圧を有
するｎチャネルMISFETQn、所定の絶対値で高いしきい値
電圧を有するｐチャネルMISFETQpの夫々のしきい値電圧
を調整するための不純物である。本実施例において、ｎ
チャネルMISFETQnは約0.6［Ｖ］の標準の絶対値で低い
しきい値電圧に調整される。ｐチャネルMISFETQpは約−
0.8［Ｖ］の絶対値で高いしきい値電圧に調整される。
例えば、第33図（等価回路図）に示すバイポーラトラン
ジスタ及びCMOSを混在させたBi-CMOSゲート回路III及び
次段のCMOSゲート回路IVにおいて、すべてのｐチャネル
MISFETQpは前述の高いしきい値電圧に調整される。 次に、特定のｎチャネルMISFETQnの形成領域において
ｐ-型ウエル領域35の主面部、特定以外のｐチャネルMIS
FETQpの形成領域においてｎ-型ウエル領域34Aの主面部
の夫々に第２回目のしきい値電圧調整用不純物を導入す
る。このしきい値電圧調整用不純物は、1011〜1012［at
oms/cm2］程度の不純物濃度のＢを使用し、20〜40［Ke
V］程度のエネルギのイオン打込法で導入する。前記同
第33図（等価回路図）に第２回目のしきい値電圧調整用
不純物が導入される領域を破線で囲んである。特定のｎ
チャネルMISFETQnは次段のCMOSゲート回路IVのｎチャネ
ルMISFETQnである。この特定のｎチャネルMISFETQnは、
第２回目のしきい値電圧調整用不純物の導入により、高
いしきい値電圧約0.8［Ｖ］に設定される。また、特定
のｐチャネルMISFETQpは同様に次段のCMOSゲート回路IV
のｐチャネルMISFETQpである。この特定のｐチャネルMI
SFETQpは予じめ第１回目のしきい値電圧調整用不純物の
導入により絶対値で高いしきい値電圧に設定されてい
る。第２回目のしきい値電圧調整用不純物は、前記特定
以外のｐチャネルMISFETQpに導入され、標準の絶対値で
低いしきい値電圧約−0.6［Ｖ］に設定される。 第33図に示すBi-CMOSゲート回路IIIは、入力信号電圧
Sinが約０又は５［Ｖ］に対して、出力信号電圧が約0.8
又は4.2［Ｖ］である。つまり、次段のCMOSゲート回路I
Vは、ｎチャネルMISFETQn,pチャネルMISFETQpの夫々を
標準のしきい値電圧に設定した場合、常時導通し、電源
電圧Vcc−基準電圧Vss間に貫通電流が流れるので、前述
のように高いしきい値電圧に設定されている。 また、すべてのｎチャネルMISFETQnの標準のしきい値
電圧を設定する第１回目のしきい値電圧を調整する際
に、予じめすべてのｐチャネルMISFETQpのしきい値電圧
を高いしきい値電圧に設定し、次に、第２回目のしきい
値電圧を調整する際に、特定のｎチャネルMISFETQnを標
準のしきい値電圧から高いしきい値電圧に設定すると共
に、特定以外のｐチャネルMISFETQpを高いしきい値電圧
から低い標準のしきい値電圧に設定することにより、２
回のしきい値電圧調整用不純物の導入で４種類のしきい
値電圧を設定することができる。つまり、このしきい値
電圧調整工程は、しきい値電圧調整用不純物の導入工程
数及び不純物導入マスクの形成工程数を減らすことがで
きるので、混在型半導体集積回路装置１の製造工程数を
低減することができる。
-型ウエル領域35の主面部、ｐチャネルMISFETQpの形成
領域においてｎ-型ウエル領域34Aの主面部の夫々を含む
基板全面に、第１回目のしきい値電圧調整用不純物を導
入する。このしきい値電圧調整用不純物は、例えば1012
［atoms/cm2］程度の不純物濃度のＢを使用し、20〜40
［KeV］程度のエネルギのイオン打込法で導入する。こ
のしきい値電圧調整用不純物は標準のしきい値電圧を有
するｎチャネルMISFETQn、所定の絶対値で高いしきい値
電圧を有するｐチャネルMISFETQpの夫々のしきい値電圧
を調整するための不純物である。本実施例において、ｎ
チャネルMISFETQnは約0.6［Ｖ］の標準の絶対値で低い
しきい値電圧に調整される。ｐチャネルMISFETQpは約−
0.8［Ｖ］の絶対値で高いしきい値電圧に調整される。
例えば、第33図（等価回路図）に示すバイポーラトラン
ジスタ及びCMOSを混在させたBi-CMOSゲート回路III及び
次段のCMOSゲート回路IVにおいて、すべてのｐチャネル
MISFETQpは前述の高いしきい値電圧に調整される。 次に、特定のｎチャネルMISFETQnの形成領域において
ｐ-型ウエル領域35の主面部、特定以外のｐチャネルMIS
FETQpの形成領域においてｎ-型ウエル領域34Aの主面部
の夫々に第２回目のしきい値電圧調整用不純物を導入す
る。このしきい値電圧調整用不純物は、1011〜1012［at
oms/cm2］程度の不純物濃度のＢを使用し、20〜40［Ke
V］程度のエネルギのイオン打込法で導入する。前記同
第33図（等価回路図）に第２回目のしきい値電圧調整用
不純物が導入される領域を破線で囲んである。特定のｎ
チャネルMISFETQnは次段のCMOSゲート回路IVのｎチャネ
ルMISFETQnである。この特定のｎチャネルMISFETQnは、
第２回目のしきい値電圧調整用不純物の導入により、高
いしきい値電圧約0.8［Ｖ］に設定される。また、特定
のｐチャネルMISFETQpは同様に次段のCMOSゲート回路IV
のｐチャネルMISFETQpである。この特定のｐチャネルMI
SFETQpは予じめ第１回目のしきい値電圧調整用不純物の
導入により絶対値で高いしきい値電圧に設定されてい
る。第２回目のしきい値電圧調整用不純物は、前記特定
以外のｐチャネルMISFETQpに導入され、標準の絶対値で
低いしきい値電圧約−0.6［Ｖ］に設定される。 第33図に示すBi-CMOSゲート回路IIIは、入力信号電圧
Sinが約０又は５［Ｖ］に対して、出力信号電圧が約0.8
又は4.2［Ｖ］である。つまり、次段のCMOSゲート回路I
Vは、ｎチャネルMISFETQn,pチャネルMISFETQpの夫々を
標準のしきい値電圧に設定した場合、常時導通し、電源
電圧Vcc−基準電圧Vss間に貫通電流が流れるので、前述
のように高いしきい値電圧に設定されている。 また、すべてのｎチャネルMISFETQnの標準のしきい値
電圧を設定する第１回目のしきい値電圧を調整する際
に、予じめすべてのｐチャネルMISFETQpのしきい値電圧
を高いしきい値電圧に設定し、次に、第２回目のしきい
値電圧を調整する際に、特定のｎチャネルMISFETQnを標
準のしきい値電圧から高いしきい値電圧に設定すると共
に、特定以外のｐチャネルMISFETQpを高いしきい値電圧
から低い標準のしきい値電圧に設定することにより、２
回のしきい値電圧調整用不純物の導入で４種類のしきい
値電圧を設定することができる。つまり、このしきい値
電圧調整工程は、しきい値電圧調整用不純物の導入工程
数及び不純物導入マスクの形成工程数を減らすことがで
きるので、混在型半導体集積回路装置１の製造工程数を
低減することができる。
次に、前記ｎ-型ウエル領域34A、34B、ｎ型ウエル領
域34B、ｐ-型ウエル領域35の夫々の活性領域の主面上の
酸化珪素膜79を除去し、夫々の主面を露出させる。 次に、前記露出させたｎ-型ウエル領域34A,34B、ｎ型
ウエル領域34B、ｐ-型ウエル領域35の夫々の主面上にゲ
ート絶縁膜43を形成する。このゲート絶縁膜43は、例え
ば800〜900［℃］程度の高温度のスチーム酸化法で形成
し、15〜25［nm］程度の膜厚で形成する。このゲート絶
縁膜43を形成する工程により、特に、入力部INの静電気
破壊防止回路Ｉのクランプ用MISFETQcのｎ+型半導体領
域40の主面上に厚い膜厚の絶縁膜41を形成することがで
きる。この絶縁膜41は、ｎ+型半導体領域40の主面部の
不純物濃度が高いので、増殖酸化によりゲート絶縁膜43
に比べて厚い膜厚に形成することができる。絶縁膜41は
例えば80〜100［nm］程度の膜厚で形成される。
域34B、ｐ-型ウエル領域35の夫々の活性領域の主面上の
酸化珪素膜79を除去し、夫々の主面を露出させる。 次に、前記露出させたｎ-型ウエル領域34A,34B、ｎ型
ウエル領域34B、ｐ-型ウエル領域35の夫々の主面上にゲ
ート絶縁膜43を形成する。このゲート絶縁膜43は、例え
ば800〜900［℃］程度の高温度のスチーム酸化法で形成
し、15〜25［nm］程度の膜厚で形成する。このゲート絶
縁膜43を形成する工程により、特に、入力部INの静電気
破壊防止回路Ｉのクランプ用MISFETQcのｎ+型半導体領
域40の主面上に厚い膜厚の絶縁膜41を形成することがで
きる。この絶縁膜41は、ｎ+型半導体領域40の主面部の
不純物濃度が高いので、増殖酸化によりゲート絶縁膜43
に比べて厚い膜厚に形成することができる。絶縁膜41は
例えば80〜100［nm］程度の膜厚で形成される。
【ゲート配線形成工程１】 次に、ゲート絶縁膜43上及び素子間分離用絶縁膜36上
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVD法で堆積させ、200〜300［nm］程度の膜厚で
形成する。多結晶珪素膜には、熱拡散法により、抵抗値
を低減するｎ型不純物例えばＰが導入される。 次に、前記多結晶珪素膜上に遷移金属シリサイド膜例
えばWSi2膜を形成する。この遷移金属シリサイド膜は、
例えばCVD法又はスパッタ法により堆積し、90〜110［n
m］程度の膜厚で形成する。この遷移金属シリサイド膜
及び前記多結晶珪素膜は製造工程における第１層目のゲ
ート配線形成工程として形成される。 次に、前記遷移金属シリサイド膜上の全面に層間絶縁
膜80を形成する。この層間絶縁膜80は無機シランガス
（SiH4又はSiH2Cl2）及び酸化窒素ガス（Ｎ2Ｏ）をソー
スガスとするCVD法で堆積した酸化珪素膜で形成する。
この酸化珪素膜は、段差部分でのステップカバレッジが
高く、しかも膜の縮みが少ない特徴がある。この層間絶
縁膜80は例えば350〜450［nm］程度の膜厚で形成する。 次に、第22図に示すように、前記層間絶縁膜80、遷移
金属シリサイド膜、多結晶珪素膜の夫々を所定の形状に
順次エッチングし、ゲート電極44及びワード線（WL）44
を形成する。ゲート電極44、ワード線44の夫々の上部の
層間絶縁膜80はそのまま残存させる。前記エッチング
は、フォトリソグラフィ技術で形成したエッチングマス
ク（フォトレジスト膜）を使用し、RIE等の異方性エッ
チングで行う。このゲート電極44を形成することによ
り、入力部INの静電気破壊防止回路Ｉのクランプ用MISF
ETQcが実質的に完成する。 次に、高温度の熱処理を施し、前記遷移金属シリサイ
ド膜のデンシファイ処理及びエッチングダメージを回復
する。この熱処理は約900〜1000［℃］程度の高温度で
約30分行う。 次に、高温度の酸化処理を施し、ゲート電極44、ワー
ド線44の露出する表面を酸化し、特にゲート電極44の端
部のゲート絶縁膜43の絶縁耐圧を向上させる。この酸化
処理は約850〜900［℃］の高温度においてドライ酸化法
により行う。
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVD法で堆積させ、200〜300［nm］程度の膜厚で
形成する。多結晶珪素膜には、熱拡散法により、抵抗値
を低減するｎ型不純物例えばＰが導入される。 次に、前記多結晶珪素膜上に遷移金属シリサイド膜例
えばWSi2膜を形成する。この遷移金属シリサイド膜は、
例えばCVD法又はスパッタ法により堆積し、90〜110［n
m］程度の膜厚で形成する。この遷移金属シリサイド膜
及び前記多結晶珪素膜は製造工程における第１層目のゲ
ート配線形成工程として形成される。 次に、前記遷移金属シリサイド膜上の全面に層間絶縁
膜80を形成する。この層間絶縁膜80は無機シランガス
（SiH4又はSiH2Cl2）及び酸化窒素ガス（Ｎ2Ｏ）をソー
スガスとするCVD法で堆積した酸化珪素膜で形成する。
この酸化珪素膜は、段差部分でのステップカバレッジが
高く、しかも膜の縮みが少ない特徴がある。この層間絶
縁膜80は例えば350〜450［nm］程度の膜厚で形成する。 次に、第22図に示すように、前記層間絶縁膜80、遷移
金属シリサイド膜、多結晶珪素膜の夫々を所定の形状に
順次エッチングし、ゲート電極44及びワード線（WL）44
を形成する。ゲート電極44、ワード線44の夫々の上部の
層間絶縁膜80はそのまま残存させる。前記エッチング
は、フォトリソグラフィ技術で形成したエッチングマス
ク（フォトレジスト膜）を使用し、RIE等の異方性エッ
チングで行う。このゲート電極44を形成することによ
り、入力部INの静電気破壊防止回路Ｉのクランプ用MISF
ETQcが実質的に完成する。 次に、高温度の熱処理を施し、前記遷移金属シリサイ
ド膜のデンシファイ処理及びエッチングダメージを回復
する。この熱処理は約900〜1000［℃］程度の高温度で
約30分行う。 次に、高温度の酸化処理を施し、ゲート電極44、ワー
ド線44の露出する表面を酸化し、特にゲート電極44の端
部のゲート絶縁膜43の絶縁耐圧を向上させる。この酸化
処理は約850〜900［℃］の高温度においてドライ酸化法
により行う。
次に、素子間分離用絶縁膜36及び層間絶縁膜80（及び
ゲート電極44）を不純物導入マスクとして用い、ｎチャ
ネルMISFETQn、入力部INのクランプ用MISFETQc、メモリ
セルアレイMAのメモリセル選択用MISFETQsの夫々の形成
領域において、ｐ-型ウエル領域35の主面部にｎ型不純
物45nを導入する。このｎ型不純物45nはゲート電極44に
対して自己整合で導入される。また、このｎ型不純物45
nは、バイポーラトランジスタT1、T2の夫々のｐ型ベー
ス領域の形成領域においてｎ-型ウエル領域34B、ｎ型ウ
エル領域34Bの夫々の主面部にも導入される。ｎ型不純
物45nは、例えば1013［atoms/cm2］程度の不純物濃度の
Ｐを用い、50〜70［KeV］程度のエネルギのイオン打込
法で導入する。 前述したように、メモリセルＭのメモリセル選択用MI
SFETQsの少なくともスタックド構造の情報蓄積用容量素
子Ｃに接続される側のｎ型半導体領域45を形成するｎ型
不純物45nは1014［atoms/cm2］未満の低不純物濃度のイ
オン打込法で導入されるので、スタックド構造の情報蓄
積用容量素子Ｃの情報となる電荷のリーク量が低減され
る。また、前記ｎ型不純物45nは、低不純物濃度で導入
されるので、ｎチャネルMISFETQn、メモリセル選択用MI
SFETQsの夫々をLDD構造で形成することができる。 また、前記バイポーラトランジスタT1、T2の夫々に導
入されたｎ型不純物45nは、ｐ型ベース領域の表面の不
純物濃度を下げることができるので、このｐ型ベース領
域と後工程で形成されるｎ型エミッタ領域との表面部分
のpn接合部に付加される寄生容量を小さくすることがで
きる。つまり、バイポーラトランジスタT1、T2の夫々は
高周波特性を向上することができる。また、ｎ型不純物
45nは、前記ｐ型ベース領域とｎ型エミッタ領域との表
面部分のpn接合耐圧を向上することができる。つまり、
バイポーラトランジスタT1、T2の夫々は高耐圧化を図る
ことができる。しかも、前記バイポーラトランジスタT
1、T2の夫々に導入されるｎ型不純物45nは、ｎチャネル
MISFETQn、メモリセル選択用MISFETQsの夫々に導入され
るｎ型不純物45nを導入する工程で導入することができ
るので、混在型半導体集積回路装置１の製造工程数を低
減することができる。 前記バイポーラトランジスタT1,T2の夫々の領域に導
入されるｎ型不純物45nは、基本的にｐ型ベース領域の
真性ベース領域であるｐ型半導体領域42（約1014［atom
s/cm2］程度）を形成するためにそれに比べて低い不純
物濃度で導入されることが条件となる。一方、前述のｐ
型ベース領域とｎ型エミッタ領域との境界領域の表面部
分に形成される寄生容量が約10［％］以上低減するには
ｎ型不純物45nは1012［atoms/cm2］程度の不純物濃度で
導入する必要がある。したがって、バイポーラトランジ
スタT1、T2の夫々の領域に導入されるｎ型不純物は、ｎ
チャネルMISFETQn、メモリセル選択用MISFETQsの夫々を
LDD化するｎ型不純物45nの不純物濃度が最適な濃度であ
り、しかもｎ型エミッタ領域に比べて浅い領域（表面か
ら約0.2［μｍ］まで）のｐ型ベース領域の不純物濃度
を下げるにはｎ型不純物45nを導入する条件が最適であ
るので、本実施例はこのｎ型不純物45nを使用する。 前記ｎ型不純物45nを導入する際にはｐチャネルMISFE
TQpの形成領域は不純物導入マスク（フォトレジスト
膜）で覆われている。 次に、素子間分離用絶縁膜36及び層間絶縁膜80（及び
ゲート電極44）を不純物導入マスクとして用い、第23図
に示すように、ｐチャネルMISFETQpの形成領域におい
て、ｎ-型ウエル領域34Aの主面部にｐ型不純物46pを導
入する。このｐ型不純物46pはゲート電極44に対して自
己整合で導入される。ｐ型不純物46pは、例えば1012〜1
013［atoms/cm2］程度の不純物濃度のBF2（又はＢ）を
用い、40〜60［KeV］程度のエネルギのイオン打込法で
導入する。ｐ型不純物46pを導入する際にはｎチャネルM
ISFETQn、メモリセル選択用MISFETQs、クランプ用MISFE
TQc、バイポーラトランジスタT1、T2の夫々の形成領域
は不純物導入マスク（フォトレジスト膜）で覆れてい
る。
ゲート電極44）を不純物導入マスクとして用い、ｎチャ
ネルMISFETQn、入力部INのクランプ用MISFETQc、メモリ
セルアレイMAのメモリセル選択用MISFETQsの夫々の形成
領域において、ｐ-型ウエル領域35の主面部にｎ型不純
物45nを導入する。このｎ型不純物45nはゲート電極44に
対して自己整合で導入される。また、このｎ型不純物45
nは、バイポーラトランジスタT1、T2の夫々のｐ型ベー
ス領域の形成領域においてｎ-型ウエル領域34B、ｎ型ウ
エル領域34Bの夫々の主面部にも導入される。ｎ型不純
物45nは、例えば1013［atoms/cm2］程度の不純物濃度の
Ｐを用い、50〜70［KeV］程度のエネルギのイオン打込
法で導入する。 前述したように、メモリセルＭのメモリセル選択用MI
SFETQsの少なくともスタックド構造の情報蓄積用容量素
子Ｃに接続される側のｎ型半導体領域45を形成するｎ型
不純物45nは1014［atoms/cm2］未満の低不純物濃度のイ
オン打込法で導入されるので、スタックド構造の情報蓄
積用容量素子Ｃの情報となる電荷のリーク量が低減され
る。また、前記ｎ型不純物45nは、低不純物濃度で導入
されるので、ｎチャネルMISFETQn、メモリセル選択用MI
SFETQsの夫々をLDD構造で形成することができる。 また、前記バイポーラトランジスタT1、T2の夫々に導
入されたｎ型不純物45nは、ｐ型ベース領域の表面の不
純物濃度を下げることができるので、このｐ型ベース領
域と後工程で形成されるｎ型エミッタ領域との表面部分
のpn接合部に付加される寄生容量を小さくすることがで
きる。つまり、バイポーラトランジスタT1、T2の夫々は
高周波特性を向上することができる。また、ｎ型不純物
45nは、前記ｐ型ベース領域とｎ型エミッタ領域との表
面部分のpn接合耐圧を向上することができる。つまり、
バイポーラトランジスタT1、T2の夫々は高耐圧化を図る
ことができる。しかも、前記バイポーラトランジスタT
1、T2の夫々に導入されるｎ型不純物45nは、ｎチャネル
MISFETQn、メモリセル選択用MISFETQsの夫々に導入され
るｎ型不純物45nを導入する工程で導入することができ
るので、混在型半導体集積回路装置１の製造工程数を低
減することができる。 前記バイポーラトランジスタT1,T2の夫々の領域に導
入されるｎ型不純物45nは、基本的にｐ型ベース領域の
真性ベース領域であるｐ型半導体領域42（約1014［atom
s/cm2］程度）を形成するためにそれに比べて低い不純
物濃度で導入されることが条件となる。一方、前述のｐ
型ベース領域とｎ型エミッタ領域との境界領域の表面部
分に形成される寄生容量が約10［％］以上低減するには
ｎ型不純物45nは1012［atoms/cm2］程度の不純物濃度で
導入する必要がある。したがって、バイポーラトランジ
スタT1、T2の夫々の領域に導入されるｎ型不純物は、ｎ
チャネルMISFETQn、メモリセル選択用MISFETQsの夫々を
LDD化するｎ型不純物45nの不純物濃度が最適な濃度であ
り、しかもｎ型エミッタ領域に比べて浅い領域（表面か
ら約0.2［μｍ］まで）のｐ型ベース領域の不純物濃度
を下げるにはｎ型不純物45nを導入する条件が最適であ
るので、本実施例はこのｎ型不純物45nを使用する。 前記ｎ型不純物45nを導入する際にはｐチャネルMISFE
TQpの形成領域は不純物導入マスク（フォトレジスト
膜）で覆われている。 次に、素子間分離用絶縁膜36及び層間絶縁膜80（及び
ゲート電極44）を不純物導入マスクとして用い、第23図
に示すように、ｐチャネルMISFETQpの形成領域におい
て、ｎ-型ウエル領域34Aの主面部にｐ型不純物46pを導
入する。このｐ型不純物46pはゲート電極44に対して自
己整合で導入される。ｐ型不純物46pは、例えば1012〜1
013［atoms/cm2］程度の不純物濃度のBF2（又はＢ）を
用い、40〜60［KeV］程度のエネルギのイオン打込法で
導入する。ｐ型不純物46pを導入する際にはｎチャネルM
ISFETQn、メモリセル選択用MISFETQs、クランプ用MISFE
TQc、バイポーラトランジスタT1、T2の夫々の形成領域
は不純物導入マスク（フォトレジスト膜）で覆れてい
る。
次に、第24図に示すように、前記ゲート電極44、ワー
ド線44、それらの上層の層間絶縁膜80の夫々の側壁にサ
イドウォールスペーサ47を形成する。サイドウォールス
ペーサ47は、酸化珪素膜を堆積し、この酸化珪素膜を堆
積した膜厚に相当する分、RIE等の異方性エッチングを
施すことにより形成することができる。サイドウォール
スペーサ47の酸化珪素膜は前記層間絶縁膜80と同一膜質
つまり無機シランガス及び酸化窒素ガスをソースガスと
するCVD法で形成する。この酸化珪素膜は例えば400〜50
0［nm］程度の膜厚で形成する。このサイドウォールス
ペーサ47のゲート長方向（チャネル長方向）の長さは約
250〜300［nm］程度で形成される。
ド線44、それらの上層の層間絶縁膜80の夫々の側壁にサ
イドウォールスペーサ47を形成する。サイドウォールス
ペーサ47は、酸化珪素膜を堆積し、この酸化珪素膜を堆
積した膜厚に相当する分、RIE等の異方性エッチングを
施すことにより形成することができる。サイドウォール
スペーサ47の酸化珪素膜は前記層間絶縁膜80と同一膜質
つまり無機シランガス及び酸化窒素ガスをソースガスと
するCVD法で形成する。この酸化珪素膜は例えば400〜50
0［nm］程度の膜厚で形成する。このサイドウォールス
ペーサ47のゲート長方向（チャネル長方向）の長さは約
250〜300［nm］程度で形成される。
【層間絶縁膜形成工程１】 次に、前記層間絶縁膜80上、サイドウォールスペーサ
47上等を含む基板全面に層間絶縁膜（符号を付けていな
い）を形成する。この層間絶縁膜はスタックド構造の情
報蓄積用容量素子Ｃの夫々の電極層を加工する際のエッ
チングストッパ層として使用されている。また、層間絶
縁膜はスタックド構造の情報蓄積用容量素子Ｃの下層電
極層51とメモリセル選択用MISFETQsのゲート電極44、ワ
ード線44の夫々とを電気的に分離するために形成されて
いる。つまり、層間絶縁膜は上層導電層の加工時のオー
バエッチングによる削れ量、洗浄工程での削れ量等を見
込んだ膜厚で形成されている。層間絶縁膜は無機シラン
ガス及び酸化窒素ガスをソースガスとするCVD法で堆積
した酸化珪素膜で形成されている。つまり、この層間絶
縁膜は、スタックド構造の情報蓄積用容量素子Ｃの誘電
体膜52や下地の層間絶縁膜80との間に線膨張係数差に基
づき発生するストレスを低減することができる。層間絶
縁膜は例えば150〜250［nm］程度の膜厚で形成する。 次に、第25図に示すように、メモリセルＭ形成領域の
メモリセル選択用MISFETQsの他方のｎ型半導体領域（情
報蓄積用容量素子Ｃの下層電極層51が接続される側）45
上の前記層間絶縁膜を除去し、接続孔50を形成する。こ
の接続孔50はフォトリソグラフィ技術及びエッチング技
術を使用して形成する。前記接続孔50を形成した後はこ
の形成に使用したエッチングマスクを除去する。このエ
ッチングマスクの除去後、エッチングダメージを除去す
るために、高温の熱処理が行われる。熱処理は約900〜1
000［℃］程度の高温度で約10分行う。この熱処理工程
により、先に導入されたｎ型不純物45nが引き伸し拡散
され、低不純物濃度のｎ型半導体領域45が形成される。
このｎ型半導体領域45を形成することにより、メモリセ
ルＭのメモリセル選択用MISFETQsが実質的に完成する。
また、前記熱処理工程により、先に導入されたｐ型不純
物46pが引き伸し拡散され、低不純物濃度のｐ型半導体
領域46が形成される。
47上等を含む基板全面に層間絶縁膜（符号を付けていな
い）を形成する。この層間絶縁膜はスタックド構造の情
報蓄積用容量素子Ｃの夫々の電極層を加工する際のエッ
チングストッパ層として使用されている。また、層間絶
縁膜はスタックド構造の情報蓄積用容量素子Ｃの下層電
極層51とメモリセル選択用MISFETQsのゲート電極44、ワ
ード線44の夫々とを電気的に分離するために形成されて
いる。つまり、層間絶縁膜は上層導電層の加工時のオー
バエッチングによる削れ量、洗浄工程での削れ量等を見
込んだ膜厚で形成されている。層間絶縁膜は無機シラン
ガス及び酸化窒素ガスをソースガスとするCVD法で堆積
した酸化珪素膜で形成されている。つまり、この層間絶
縁膜は、スタックド構造の情報蓄積用容量素子Ｃの誘電
体膜52や下地の層間絶縁膜80との間に線膨張係数差に基
づき発生するストレスを低減することができる。層間絶
縁膜は例えば150〜250［nm］程度の膜厚で形成する。 次に、第25図に示すように、メモリセルＭ形成領域の
メモリセル選択用MISFETQsの他方のｎ型半導体領域（情
報蓄積用容量素子Ｃの下層電極層51が接続される側）45
上の前記層間絶縁膜を除去し、接続孔50を形成する。こ
の接続孔50はフォトリソグラフィ技術及びエッチング技
術を使用して形成する。前記接続孔50を形成した後はこ
の形成に使用したエッチングマスクを除去する。このエ
ッチングマスクの除去後、エッチングダメージを除去す
るために、高温の熱処理が行われる。熱処理は約900〜1
000［℃］程度の高温度で約10分行う。この熱処理工程
により、先に導入されたｎ型不純物45nが引き伸し拡散
され、低不純物濃度のｎ型半導体領域45が形成される。
このｎ型半導体領域45を形成することにより、メモリセ
ルＭのメモリセル選択用MISFETQsが実質的に完成する。
また、前記熱処理工程により、先に導入されたｐ型不純
物46pが引き伸し拡散され、低不純物濃度のｐ型半導体
領域46が形成される。
【ゲート配線形成工程２】 次に、第26図に示すように、メモリセルＭのスタック
ド構造の情報蓄積用容量素子Ｃの下層電極層51を形成す
る。下層電極層51は、前記接続孔50を通して一部をｎ型
半導体領域45に接続し、他部をサイドウォールスペーサ
47上、層間絶縁膜80上の夫々に延在させている。下層電
極層51は、例えばCVD法で堆積させた多結晶珪素膜で形
成し、200〜300［nm］程度の比較的厚い膜厚で形成す
る。この多結晶珪素膜は製造工程における第２層目のゲ
ート配線形成工程により形成されている。下層電極層51
は、多結晶珪素膜の堆積後、抵抗値を低減するｎ型不純
物例えばＰを熱拡散法により前記多結晶珪素膜に導入
し、この後フォトリソグラフィ技術及びエッチング技術
を用いて前記多結晶珪素膜を加工することにより形成さ
れている。前記下層電極層51に導入されたｎ型不純物
は、メモリセル選択用MISFETQsの他方のｎ型半導体領域
45の主面部に拡散され、高不純物濃度のｎ+型半導体領
域51Aを形成する。このｎ+型半導体領域51Aはメモリセ
ル選択用MISFETQsの他方のｎ型半導体領域45と下層電極
層51とのオーミック特性を向上することができる（接触
低抗値の低減）。
ド構造の情報蓄積用容量素子Ｃの下層電極層51を形成す
る。下層電極層51は、前記接続孔50を通して一部をｎ型
半導体領域45に接続し、他部をサイドウォールスペーサ
47上、層間絶縁膜80上の夫々に延在させている。下層電
極層51は、例えばCVD法で堆積させた多結晶珪素膜で形
成し、200〜300［nm］程度の比較的厚い膜厚で形成す
る。この多結晶珪素膜は製造工程における第２層目のゲ
ート配線形成工程により形成されている。下層電極層51
は、多結晶珪素膜の堆積後、抵抗値を低減するｎ型不純
物例えばＰを熱拡散法により前記多結晶珪素膜に導入
し、この後フォトリソグラフィ技術及びエッチング技術
を用いて前記多結晶珪素膜を加工することにより形成さ
れている。前記下層電極層51に導入されたｎ型不純物
は、メモリセル選択用MISFETQsの他方のｎ型半導体領域
45の主面部に拡散され、高不純物濃度のｎ+型半導体領
域51Aを形成する。このｎ+型半導体領域51Aはメモリセ
ル選択用MISFETQsの他方のｎ型半導体領域45と下層電極
層51とのオーミック特性を向上することができる（接触
低抗値の低減）。
次に、前記メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの下層電極層51上を含む基板全面に誘電体
膜52を形成する。誘電体膜52は、前述したように基本的
には窒化珪素膜、酸化珪素膜の夫々を順次積層した２層
構造で形成されている。下層の窒化珪素膜は、例えばCV
D法で堆積させ、５〜10［nm］程度の膜厚で形成する。
この窒化珪素膜を形成する際には酸素の巻き込みをでき
る限り抑える。通常の生産レベルで下層電極層51である
多結晶珪素膜上に窒化珪素膜を形成した場合には、極微
量の酸素の巻き込みが生じるので、下層電極層51と窒化
珪素膜との間に３［nm］以下の薄い膜厚の自然酸化珪素
膜（図示しない）が形成される。 前記誘電体膜52の上層の酸化珪素膜は、下層の窒化珪
素膜に高圧酸化法を施して形成し、１〜６［nm］程度の
膜厚で形成する。酸化珪素膜を形成すると下層の窒化珪
素膜は若干膜厚が減少する。酸化珪素膜は基本的には1.
5〜10［toll］の高圧及び800〜1000［℃］程度の高温度
の酸素ガス雰囲気中において形成する高圧スチーム酸化
法により形成する。本実施例の酸化珪素膜は、３〜3.8
［toll］の高圧及び酸化の際の酸素流量（ソースガス）
を２［l/min］、水素流量（ソースガス）を３〜８［l/m
in］とする高圧スチーム酸化法により形成している。高
圧スチーム酸化法で形成される酸化珪素膜は常圧（１
［toll］）で形成される酸化珪素膜に比べて短時間で所
望の膜厚に形成することができる。つまり、高圧スチー
ム酸化法は、高温度の熱処理時間を短縮することができ
るので、メモリセル選択用MISFETQs等のソース領域及び
ドレイン領域のpn接合深さを浅くすることができる。特
に、混在型半導体集積回路装置１においては、埋込型の
ｎ+型半導体領域31A、31B、埋込型のｐ+型半導体領域32
の夫々が設けられているので、MISFETQのソース領域、
ドレイン領域の夫々の接合深さを浅くすることは寄生容
量の低減となり、動作速度の高速化を図ることにつなが
る。 結果的に、前記誘電体膜52は、自然酸化珪素膜、窒化
珪素膜、酸化珪素膜の夫々を順次積層した３層構造で構
成されている。自然酸化珪素膜は酸素の巻き込みを低減
すれば薄くすることができる。また、製造工程数は増加
するが、自然酸化珪素膜を窒化し、誘電体膜52を２層構
造で構成することもできる。
用容量素子Ｃの下層電極層51上を含む基板全面に誘電体
膜52を形成する。誘電体膜52は、前述したように基本的
には窒化珪素膜、酸化珪素膜の夫々を順次積層した２層
構造で形成されている。下層の窒化珪素膜は、例えばCV
D法で堆積させ、５〜10［nm］程度の膜厚で形成する。
この窒化珪素膜を形成する際には酸素の巻き込みをでき
る限り抑える。通常の生産レベルで下層電極層51である
多結晶珪素膜上に窒化珪素膜を形成した場合には、極微
量の酸素の巻き込みが生じるので、下層電極層51と窒化
珪素膜との間に３［nm］以下の薄い膜厚の自然酸化珪素
膜（図示しない）が形成される。 前記誘電体膜52の上層の酸化珪素膜は、下層の窒化珪
素膜に高圧酸化法を施して形成し、１〜６［nm］程度の
膜厚で形成する。酸化珪素膜を形成すると下層の窒化珪
素膜は若干膜厚が減少する。酸化珪素膜は基本的には1.
5〜10［toll］の高圧及び800〜1000［℃］程度の高温度
の酸素ガス雰囲気中において形成する高圧スチーム酸化
法により形成する。本実施例の酸化珪素膜は、３〜3.8
［toll］の高圧及び酸化の際の酸素流量（ソースガス）
を２［l/min］、水素流量（ソースガス）を３〜８［l/m
in］とする高圧スチーム酸化法により形成している。高
圧スチーム酸化法で形成される酸化珪素膜は常圧（１
［toll］）で形成される酸化珪素膜に比べて短時間で所
望の膜厚に形成することができる。つまり、高圧スチー
ム酸化法は、高温度の熱処理時間を短縮することができ
るので、メモリセル選択用MISFETQs等のソース領域及び
ドレイン領域のpn接合深さを浅くすることができる。特
に、混在型半導体集積回路装置１においては、埋込型の
ｎ+型半導体領域31A、31B、埋込型のｐ+型半導体領域32
の夫々が設けられているので、MISFETQのソース領域、
ドレイン領域の夫々の接合深さを浅くすることは寄生容
量の低減となり、動作速度の高速化を図ることにつなが
る。 結果的に、前記誘電体膜52は、自然酸化珪素膜、窒化
珪素膜、酸化珪素膜の夫々を順次積層した３層構造で構
成されている。自然酸化珪素膜は酸素の巻き込みを低減
すれば薄くすることができる。また、製造工程数は増加
するが、自然酸化珪素膜を窒化し、誘電体膜52を２層構
造で構成することもできる。
【ゲート配線形成工程３】 次に、前記誘電体膜52上を含む基板全面に多結晶珪素
膜を堆積する。多結晶珪素膜は、CVD法で堆積させ、150
〜250［nm］程度の膜厚で形成する。この多結晶珪素膜
は製造工程における第３層目のゲート配線形成工程によ
り形成される。この後、前記多結晶珪素膜に抵抗値を低
減するｎ型不純物例えばＰを熱拡散法により導入する。
次に、メモリセル選択用MISFETQsの一方のｎ型半導体領
域45と相補性データ線57との接続領域を除くメモリセル
アレイMAの全面において、前記多結晶珪素膜上にエッチ
ンダマスクを形成する。エッチングマスクは例えばフォ
トリソグラフィ技術を使用したフォトレジスト膜で形成
されている。この後、前記エッチングマスクを使用し、
前記多結晶珪素膜、誘電体膜52の夫々を順次エッチング
することにより、前記多結晶珪素膜で上層電極層53を形
成することができる。前記多結晶珪素膜は例えば異方性
エッチング法によりエッチングする。この上層電極層53
を形成することによりスタックド構造の情報蓄積用容量
素子Ｃが略完成し、この結果、DRAMのメモリセルＭが完
成する。このメモリセルＭの完成後、前記エッチングマ
スクは除去する。 次に、第27図に示すように、前記メモリセルアレイMA
以外の領域において、各素子とスタックド構造の情報蓄
積用容量素子Ｃの下層電極層51との間に形成された層間
絶縁膜を除去する。
膜を堆積する。多結晶珪素膜は、CVD法で堆積させ、150
〜250［nm］程度の膜厚で形成する。この多結晶珪素膜
は製造工程における第３層目のゲート配線形成工程によ
り形成される。この後、前記多結晶珪素膜に抵抗値を低
減するｎ型不純物例えばＰを熱拡散法により導入する。
次に、メモリセル選択用MISFETQsの一方のｎ型半導体領
域45と相補性データ線57との接続領域を除くメモリセル
アレイMAの全面において、前記多結晶珪素膜上にエッチ
ンダマスクを形成する。エッチングマスクは例えばフォ
トリソグラフィ技術を使用したフォトレジスト膜で形成
されている。この後、前記エッチングマスクを使用し、
前記多結晶珪素膜、誘電体膜52の夫々を順次エッチング
することにより、前記多結晶珪素膜で上層電極層53を形
成することができる。前記多結晶珪素膜は例えば異方性
エッチング法によりエッチングする。この上層電極層53
を形成することによりスタックド構造の情報蓄積用容量
素子Ｃが略完成し、この結果、DRAMのメモリセルＭが完
成する。このメモリセルＭの完成後、前記エッチングマ
スクは除去する。 次に、第27図に示すように、前記メモリセルアレイMA
以外の領域において、各素子とスタックド構造の情報蓄
積用容量素子Ｃの下層電極層51との間に形成された層間
絶縁膜を除去する。
次に、図示しないが、不純物導入に際してのスルー膜
として、基体全面に酸化珪素膜を堆積する。この酸化珪
素膜は、例えば無機シランガス及び酸化窒素ガスをソー
スガスとするCVD法で堆積し、20〜40［nm］程度の膜厚
で形成する。 次に、第28図に示すように、バイポーラトランジスタ
T1、T2の夫々のｐ型ベース領域の形成領域において、ｎ
-型ウエル領域34B、ｎ型ウエル領域34Bの夫々の主面部
にｐ型下純物42Pを導入する。このｐ型不純物42pはｐ型
ベース領域の真性ベース領域を形成する。ｐ型不純物42
pは、1014［atoms/cm2］程度の不純物濃度のＢを使用
し、20〜40［KeV］程度のエネルギのイオン打込法で導
入する。このｐ型不純物42pの導入に際してはフォトリ
ソグラフィ技術で形成された不純物導入マスク（フォト
レジスト膜）を使用する。
として、基体全面に酸化珪素膜を堆積する。この酸化珪
素膜は、例えば無機シランガス及び酸化窒素ガスをソー
スガスとするCVD法で堆積し、20〜40［nm］程度の膜厚
で形成する。 次に、第28図に示すように、バイポーラトランジスタ
T1、T2の夫々のｐ型ベース領域の形成領域において、ｎ
-型ウエル領域34B、ｎ型ウエル領域34Bの夫々の主面部
にｐ型下純物42Pを導入する。このｐ型不純物42pはｐ型
ベース領域の真性ベース領域を形成する。ｐ型不純物42
pは、1014［atoms/cm2］程度の不純物濃度のＢを使用
し、20〜40［KeV］程度のエネルギのイオン打込法で導
入する。このｐ型不純物42pの導入に際してはフォトリ
ソグラフィ技術で形成された不純物導入マスク（フォト
レジスト膜）を使用する。
次に、ｎチャネルMISFETQn、入力部INの保護抵抗素子
Ｒの夫々の形成領域において、ｐ-型ウエル領域35の主
面部にｎ型不純物を導入する。ｎ型不純物の導入には主
にゲート電極44双びその上層の層間絶縁膜80、サイドウ
ォールスペーサ47の夫々を不純物導入マスクとして使用
する。また、ｎ型不純物の導入に際してはメモリセルア
レイMA、ｐチャネルMISFETQp、バイポーラトランジスタ
T1、T2の夫々の形成領域は不純物導入マスク（フォトレ
ジスト膜）で覆われている。このｎ型不純物は主にｎチ
ャネルMISFETQnの高不純物濃度のソース領域及びドレイ
ン領域を形成する。ｎ型不純物は、例えば1015〜10
16［atoms/cm2］程度の不純物濃度のAsを用い、70〜90
［KeV］程度のエネルギのイオン打込法で導入する。 次に、ｐチャネルMISFETQp、バイポーラトランジスタ
Ｔのｐ型ベース領域の夫々の形成領域において、ｎ-型
ウエル領域34A、34B、ｎ型ウエル領域34Bの夫々の主面
部にｐ型不純物を導入する。ｐチャネルMISFETQpの形成
領域において、ｐ型不純物の導入には主にゲート電極44
及びその上層の層間絶縁膜80、サイドウォールスペーサ
47の夫々を不純物導入マスクとして使用する。また、ｐ
型不純物の導入に際しではメモリセルアレイMA、ｎチャ
ネルMISFETQnの夫々の形成領域は不純物導入マスクで覆
われている。このｐ型不純物は、ｐチャネルMISFETQpの
高不純物濃度のソース領域及びドレイン領域、バイポー
ラトランジスタＴのｐ型ベース領域のグラフトベース領
域の夫々を形成する。ｐ型不純物は、例えば1015［atom
s/cm2］程度の不純物濃度のBF2を用い、70〜90［KeV］
程度のエネルギのイオン打込法で導入する。 この後、前記ｎ型不純物、ｐ型不純物の夫々に引き伸
し拡散を施し、第29図に示すように、ｐ-型ウエル領域3
5の主面部にｎ+型半導体領域48を形成し、ｎ-型ウエル
領域34A、34B、ｎ型ウエル領域34Bの夫々の主面部にｐ+
型半導体領域49を形成する。前記引き伸し拡散は900〜1
000［℃］程度の高温度で約10分行う。このｎ+型半導体
領域48を形成する工程により、ｎチャネルMISFETQn、静
電気破壊防止回路Ｉの保護抵抗素子Ｒの夫々が実質的に
完成する。また、ｐ+型半導体領域49を形成する工程に
より、ｐチャネルMISFETQpが実質的に完成する。本実施
例の混在型半導体集積回路装置１は、ｐチャネルMISFET
Qpのソース領域及びドレイン領域であるｐ+型半導体領
域49を形成する工程でバイポーラトランジスタT1、T2の
夫々のｐ型ベース領域のグラフトベース領域であるｐ+
型半導体領域49を形成することができるので、後者を形
成する工程に相当する分、製造工程数を低減することが
できる。
Ｒの夫々の形成領域において、ｐ-型ウエル領域35の主
面部にｎ型不純物を導入する。ｎ型不純物の導入には主
にゲート電極44双びその上層の層間絶縁膜80、サイドウ
ォールスペーサ47の夫々を不純物導入マスクとして使用
する。また、ｎ型不純物の導入に際してはメモリセルア
レイMA、ｐチャネルMISFETQp、バイポーラトランジスタ
T1、T2の夫々の形成領域は不純物導入マスク（フォトレ
ジスト膜）で覆われている。このｎ型不純物は主にｎチ
ャネルMISFETQnの高不純物濃度のソース領域及びドレイ
ン領域を形成する。ｎ型不純物は、例えば1015〜10
16［atoms/cm2］程度の不純物濃度のAsを用い、70〜90
［KeV］程度のエネルギのイオン打込法で導入する。 次に、ｐチャネルMISFETQp、バイポーラトランジスタ
Ｔのｐ型ベース領域の夫々の形成領域において、ｎ-型
ウエル領域34A、34B、ｎ型ウエル領域34Bの夫々の主面
部にｐ型不純物を導入する。ｐチャネルMISFETQpの形成
領域において、ｐ型不純物の導入には主にゲート電極44
及びその上層の層間絶縁膜80、サイドウォールスペーサ
47の夫々を不純物導入マスクとして使用する。また、ｐ
型不純物の導入に際しではメモリセルアレイMA、ｎチャ
ネルMISFETQnの夫々の形成領域は不純物導入マスクで覆
われている。このｐ型不純物は、ｐチャネルMISFETQpの
高不純物濃度のソース領域及びドレイン領域、バイポー
ラトランジスタＴのｐ型ベース領域のグラフトベース領
域の夫々を形成する。ｐ型不純物は、例えば1015［atom
s/cm2］程度の不純物濃度のBF2を用い、70〜90［KeV］
程度のエネルギのイオン打込法で導入する。 この後、前記ｎ型不純物、ｐ型不純物の夫々に引き伸
し拡散を施し、第29図に示すように、ｐ-型ウエル領域3
5の主面部にｎ+型半導体領域48を形成し、ｎ-型ウエル
領域34A、34B、ｎ型ウエル領域34Bの夫々の主面部にｐ+
型半導体領域49を形成する。前記引き伸し拡散は900〜1
000［℃］程度の高温度で約10分行う。このｎ+型半導体
領域48を形成する工程により、ｎチャネルMISFETQn、静
電気破壊防止回路Ｉの保護抵抗素子Ｒの夫々が実質的に
完成する。また、ｐ+型半導体領域49を形成する工程に
より、ｐチャネルMISFETQpが実質的に完成する。本実施
例の混在型半導体集積回路装置１は、ｐチャネルMISFET
Qpのソース領域及びドレイン領域であるｐ+型半導体領
域49を形成する工程でバイポーラトランジスタT1、T2の
夫々のｐ型ベース領域のグラフトベース領域であるｐ+
型半導体領域49を形成することができるので、後者を形
成する工程に相当する分、製造工程数を低減することが
できる。
【層間絶縁膜形成工程２】 次に、前記各素子上を含む基板全面に層間絶縁膜54を
形成する。層間絶縁膜54は酸化珪素膜54A、BPSG膜54Bの
夫々を順次積層した２層構造で構成されている。この層
間絶縁膜54の下層の酸化珪素膜54Aは例えば有機シラン
ガスをソースガスとするCVD法で堆積する。また、酸化
珪素膜54Aは無機シランガス及び酸化窒素ガスをソース
ガスとするCVD法で堆積する。酸化珪素膜54Aは、上層の
BPSG膜54Bからの不純物（Ｐ、Ｂの夫々）の漏れを防止
するため、例えば150〜250［nm］程度の膜厚で形成す
る。上層のBPSG膜54Bは例えばCVD法で堆積する。BPSG膜
54Bは例えば500〜700［nm］程度の膜厚で形成する。BPS
G膜54Bには窒素ガス雰囲気中において約900〜1000
［℃］程度の温度でデンシファイ処理及びリフロー処理
が施される。このリフローによりBPSG膜54Bの表面は平
坦化される。
形成する。層間絶縁膜54は酸化珪素膜54A、BPSG膜54Bの
夫々を順次積層した２層構造で構成されている。この層
間絶縁膜54の下層の酸化珪素膜54Aは例えば有機シラン
ガスをソースガスとするCVD法で堆積する。また、酸化
珪素膜54Aは無機シランガス及び酸化窒素ガスをソース
ガスとするCVD法で堆積する。酸化珪素膜54Aは、上層の
BPSG膜54Bからの不純物（Ｐ、Ｂの夫々）の漏れを防止
するため、例えば150〜250［nm］程度の膜厚で形成す
る。上層のBPSG膜54Bは例えばCVD法で堆積する。BPSG膜
54Bは例えば500〜700［nm］程度の膜厚で形成する。BPS
G膜54Bには窒素ガス雰囲気中において約900〜1000
［℃］程度の温度でデンシファイ処理及びリフロー処理
が施される。このリフローによりBPSG膜54Bの表面は平
坦化される。
次に、前記層間絶縁膜54の各半導体領域40、42、45、
48、49、ゲート電極44、ワード線44の夫々の上部を除去
し、接続孔55を形成する。この接続孔55は、占有面積を
縮小すると共に段差部分での上層配線のステップカバレ
ッジを向上するために、等方性エッチング及び異方性エ
ッチングを組合せて形成する。また、接続孔55は異方性
エッチングを使用して形成してもよい。 次に、窒素ガス雰囲気中において、750〜850［℃］程
度の低温度で約10分程度の熱処理を施す。この熱処理は
接続孔55を形成するエッチングのダメージを回復するた
めに施される。熱処理は、低温度で行っているので、前
記層間絶縁膜54の上層のBPSG膜54Bに添加されている不
純物が各半導体領域40、42、45、48、49の夫々にアウト
ディフュージョンされても活性化されず表面の実効的な
不純物濃度は低下しない。 次に、前記接続孔55から露出する各半導体領域40、4
2、45、48、49の夫々の主面上に酸化珪素膜（図示しな
い）を形成する。酸化珪素膜は、後工程の熱処理（ｎ+
型半導体領域56を形成する不純物の引き伸し拡散）で層
間絶縁膜54の上層のBPSG膜54Bに添加されている不純物
が接続孔55を通して前記各半導体領域40、42、45、48、
49の夫々の主面部に導入されることを防止することがで
きる。不純物のうちＢがｎ型半導体領域40、45、48の夫
々の主面部に導入されたり、Ｐがｐ型半導体領域42、49
の夫々の主面部に導入された場合には実効的な不純物濃
度が低下し、各半導体領域とそれに接続される配線57と
の接触抵抗値が増大する。前記酸化珪素膜は12〜32［n
m］程度の薄膜で形成される。ｎ型半導体領域40、45、4
8の夫々の主面上に形成される酸化珪素膜はｐ型半導体
領域42、49の夫々の主面上に形成される酸化珪素膜に比
べて厚い膜厚で形成される。
48、49、ゲート電極44、ワード線44の夫々の上部を除去
し、接続孔55を形成する。この接続孔55は、占有面積を
縮小すると共に段差部分での上層配線のステップカバレ
ッジを向上するために、等方性エッチング及び異方性エ
ッチングを組合せて形成する。また、接続孔55は異方性
エッチングを使用して形成してもよい。 次に、窒素ガス雰囲気中において、750〜850［℃］程
度の低温度で約10分程度の熱処理を施す。この熱処理は
接続孔55を形成するエッチングのダメージを回復するた
めに施される。熱処理は、低温度で行っているので、前
記層間絶縁膜54の上層のBPSG膜54Bに添加されている不
純物が各半導体領域40、42、45、48、49の夫々にアウト
ディフュージョンされても活性化されず表面の実効的な
不純物濃度は低下しない。 次に、前記接続孔55から露出する各半導体領域40、4
2、45、48、49の夫々の主面上に酸化珪素膜（図示しな
い）を形成する。酸化珪素膜は、後工程の熱処理（ｎ+
型半導体領域56を形成する不純物の引き伸し拡散）で層
間絶縁膜54の上層のBPSG膜54Bに添加されている不純物
が接続孔55を通して前記各半導体領域40、42、45、48、
49の夫々の主面部に導入されることを防止することがで
きる。不純物のうちＢがｎ型半導体領域40、45、48の夫
々の主面部に導入されたり、Ｐがｐ型半導体領域42、49
の夫々の主面部に導入された場合には実効的な不純物濃
度が低下し、各半導体領域とそれに接続される配線57と
の接触抵抗値が増大する。前記酸化珪素膜は12〜32［n
m］程度の薄膜で形成される。ｎ型半導体領域40、45、4
8の夫々の主面上に形成される酸化珪素膜はｐ型半導体
領域42、49の夫々の主面上に形成される酸化珪素膜に比
べて厚い膜厚で形成される。
次に、バイポーラトランジスタT1、T2の夫々のｎ型エ
ミッタ領域（コレクタ電位引上げ用ｎ+型半導体領域40
上を含む）、メモリセルアレイMAのメモリセル選択用MI
SFETQsの一方のｎ型半導体領域45の夫々が開口された不
純物導入マスクを形成する。この不純物導入マスクは、
前記接続孔55が露出する開口サイズで形成され、例えば
フォトリソグラフィ技術を使用したフォトレジスト膜で
形成する。 次に、前記不純物導入マスク及びその下層の層間絶縁
膜54を不純物導入マスクとして使用し、バイポーラトラ
ンジスタT1、T2の夫々のｐ型半導体領域42の主面部、コ
レクタ電位引上げ用ｎ+型半導体領域40の主面部、メモ
リセル選択用MISFETQsの一方のｎ型半導体領域45の主面
部の夫々にｎ型不純物を導入する。このｎ型不純物は、
接続孔55に規定された領域内において導入されるので、
この接続孔55に対して自己整合で導入される。このｎ型
不純物はバイポーラトランジスタT1、T2のｎ型エミッタ
領域を形成することを主目的としている。したがって、
ｎ型不純物は、1015〜1016［atoms/cm2］程度の不純物
濃度のSbを使用し、100〜120［KeV］程度のエネルギの
イオン打込法で導入する。ｎ型不純物としてSbは、他の
ｎ型不純物であるAsに比べて拡散速度が速く、Ｐに比べ
て遅い特徴がある。 前記バイポーラトランジスタT1、T2の夫々のｐ型ベー
ス領域のｐ型半導体領域42の主面部に導入されたｎ型不
純物は前述のようにｎ型エミッタ領域を形成する。バイ
ポーラトランジスタT1、T2の夫々のコレクタ電位引上げ
用ｎ+型半導体領域40の主面部に導入されたｎ型不純物
はコレクタ電位引上げ用ｎ+型半導体領域40とそれに接
続される配線57との接触抵抗値を低減することを目的と
して導入される。メモリセル選択用MISFETQsの一方のｎ
型半導体領域45の主面部に導入されたｎ型不純物は、製
造工程におけるマスク合せずれでｎ型半導体領域45と接
続孔55とがずれた場合、接続孔55に通される相補性デー
タ線57とｐ-型ウエル領域35とが短絡することを防止す
ることを目的として導入される。 また、前記ｎ型不純物は、ｎチャネルMISFETQnのｎ+
型半導体領域48の主面部、クランプ用MISFETQcのｎ+型
半導体領域40の主面部の夫々には基本的に導入しない。
また、ｐチャネルMISFETQpのｐ+型半導体領域49の主面
部にはｐ型不純物は導入しない。つまり、混在型半導体
集積回路装置１が埋込型のｐ+型半導体領域32、埋込型
のｎ+型半導体領域31Aの夫々を有しており、ソース領域
及びドレイン領域に付加される寄生容量を低減するため
に不純物は導入されていない。 次に、前記不純物導入マスクを除去した後に、高温度
の熱処理を施し、第30図に示すように、先に導入された
ｎ型不純物に引き伸し拡散を施してｎ+型半導体領域56
を形成する。この熱処理は900〜1000［℃］程度の高温
度で約15〜25分行う。前述したように、バイポーラトラ
ンジスタT1、T2の夫々の領域に形成されたｎ+型半導体
領域56はｎ型エミッタ領域として使用される。このｎ+
型半導体領域56を形成することにより、バイポーラトラ
ンジスタT1、T2の夫々が実質的に完成する。
ミッタ領域（コレクタ電位引上げ用ｎ+型半導体領域40
上を含む）、メモリセルアレイMAのメモリセル選択用MI
SFETQsの一方のｎ型半導体領域45の夫々が開口された不
純物導入マスクを形成する。この不純物導入マスクは、
前記接続孔55が露出する開口サイズで形成され、例えば
フォトリソグラフィ技術を使用したフォトレジスト膜で
形成する。 次に、前記不純物導入マスク及びその下層の層間絶縁
膜54を不純物導入マスクとして使用し、バイポーラトラ
ンジスタT1、T2の夫々のｐ型半導体領域42の主面部、コ
レクタ電位引上げ用ｎ+型半導体領域40の主面部、メモ
リセル選択用MISFETQsの一方のｎ型半導体領域45の主面
部の夫々にｎ型不純物を導入する。このｎ型不純物は、
接続孔55に規定された領域内において導入されるので、
この接続孔55に対して自己整合で導入される。このｎ型
不純物はバイポーラトランジスタT1、T2のｎ型エミッタ
領域を形成することを主目的としている。したがって、
ｎ型不純物は、1015〜1016［atoms/cm2］程度の不純物
濃度のSbを使用し、100〜120［KeV］程度のエネルギの
イオン打込法で導入する。ｎ型不純物としてSbは、他の
ｎ型不純物であるAsに比べて拡散速度が速く、Ｐに比べ
て遅い特徴がある。 前記バイポーラトランジスタT1、T2の夫々のｐ型ベー
ス領域のｐ型半導体領域42の主面部に導入されたｎ型不
純物は前述のようにｎ型エミッタ領域を形成する。バイ
ポーラトランジスタT1、T2の夫々のコレクタ電位引上げ
用ｎ+型半導体領域40の主面部に導入されたｎ型不純物
はコレクタ電位引上げ用ｎ+型半導体領域40とそれに接
続される配線57との接触抵抗値を低減することを目的と
して導入される。メモリセル選択用MISFETQsの一方のｎ
型半導体領域45の主面部に導入されたｎ型不純物は、製
造工程におけるマスク合せずれでｎ型半導体領域45と接
続孔55とがずれた場合、接続孔55に通される相補性デー
タ線57とｐ-型ウエル領域35とが短絡することを防止す
ることを目的として導入される。 また、前記ｎ型不純物は、ｎチャネルMISFETQnのｎ+
型半導体領域48の主面部、クランプ用MISFETQcのｎ+型
半導体領域40の主面部の夫々には基本的に導入しない。
また、ｐチャネルMISFETQpのｐ+型半導体領域49の主面
部にはｐ型不純物は導入しない。つまり、混在型半導体
集積回路装置１が埋込型のｐ+型半導体領域32、埋込型
のｎ+型半導体領域31Aの夫々を有しており、ソース領域
及びドレイン領域に付加される寄生容量を低減するため
に不純物は導入されていない。 次に、前記不純物導入マスクを除去した後に、高温度
の熱処理を施し、第30図に示すように、先に導入された
ｎ型不純物に引き伸し拡散を施してｎ+型半導体領域56
を形成する。この熱処理は900〜1000［℃］程度の高温
度で約15〜25分行う。前述したように、バイポーラトラ
ンジスタT1、T2の夫々の領域に形成されたｎ+型半導体
領域56はｎ型エミッタ領域として使用される。このｎ+
型半導体領域56を形成することにより、バイポーラトラ
ンジスタT1、T2の夫々が実質的に完成する。
【配線形成工程１】 次に、配線57を形成する前に、前記接続孔55内に露出
する各半導体領域40、48、49、56の夫々の表面を前洗浄
により露出させる。この前洗浄は例えばスパッタリング
法やエッチング法により行う。 前記前洗浄工程は、層間絶縁膜54の接続孔55の内壁も
削るために、接続孔55の開口サイズが若干拡大する（層
間絶縁膜54が後退する）。前記バイポーラトランジスタ
T1、T2の夫々のｎ型エミッタ領域は、高周波特性を高め
るために、拡散速度が遅いAsで浅い（シャローな）pn接
合深さを形成することが望しい。ところが、Asで形成さ
れるｎ型エミッタ領域は横方向の拡散量が小さく、この
拡散量に比べて前記接続孔55の前洗浄工程による開口サ
イズの増加分が大きい場合、ｐ型ベース領域と配線57と
が短絡する。一方、前記ｎ型エミッタ領域を拡散速度の
速いＰで形成した場合、ｎ型エミッタ領域のpn接合深さ
の増加に伴って、ｐ型ベース領域の接合深さ及び横方向
の拡散量が増大するので、寄生容量の増加で高周波特性
が劣化すると共に各動作領域の面積の増加で集積度が低
下する。したがって、本実施例の混在型半導体集積回路
装置１は、バイポーラトランジスタT1、T2の夫々のｎ型
エミッタ領域であるｎ+型半導体領域56を、Asに比べて
拡散速度が速く、Ｐに比べて拡散速度が遅いSbで形成し
ている。しかも、このSb及びその導入工程は、メモリセ
ルアレイMAのメモリセル選択用MISFETQsの一方のｎ型半
導体領域45と一体に構成されるｎ+型半導体領域56を形
成する工程を兼用している。 次に、第31図に示すように、前記接続孔55を通して各
半導体領域40、48、49、56の夫々に接続し、層間絶縁膜
54上を延在する配線57を形成する。この配線57ばメモリ
セルアレイMA上において相補性データ線57として使用さ
れる。配線57は製造工程における第１層目の配線形成工
程で形成する。配線57は、遷移金属シリサイド膜57A、
アルミニウム合金膜57B、遷移金属シリサイド膜57Cの夫
々を順次積層した３層構造で構成されている。 前記配線57の下層の遷移金属シリサイド膜57Aは、ス
パッタ法で堆積した例えばMoSi2膜で形成し、10〜60［n
m］程度の膜厚で形成する。また、下層の遷移金属シリ
サイド膜57Aは、ステップカバレッジを向上するためCVD
法で堆積した例えばWSi2膜で形成し、50〜70［nm］程度
の膜厚で形成してもよい。 前記中層のアルミニウム合金膜57Bは、例えばスパッ
タ法で堆積させ、400〜600［nm］程度の膜厚で形成す
る。 前記上層の遷移金属シリサイド膜57Cは、スパッタ法
で堆積させた例えばMoSi2膜で形成し、10〜20［nm］程
度の膜厚で形成する。 この配線57は、遷移金属シリサイド膜57A、アルミニ
ウム合金膜57B、遷移金属シリサイド膜57Cの夫々を順次
積層した後に、フォトリソグラフィ技術及びエッチング
技術を使用して加工する。 このように、（３−２）バイポーラトランジスタT1、
T2及びDRAMのメモリセル選択用MISFETQsを同一基体に形
成する混在型半導体集積回路装置１において、前記バイ
ポーラトランジスタT1、T2の夫々のｎ型エミッタ領域で
あるｎ+型半導体領域56、前記メモリセル選択用MISFETQ
sのソース領域又はドレイン領域の一部であるｎ+型半導
体領域56の夫々を同一工程でイオン打込法でｎ型不純物
を導入し活性化することにより構成し、このｎ型エミッ
タ領域、ソース領域及びドレイン領域の夫々に、同一工
程で形成された遷移金属シリサイド膜（バリアメタル
層）57Aを介在させてアルミニウム合金膜57Bを接続す
る。この構成により、前記バイポーラトランジスタT1、
T2の夫々のｎ型エミッタ領域、遷移金属シリサイド膜
（バリアメタル層）57A、アルミニウム合金膜57Bの夫々
を形成する工程をDRAMのメモリセル選択用MISFETQsのソ
ース領域又はドレイン領域の一部であるｎ+型半導体領
域56、遷移金属シリサイド膜（バリアメタル層）57A、
アルミニウム合金膜57Bの夫々を形成する工程で兼用す
ることができるので、混在型半導体集積回路装置１の製
造工程数を低減することができると共に、前記ｎ型エミ
ッタ領域をイオン打込法による不純物の導入で形成し、
熱拡散法による不純物の導入（例えばポリシリコンエミ
ッタ構造のバイポーラトランジスタ）に比べて不純物濃
度の制御性を向上することができるので、前記バイポー
ラトランジスタT1、T2のエミッタ接地電流増幅率
（ｈFE）のばらつきを低減し、混在型半導体集積回路装
置１の電気的信頼性を向上することができると共に、前
記ｎ型エミッタ領域、ソース領域及びドレイン領域の夫
々とアルミニウム合金膜57Bとの合金化反応を防止し、
アロイスパイク現象を防止することができるので、混在
型半導体集積回路装置１の電気的信頼性をより向上する
ことができる。
する各半導体領域40、48、49、56の夫々の表面を前洗浄
により露出させる。この前洗浄は例えばスパッタリング
法やエッチング法により行う。 前記前洗浄工程は、層間絶縁膜54の接続孔55の内壁も
削るために、接続孔55の開口サイズが若干拡大する（層
間絶縁膜54が後退する）。前記バイポーラトランジスタ
T1、T2の夫々のｎ型エミッタ領域は、高周波特性を高め
るために、拡散速度が遅いAsで浅い（シャローな）pn接
合深さを形成することが望しい。ところが、Asで形成さ
れるｎ型エミッタ領域は横方向の拡散量が小さく、この
拡散量に比べて前記接続孔55の前洗浄工程による開口サ
イズの増加分が大きい場合、ｐ型ベース領域と配線57と
が短絡する。一方、前記ｎ型エミッタ領域を拡散速度の
速いＰで形成した場合、ｎ型エミッタ領域のpn接合深さ
の増加に伴って、ｐ型ベース領域の接合深さ及び横方向
の拡散量が増大するので、寄生容量の増加で高周波特性
が劣化すると共に各動作領域の面積の増加で集積度が低
下する。したがって、本実施例の混在型半導体集積回路
装置１は、バイポーラトランジスタT1、T2の夫々のｎ型
エミッタ領域であるｎ+型半導体領域56を、Asに比べて
拡散速度が速く、Ｐに比べて拡散速度が遅いSbで形成し
ている。しかも、このSb及びその導入工程は、メモリセ
ルアレイMAのメモリセル選択用MISFETQsの一方のｎ型半
導体領域45と一体に構成されるｎ+型半導体領域56を形
成する工程を兼用している。 次に、第31図に示すように、前記接続孔55を通して各
半導体領域40、48、49、56の夫々に接続し、層間絶縁膜
54上を延在する配線57を形成する。この配線57ばメモリ
セルアレイMA上において相補性データ線57として使用さ
れる。配線57は製造工程における第１層目の配線形成工
程で形成する。配線57は、遷移金属シリサイド膜57A、
アルミニウム合金膜57B、遷移金属シリサイド膜57Cの夫
々を順次積層した３層構造で構成されている。 前記配線57の下層の遷移金属シリサイド膜57Aは、ス
パッタ法で堆積した例えばMoSi2膜で形成し、10〜60［n
m］程度の膜厚で形成する。また、下層の遷移金属シリ
サイド膜57Aは、ステップカバレッジを向上するためCVD
法で堆積した例えばWSi2膜で形成し、50〜70［nm］程度
の膜厚で形成してもよい。 前記中層のアルミニウム合金膜57Bは、例えばスパッ
タ法で堆積させ、400〜600［nm］程度の膜厚で形成す
る。 前記上層の遷移金属シリサイド膜57Cは、スパッタ法
で堆積させた例えばMoSi2膜で形成し、10〜20［nm］程
度の膜厚で形成する。 この配線57は、遷移金属シリサイド膜57A、アルミニ
ウム合金膜57B、遷移金属シリサイド膜57Cの夫々を順次
積層した後に、フォトリソグラフィ技術及びエッチング
技術を使用して加工する。 このように、（３−２）バイポーラトランジスタT1、
T2及びDRAMのメモリセル選択用MISFETQsを同一基体に形
成する混在型半導体集積回路装置１において、前記バイ
ポーラトランジスタT1、T2の夫々のｎ型エミッタ領域で
あるｎ+型半導体領域56、前記メモリセル選択用MISFETQ
sのソース領域又はドレイン領域の一部であるｎ+型半導
体領域56の夫々を同一工程でイオン打込法でｎ型不純物
を導入し活性化することにより構成し、このｎ型エミッ
タ領域、ソース領域及びドレイン領域の夫々に、同一工
程で形成された遷移金属シリサイド膜（バリアメタル
層）57Aを介在させてアルミニウム合金膜57Bを接続す
る。この構成により、前記バイポーラトランジスタT1、
T2の夫々のｎ型エミッタ領域、遷移金属シリサイド膜
（バリアメタル層）57A、アルミニウム合金膜57Bの夫々
を形成する工程をDRAMのメモリセル選択用MISFETQsのソ
ース領域又はドレイン領域の一部であるｎ+型半導体領
域56、遷移金属シリサイド膜（バリアメタル層）57A、
アルミニウム合金膜57Bの夫々を形成する工程で兼用す
ることができるので、混在型半導体集積回路装置１の製
造工程数を低減することができると共に、前記ｎ型エミ
ッタ領域をイオン打込法による不純物の導入で形成し、
熱拡散法による不純物の導入（例えばポリシリコンエミ
ッタ構造のバイポーラトランジスタ）に比べて不純物濃
度の制御性を向上することができるので、前記バイポー
ラトランジスタT1、T2のエミッタ接地電流増幅率
（ｈFE）のばらつきを低減し、混在型半導体集積回路装
置１の電気的信頼性を向上することができると共に、前
記ｎ型エミッタ領域、ソース領域及びドレイン領域の夫
々とアルミニウム合金膜57Bとの合金化反応を防止し、
アロイスパイク現象を防止することができるので、混在
型半導体集積回路装置１の電気的信頼性をより向上する
ことができる。
【層間絶縁膜形成工程３】 次に、前記配線57上を含む基板全面に層間絶縁膜58を
形成する。層間絶縁膜58は酸化珪素膜（堆積型絶縁膜）
58A、酸化珪素膜（塗布型絶縁膜）58B、酸化珪素膜（堆
積型絶縁膜）58Cの夫々を順次積層した３層構造で構成
されている。 下層の酸化珪素膜58Aは、プラズマCVD法で堆積し、15
0〜250［nm］程度の膜厚で形成する。 中層の酸化珪素膜58Bは層間絶縁膜58の表面を平坦化
するために形成されている。酸化珪素膜58Bは、SOG法で
数回（２〜５回）程度塗布し（合計100〜150［nm］程度
の膜厚に塗布）、この後ベーク処理（約450［℃］）を
施し、表面をエッチングで後退させることにより形成さ
れている。前記エッチングによる後退により、酸化珪素
膜58Bは下層の酸化珪素膜58Aの表面の段差形状のうち凹
部のみに形成される。また、層間絶縁膜58の中層は前記
酸化珪素膜58Bに変えて有機物膜例えばポリイミド系樹
脂膜で形成してもよい。 上層の酸化珪素膜58Cは、層間絶縁膜58全体としての
膜の強度を高めるために、例えばプラズマCVD法で堆積
し、500〜700［nm］程度の膜厚で形成する。
形成する。層間絶縁膜58は酸化珪素膜（堆積型絶縁膜）
58A、酸化珪素膜（塗布型絶縁膜）58B、酸化珪素膜（堆
積型絶縁膜）58Cの夫々を順次積層した３層構造で構成
されている。 下層の酸化珪素膜58Aは、プラズマCVD法で堆積し、15
0〜250［nm］程度の膜厚で形成する。 中層の酸化珪素膜58Bは層間絶縁膜58の表面を平坦化
するために形成されている。酸化珪素膜58Bは、SOG法で
数回（２〜５回）程度塗布し（合計100〜150［nm］程度
の膜厚に塗布）、この後ベーク処理（約450［℃］）を
施し、表面をエッチングで後退させることにより形成さ
れている。前記エッチングによる後退により、酸化珪素
膜58Bは下層の酸化珪素膜58Aの表面の段差形状のうち凹
部のみに形成される。また、層間絶縁膜58の中層は前記
酸化珪素膜58Bに変えて有機物膜例えばポリイミド系樹
脂膜で形成してもよい。 上層の酸化珪素膜58Cは、層間絶縁膜58全体としての
膜の強度を高めるために、例えばプラズマCVD法で堆積
し、500〜700［nm］程度の膜厚で形成する。
【接続孔形成工程３】 次に、前記層間絶縁膜58に接続孔59を形成する。接続
孔59は前記接続孔55と同様に等方性エッチング及び異方
性エッチングを組合せてテーパ状或は階段状に形成す
る。また、接続孔59は異方性エッチングだけで形成して
もよい。 前記接続孔59を形成した後、エッチングによるダメー
ジを回復するため、約400［℃］程度の低温度で約10〜2
0分の熱処理を行う。
孔59は前記接続孔55と同様に等方性エッチング及び異方
性エッチングを組合せてテーパ状或は階段状に形成す
る。また、接続孔59は異方性エッチングだけで形成して
もよい。 前記接続孔59を形成した後、エッチングによるダメー
ジを回復するため、約400［℃］程度の低温度で約10〜2
0分の熱処理を行う。
【配線形成工程２】 次に、前記第１図に示すように、接続孔59を通して配
線57に接続するように、層間絶縁膜58上を延在する配線
60を形成する。この配線60は第２層目の配線形成工程に
より形成される。配線60は、前述のように、基本的には
配線57と同様の３層構造で形成される。つまり、配線60
は、遷移金属シリサイド膜60A、アルミニウム合金膜60
B、遷移金属シリサイド膜60Cの夫々を順次積層して形成
される。 前記下層の遷移金属シリサイド膜60Aは、スパッタ法
で堆積させた例えばMoSi2膜で形成し、10〜60［nm］程
度の膜厚で形成する。 中層のアルミニウム合金膜60Bは、スパッタ法で堆積
させ、前記配線57のアルミニウム合金膜57Bに比べて厚
い700〜1000［nm］程度の膜厚で形成する。 上層の遷移金属シリサイド膜60Cは、スパッタ法で堆
積させた例えばMoSi2膜で形成し、10〜30［nm］程度の
膜厚で形成する。 この配線60は、遷移金属シリサイド膜60A、アルミニ
ウム合金膜60B、遷移金属シリサイド膜60Cの夫々を順次
積層した後に、フォトリソグラフィ技術及びエッチング
技術を使用して加工する。 前記配線60を形成する工程の後に、配線60を加工する
エッチングによるダメージを回復するために熱処理を施
す。
線57に接続するように、層間絶縁膜58上を延在する配線
60を形成する。この配線60は第２層目の配線形成工程に
より形成される。配線60は、前述のように、基本的には
配線57と同様の３層構造で形成される。つまり、配線60
は、遷移金属シリサイド膜60A、アルミニウム合金膜60
B、遷移金属シリサイド膜60Cの夫々を順次積層して形成
される。 前記下層の遷移金属シリサイド膜60Aは、スパッタ法
で堆積させた例えばMoSi2膜で形成し、10〜60［nm］程
度の膜厚で形成する。 中層のアルミニウム合金膜60Bは、スパッタ法で堆積
させ、前記配線57のアルミニウム合金膜57Bに比べて厚
い700〜1000［nm］程度の膜厚で形成する。 上層の遷移金属シリサイド膜60Cは、スパッタ法で堆
積させた例えばMoSi2膜で形成し、10〜30［nm］程度の
膜厚で形成する。 この配線60は、遷移金属シリサイド膜60A、アルミニ
ウム合金膜60B、遷移金属シリサイド膜60Cの夫々を順次
積層した後に、フォトリソグラフィ技術及びエッチング
技術を使用して加工する。 前記配線60を形成する工程の後に、配線60を加工する
エッチングによるダメージを回復するために熱処理を施
す。
次に、前記第１図には示していないが、前記配線60上
を含む基板全面にパッシベーション膜を形成する。パッ
シベーション膜は、シラン膜、窒化珪素膜、樹脂膜の夫
々を順次積層した複合膜で形成されている。前記パッシ
ベーション膜の下層のシラン膜は例えば150〜250［nm］
程度の膜厚で形成する。前記中層の窒化珪素膜は、例え
ばプラズマCVD法で堆積し、1.0〜1.2［μｍ］程度の膜
厚で形成する。窒化珪素膜は耐湿性を向上するために形
成される。前記上層の樹脂膜は、例えば塗布法により塗
布されたポリイミド系樹脂膜で形成され、８〜12［μ
ｍ］程度の膜厚で形成される。この樹脂膜はDRAMのα線
ソフトエラー耐圧を向上するために形成される。 次に、前記混在型半導体集積回路装置１の外部端子BP
の形成領域において、前記パッシベーション膜にボンデ
ィング開口を形成する。このボンディング開口はフォト
リソグラフィ技術及びエッチング技術を使用して形成す
る。 なお、ボンディング開口で規定された領域内におい
て、外部端子BPとして使用される配線60の上層の遷移金
属シリサイド膜60Cは、ボンディング工程時のボンディ
ング位置の検出精度を高めるために除去してもよい。こ
の遷移金属シリサイド膜60Cの除去は、ボンディング開
口時に行われる。つまり、外部端子BP部分の遷移金属シ
リサイド膜60Cの除去は、その下層のアルミニウム合金
膜60Bを露出させ、このアルミニウム合金膜60Bとパッシ
ベーション膜の上層の樹脂膜との位置検出ビームの反射
率差を稼ぐために行われる。 これら一連の工程を施すことにより、本実施例のDRAM
を搭載する混在型半導体集積回路装置１は完成する。 このように、（17−９）真性コレクタ領域、埋込型コ
レクタ領域の夫々を基体の深さ方向に順次配置したバイ
ポーラトランジスタと、前記真性コレクタ領域、埋込型
コレクタ領域の夫々と同一層でかつ同一導電型で形成さ
れるウエル領域、埋込型半導体領域の夫々を基板の深さ
方向に順次配置した領域に形成されるMISFETとを有する
混在型半導体集積回路装置１の製造方法において、ｐ-
型半導体基板30のバイポーラトランジスタT1、T2の夫々
の形成領域の主面部にSbを導入すると共に、ｐ-型半導
体基板30のｐチャネルMISFETQpの形成領域の主面部に前
記Sb（又はAsでもよい）及びそれと同一導電型でそれに
比べて拡散速度が速いＰを導入する工程と、前記ｐ-型
半導体基板30の主面上にｎ-型エピタキシャル層33を成
長し、前記バイポーラトランジスタT1、T2の夫々の形成
領域に前記Sbを拡散して埋込型のｎ+型半導体領域（埋
込型コレクタ領域）31Bを形成すると共に、前記ｐチャ
ネルMISFETQpの形成領域に前記Sb及びＰを拡散して埋込
型のｎ+型半導体領域31Aを形成する工程と、前記ｎ-型
エピタキシャル層33のバイポーラトランジスタT1、T2の
夫々の形成領域の主面部にｎ型ウエル領域34B、ｎ-型ウ
エル領域（真性コレクタ領域）34Bの夫々を形成すると
共に、前記ｎ-型エピタキシャル層33のｐチャネルMISFE
TQpの形成領域の主面部にｎ-型ウエル領域34Aを形成す
る工程とを備える。この構成により、前記Ｐの拡散速度
が前記Sbのそれに比べて大きく、前記ｐチャネルMISFET
Qpの形成領域の埋込型のｎ+型半導体領域31Aの基板の深
さ方向の寸法を前記バイポーラトランジスタT1、T2の夫
々の埋込型のｎ+型半導体領域31Bの基板の深さ方向の寸
法に比べて大きくすることができるので、ｐチャネルMI
SFETQpの形成領域のｐ-型ウエル領域34Aの深さを浅く
し、バイポーラトランジスタT1、T2の夫々のｎ型ウエル
領域34B、ｎ-型ウエル領域34B（真性コレクタ領域）の
夫々の深さを深くすることができる。 また、（１−１）層間絶縁膜54に形成された接続孔
（エミッタ開口）55を通して、バイポーラトランジスタ
Ｔのｎ型エミッタ領域であるｎ+型半導体領域56の主面
に配線57を接続する混在型半導体集積回路装置１におい
て、前記バイポーラトランジスタＴのｎ型エミッタ領域
であるｎ+型半導体領域56を、ｐ型ベース領域（ｐ型半
導体領域42）の前記接続孔55で規定された領域内の主面
部にSbを導入し活性化することにより構成する。前記配
線57はアルミニウム合金膜57Bを主体として構成され
る。この構成により、前記ｎ型エミッタ領域であるｎ+
型半導体領域56の横方向の拡散量がAsに比べて大きく、
前記配線57の形成前に行われる前洗浄で接続孔55の開口
サイズが増加しても、前記ｐ型ベース領域であるｐ型半
導体領域42と前記配線57との短絡を防止することができ
るので、混在型半導体集積回路装置１の電気的信頼性を
向上することができると共に、前記ｎ型エミッタ領域で
あるｎ+型半導体領域56の横方向、縦方向の夫々の拡散
量がＰに比べて小さく、前記ｎ型エミッタ領域、ｐ型ベ
ース領域、ｎ型コレクタ領域の夫々の接合深さを浅くす
ることができるので、前記ｎ型エミッタ領域、ｎ型コレ
クタ領域の夫々の間の電流の走行距離を短くし、混在型
半導体集積回路装置１の動作速度の高速化を図ることが
できる。また、前記ｎ型エミッタ領域とｐ型ベース領域
との間、ｐ型ベース領域とｎ型コレクタ領域との間の夫
々のpn接合面積を低減し、寄生容量を低減することがで
きるので、より混在型半導体集積回路装置１の動作速度
の高速化を図ることができる。また、前記ｎ型エミッタ
領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々の接合
深さを浅くし、バイポーラトランジスタＴの占有面積を
縮小することができるので、混在型半導体集積回路装置
１の集積度を向上することができる。 また、前記ｎ型エミッタ領域であるｎ+型半導体領域5
6を形成するｎ型不純物は、バイポーラトランジスタＴ
のコレクタ電位引上げ用ｎ+型半導体領域40の主面部に
も導入されるので、このコレクタ電位引上げ用ｎ+型半
導体領域40と配線57との接続抵抗値を低減することがで
きる。また、前記ｎ型エミッタ領域であるｎ+型半導体
領域56を形成するｎ型不純物は、DRAMのメモリセルＭの
メモリセル選択用MISFETQsの一方のｎ型半導体領域45に
一体化されるｎ+型半導体領域56を形成するｎ型不純物
を兼用することができるので、混在型半導体集積回路装
置１の製造工程数を低減することができる。 また、（20-11）ｐ-型ウエル領域35の下部にそれと同
一導電型でかつそれた比べて不純物濃度の高い埋込型の
ｐ+型半導体領域32を設け、前記ｐ-型ウエル領域35の主
面部に形成されたｎチャネルMISFETQのソース領域及び
ドレイン領域であるｎ+型半導体領域48、DRAMのメモリ
セル選択用MISFETQsのソース領域及びドレイン領域であ
るｎ型半導体領域45の夫々に層間絶縁膜54に形成された
接続孔55を通して配線57が接続された混在型半導体集積
回路装置１において、前記ｐ-型ウエル領域35のCMOS領
域CMOSの主面部に形成されたｎチャネルMISFETQnのｎ+
型半導体領域48に配線57を接続すると共に、前記ｐ-型
ウエル領域35のメモリセルアレイMAの主面部に形成され
たメモリセル選択用MISFETQsのｎ型半導体領域45に、前
記接続孔55で規定された領域内にｎ型不純物を導入して
形成された前記ｎ+型半導体領域48に比べて深い接合深
さを有するｎ+型半導体領域56を介在させて配線57を接
続する。つまり、メモリセルアレイMAのメモリセルＭの
メモリセル選択用MISFETQsにｎ+型半導体領域56を設
け、周辺回路を構成するｎチャネルMISFETQnにはｎ+型
半導体領域56を設けない。この構成により、前記ｎチャ
ネルMISFETQnのｎ+型半導体領域48と前記ｐ-型ウエル領
域35の下部の埋込型のｐ+型半導体領域32とを離隔し、
このｎチャネルMISFETQnのｎ+型半導体領域48に付加さ
れる寄生容量を低減することができるので、混在型半導
体集積回路装置１の動作速度の高速化を図ることができ
ると共に、前記ｎ型半導体領域45と接続孔55（又は配線
57）との製造工程におけるマスク合せずれが生じても、
前記ｎ+型半導体領域56を介在させて前記メモリセル選
択用MISFETQsのｎ型半導体領域45と配線57とを確実に接
続することができるので、配線57とｐ-型ウエル領域35
との短絡を防止し、混在型半導体集積回路装置１の電気
的信頼性を向上することができる。 なお、本実施例Ｉの混在型半導体集積回路装置１は、
前記バイポーラトランジスタT1、T2の夫々のｐ型ベース
領域の真性ベース領域であるｐ型半導体領域42を形成す
る工程を削除し、ｐチャネルMISFETQpのLDD構造を構成
するｐ型半導体領域46を形成する工程で前記真性ベース
領域を形成することができる。つまり、前記ｐチャネル
MISFETQpのｐ型半導体領域46を形成する工程と同一製造
工程でバイポーラトランジスタの真性ベース領域を形成
する。この場合、不純物濃度は、真性ベース領域を基準
に設定し、約1014［atoms/cm2］程度と若干高くする。
真性ベース領域は、前記LDD構造を構成するｐ型半導体
領域46の不純物濃度を基準にした場合、若干不純物濃度
が低下するので、ｎ型エミッタ領域、ｎ型コレクタ領域
間にパンチスルーを生じる。一方、ｐチャネルMISFETQp
は、LDD構造を構成するｐ型半導体領域46の機能がホッ
トキャリア対策であるため、若干不純物濃度が高くなっ
ても実効的に問題はない。 このように、LDD構造を採用するｐチャネルMISFETQp
のｐ型半導体領域46を形成する工程でバイポーラトラン
ジスタＴの真性ベース領域を形成することにより、混在
型半導体集積回路装置１の製造工程数を低減することが
できる。 （実施例II） 本実施例IIは、前記実施例Ｉの混在型半導体集積回路
装置１の入力部INに配置された静電気破壊防止回路Ｉの
他の構造を説明する、本発明の第２実施例である。 本発明の実施例IIである混在型半導体集積回路装置１
を第34図乃至第36図（要部断面図）に示す。 本実施例IIの混在型半導体集積回路装置１の入力部IN
の静電気破壊防止回路Ｉは、第34図に示すように、主に
クランプ用MISFETQc、保護抵抗素子Ｒ、ダイオード素子
Ｄ1、Ｄ2で構成されている。クランプ用MISFETQcは、前
記実施例Ｉのクランプ用MISFETQcと同様にソース領域及
びドレイン領域をｎ+型半導体領域40で構成する。した
がって、クランプ用MISFETQcは、ゲート電極44に対して
ｎ+型半導体領域40を自己整合で形成することができる
ので、実効チャネル長寸法をほぼ設定値で確保すること
ができる。保護低抗素子Ｒはｎ+型半導体領域48で構成
される。ダイオード素子Ｄ1は前記ｎ+型半導体領域48及
びｐ-型ウエル領域35で構成される。ダイオード素子Ｄ2
は前記ｎ+型半導体領域40及び埋込型のｐ+型半導体領域
32で構成される。このダイオード素子Ｄ1、Ｄ2の夫々は
入力信号用外部端子BPから入力段回路Cinに向って順次
配置されている。 このように、（５−３）入力信号用外部端子BPとそれ
に直接々続される入力段回路Cinとの間に静電気破壊防
止回路Ｉを有する混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体の主面部にｎチ
ャネルMISFETQnのｐ-型ウエル領域35と同一層で形成さ
れた低不純物濃度のｐ-型ウエル領域35、及びこのｐ-型
ウエル領域35の主面部に前記ｎチャネルMISFETQnのソー
ス領域及びドレイン領域であるｎ+型半導体領域48と同
一層で形成された高不純物濃度のｎ+型半導体領域48で
構成されたダイオード素子Ｄ1と、前記基体中に埋込ま
れた前記バイポーラトランジスタＴの素子分離領域と同
一層で形成された高不純物濃度の埋込型のｐ+型半導体
領域32、及び前記基体の主面部に前記埋込型のｐ+型半
導体領域32に底面を接触させて設けられた前記バイポー
ラトランジスタＴのコレクタ電位引上げ用ｎ+型半導体
領域40と同一層で形成された高不純物濃度のｎ+型半導
体領域40で形成されたダイオード素子Ｄ2とを、前記入
力信号用外部端子BPから入力段回路Cinに向って順次並
列に配列して構成する。この構成により、前記入力信号
用外部端子BPに入力される過大電流を前記ダイオード素
子Ｄ1、ダイオード素子Ｄ2の夫々で段階的に低減し、し
かも前記ダイオード素子Ｄ2のpn接合耐圧を入力段回路C
inのゲート絶縁膜43の静電気破壊耐圧に比べて低くする
ことができるので、入力段回路Cinの静電気破壊を防止
し、混在型半導体集積回路装置１の静電気破壊耐圧を向
上することができる。また、前記静電気破壊防止回路Ｉ
のダイオード素子Ｄ1、Ｄ2の夫々の形成工程をバイポー
ラトランジスタＴ、ｎチャネルMISFETQnの夫々を形成す
る工程で兼用することができるので、この静電気破壊防
止回路Ｉを形成する工程に相当する分、混在型半導体集
積回路装置１の製造工程数を低減することができる。 また、前記静電気破壊防止回路Ｉは、第35図に示すよ
うに、前記実施例Ｉの静電気破壊防止回路Ｉと大半を実
質的に同様の構造とし、クランプ用MISFETQcのソース領
域だけをｎチャネルMISFETQnと同様にｎ型半導体領域45
及びｎ+型半導体領域48で構成してもよい。このクラン
プ用MISFETQcは、ソース領域のｎ型半導体領域45のチャ
ネル形成領域側への拡散距離を低減することができるの
で、短チャネル効果を低減することができる。 また、前記静電気破壊防止回路Ｉは、第36図に示すよ
うに、保護抵抗素子Ｒをｎ+型半導体領域40で構成し、
クランプ用MISFETQcのドレイン領域であるｎ+型半導体
領域40と一体に構成してもよい。保護抵抗素子Ｒである
ｎ+型半導体領域40の底部は埋込型のｐ+型半導体領域32
と接触させる。この場合、静電気破壊防止回路Ｉはダイ
オード素子Ｄ2しか存在しないが、このダイオード素子
Ｄ2は保護抵抗素子Ｒ及びクランプ用MISFETQcのドレイ
ン領域に相当する広い範囲において過大電流を吸収する
ことができる。 また、前記静電気破壊防止回路Ｉは、図示しないが、
保護低抗素子Ｒを前記実施例Ｉの保護抵抗素子Ｒと同様
にｎ+型半導体領域48で構成し、このｎ+型半導体領域48
の全域に沿ってｎ-型ウエル領域34B（又はｎ型ウエル領
域34B）を設けてもよい。つまり、この静電気破壊防止
回路Ｉは、ダイオード素子Ｄ1がなくなり、ダイオード
素子Ｄ3、Ｄ2の夫々を入力信号用外部端子BPから入力段
回路Cinに向って順次配置する。 このように、（６−４）入力信号用外部端子BPとそれ
に直接々続される入力段回路Cinとの間に静電気破壊防
止回路Ｉを有する混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体中に埋込まれた
前記バイポーラトランジスタＴの素子分離領域と同一層
で形成された高不純物濃度の埋込型のｐ+型半導体領域3
2、及び前記基体の主面部に前記埋込型のｐ+型半導体領
域32に底面を接触させて設けられた前記バイポーラトラ
ンジスタＴの真性コレクタ領域であるｎ-型ウエル領域3
4B（又はｎ型ウエル領域34B或はｐチャネルMISFETQpの
ｎ-型ウエル領域34A）と同一層で形成された低不純物濃
度のｎ-型ウエル領域34Bで形成されたダイオード素子Ｄ
3と、前記埋込型のｐ+型半導体領域32、及び前記基体の
主面部に前記埋込型のｐ+型半導体領域32に底面を接触
させて設けられた前記バイポーラトランジスタのコレク
タ電位引上げ用ｎ+型半導体領域40と同一層で形成され
た高不純物濃度のｎ+型半導体領域40で形成されたダイ
オード素子Ｄ2とを、前記入力信号用外部端子BPから入
力段回路Cinに向って順次並列に配列して構成する。こ
の構成により、前記入力信号用外部端子BPに入力される
過大電流を前記ダイオード素子Ｄ3、Ｄ2の夫々で段階的
に低減し、しかも前記ダイオード素子Ｄ2のpn接合耐圧
を入力段回路Cinのゲート絶縁膜43の静電気破壊耐圧に
比べて低くすることができるので、入力段回路Cinの静
電気破壊を防止し、混在型半導体集積回路装置１の静電
気破壊耐圧を向上することができる。また、前記静電気
破壊防止回路Ｉのダイオード素子Ｄ1、Ｄ2の夫々の形成
工程をバイポーラトランジスタＴ、ｐチャネルM.ISFETQ
pの夫々を形成する工程で兼用することができるので、
この静電気破壊防止回路Ｉを形成する工程に相当する
分、混在型半導体集積回路装置１の製造工程数を低減す
ることができる。 （実施例III） 本実施例IIIは、前記実施例Ｉの混在型半導体集積回
路装置１において、バイポーラトランジスタの占有面積
を縮小し、集積度を向上した、本発明の第３実施例であ
る。 本発明の実施例IIIである混在型半導体集積回路装置
１を第37図（要部断面図）に示す。 本実施例IIIの混在型半導体集積回路装置１は、少な
くともバイポーラトランジスタT1、T2の夫々のエミッタ
開口として使用される接続孔55内に遷移金属膜（又は遷
移金属シリサイド膜）57Dが埋込まれている。この遷移
金属膜57Dは配線57の一部として使用され、この配線57
は、遷移金属膜57Dを介在させてアルミニウム合金膜57B
が各半導体領域40、48、49、56の夫々に直接々続されな
いので、前述の実施例Ｉで説明した遷移金属シリサイド
膜57Aは廃止されている。 前記配線57の下層となる遷移金属膜57Dは例えば選択C
VD法で堆積したＷ膜を使用する。遷移金属膜シリサイド
膜57Dの場合は例えばWSi2等を使用する。また、遷移金
属膜57Dは、CVD法やスパッタ法により接続孔55内が埋込
まれるまで堆積し、この後、接続孔55内のみに残存する
ように全面をエッチングで後退させて形成してもよい。 前記配線57のアルミニウム合金膜57Bは、比抵抗値が
小さい特徴があるが、段差部特にエミッタ開口として使
用される接続孔55部分でのステップカバレッジが悪く、
断面々積が縮小する。バイポーラトランジスタT1、T2の
夫々はエミッタ電流量がCMOSの動作電流量に比べて大き
く、マイグレーション耐圧を確保するために前記段差部
でアルミニウム合金膜57Bの断面々積を増加するにはエ
ミッタ開口である接続孔55の開口サイズを大きくしなく
てはならない。この接続孔55の開口サイズの増加は、ｎ
型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の
夫々の面積を順次増大し、バイポーラトランジスタT1、
T2の夫々の占有面積を増大する。つまり、本実施例III
の混在型半導体集積回路装置１は、前記接続孔55内に遷
移金属膜57Dを埋込み、接続孔55部分での配線57の断面
々積を増加している。 前記遷移金属膜57Dは、まず、第38図（所定の製造工
程における要部断面図）に示すように、層間絶縁膜54に
接続孔55を形成し、この接続孔55内に前記遷移金属膜57
Dを埋込む。 次に、前記遷移金属膜57D上、層間絶縁膜54上を含む
基板全面にアルミニウム合金膜57B、遷移金属シリサイ
ド膜57Cの夫々を順次積層する。この後、第39図（所定
の製造工程における要部断面図）に示すように、遷移金
属シリサイド膜57C、アルミニウム合金膜57Bの夫々を順
次所定の形状に加工することにより配線57を形成する。
つまり、前記配線57の下層となる遷移金属膜57Dは、バ
イポーラトランジスタT1、T2の夫々のエミッタ開口とな
る接続孔55を含め、その他の素子と配線57とを接続する
接続孔55のすべてに埋込まれる。 このように、（30-14）バイポーラトランジスタT1、T
2のｎ型エミッタ領域であるｎ+型半導体領域56に、層間
絶縁膜54に形成されたエミッタ開口である接続孔55を通
して前記層間絶縁膜54上を延在するアルミニウム合金膜
57B（配線57）を接続する混在型半導体集積回路装置１
において、前記層間絶縁膜54に形成されたエミッタ開口
（接続孔55）内に遷移金属膜（又は遷移金属シリサイド
膜）57Dを埋込み、この埋込まれた遷移金属膜57Dを介在
させ、前記バイポーラトランジスタT1、T2のｎ型エミッ
タ領域であるｎ+型半導体領域56と前記配線57のアルミ
ニウム合金膜57Bとを接続する。この構成により、前記
エミッタ開口である接続孔55内の実質的にすべての領域
を前記遷移金属膜57Dで満たし、前記接続孔55の段差部
分で配線57の断面々積を増加することができるので、エ
ミッタ開口である接続孔55の開口サイズを縮小してこれ
に伴ってｎ型エミッタ領域の面積を縮小することができ
る。つまり、バイポーラトランジスタT1、T2の占有面積
を縮小することができるので、混在型半導体集積回路装
置１の集積度を向上することができる。 また、前記エミッタ開口である接続孔55内に埋込まれ
た遷移金属膜57Dは、前記アルミニウム合金膜57Bに比べ
てエレクトロマイグレーション耐圧が高いので、さらに
接続孔55の開口面積を縮小し、混在型半導体集積回路装
置１の集積度をより向上することができる。 また、前記エミッタ開口である接続孔55内に埋込まれ
た遷移金属膜57Dは、ｎ型エミッタ領域であるｎ+型半導
体領域56とアルミニウム合金膜57Bとの合金化反応を防
止することができるので、アロイスパイク現象を防止す
ることができる。 また、前記遷移金属膜57Dは、接続孔55内にそれに対
して自己整合で埋込むことができ、接続孔55と配線57の
アルミニウム合金膜57B（及び遷移金属シリサイド膜57
C）との製造工程におけるマスク合せずれが生じても、
接続孔55内に目開きが生じないので、接続孔55部分のア
ルミニウム合金膜57Bの配線幅寸法、配線間寸法の夫々
を縮小することができる。つまり、前記接続孔55に埋込
まれた遷移金属膜57Dとアルミニウム合金膜57Bとの接続
部分において、アルミニウム合金膜57Bに製造工程にお
けるマスク合せ余裕寸法を確保する必要がなくなる（所
謂ドックボーンの廃止）。 また、前記メモリセルアレイMAのメモリセルＭのメモ
リセル選択用MISFETQsの一方のｎ型半導体領域45（実際
にはｎ+型半導体領域56）と相補性データ線57との接続
部分においては、前記遷移金属膜57Dは、相補性データ
線57の接続孔55部分でのステップカバレッジを向上し、
相補性データ線57の断線不良を低減することができる。
特に、メモリセルアレイMAは、メモリセルＭをスタック
ド構造の情報蓄積用容量素子Ｃで構成しており、接続孔
55の段差形状が他の領域に比べて大きくなっているの
で、前記接続孔55内に埋込まれる遷移金属膜57Dは有効
である。 なお、前記配線57の接続孔55内に埋込まれた遷移金属
膜57Dとアルミニウム合金膜57Bとの接続部分は、Siの析
出や合金化反応が生じる可能性があるので、実用の際は
バリアメタル層例えば遷移金属窒化膜（TiN膜）を介在
させる。 （実施例IV） 本実施例IVは、前記実施例Ｉの混在型半導体集積回路
装置１において、特にBi-CMOSゲート回路の動作速度の
高速化を図った、本発明の第４実施例である。 本発明の実施例IVである混在型半導体集積回路装置１
を第40図（要部断面図）に示す。 本実施例IVの混在型半導体集積回路装置１特にBi-CMO
Sゲート回路を構成するバイポーラトランジスタT1は、
第40図に示すように、埋込型のｎ+型半導体領域31A及び
ｎ-型ウエル領域34A（真性コレクタ領域）でｎ型コレク
タ領域を構成している。埋込型のｎ+型半導体領域34Aは
基板の深さ方向の寸法が大きく構成され、ｎ-型ウエル
領域34Aの深さが浅く構成されている。 一方、前記Bi-CMOSゲート回路を構成するCMOSのｎチ
ャネルMISFETQnはｐ-型ウエル領域35の主面に設けら
れ、ｐチャネルMISFETQpはｎ-型ウエル領域34Bの主面に
設けられている。前記ｎチャネルMISFETQnの領域のｐ-
型ウエル領域35、ｐチャネルMISFETQpの領域のｎ-型ウ
エル領域34Bの夫々は、前記バイポーラトランジスタT1
の真性コレクタ領域であるｎ-型ウエル領域34Aに比べて
深い深さで構成されている。ｎチャネルMISFETQnの領域
の埋込型のｐ+型半導体領域32、ｐチャネルMISFETQpの
領域の埋込型のｎ+型半導体領域34Bの夫々は、前記バイ
ポーラトランジスタT1の埋込型のｎ+型半導体領域31Aに
比べて基板の深さ方向の寸法が小さく構成されている。 すなわち、前記バイポーラトランジスタT1は、ｎ型コ
レクタ領域のうちの真性コレクタ領域であるｎ-型ウエ
ル領域34Aを浅くし、ｎ型エミッタ領域−ｎ型コレクタ
領域間（ｎ型エミッタ領域から埋込型のｎ+型半導体領
域31Aまでの距離）を短縮することができるので、電流
の走行距離を縮小してベース遮断周波数を向上し、動作
速度の高速化を図ることができる。これに対して、ｎチ
ャネルMISFETQnは、ｐ-型ウエル領域35の深さを深く
し、ソース領域及びドレイン領域であるｎ+型半導体領
域48と埋込型のｐ+型半導体領域32とを積極的に離隔す
ることができるので、前記ｎ+型半導体領域48に付加さ
れる寄生容量を低減し、動作速度の高速化を図ることが
できる。同様に、ｐチャネルMISFETQpは、ｎ-型ウエル
領域34Bの深さを深くし、ソース領域及びドレイン領域
であるｐ+型半導体領域49と埋込型のｎ+型半導体領域31
Bとを積極的に離隔することができるので、前記ｐ+型半
導体領域49に付加される寄生容量を低減し、動作速度の
高速化を図ることができる。 なお、同第40図に示すバイポーラトランジスタT2は高
耐圧化を図るように構成されている。 前記Bi-CMOSゲート回路のバイポーラトランジスタT1
の埋込型のｎ+型半導体領域31A、ｐチャネルMISFETQpの
領域の埋込型のｎ+型半導体領域31Bの夫々は第41図（所
定の製造工程における要部断面図）に示すように形成さ
れる。つまり、バイポーラトランジスタT1の埋込型のｎ
+型半導体領域31Aはｎ型不純物31n1、31n2の夫々を導入
することにより形成され、ｐチャネルMISFETQpの領域の
埋込型のｎ+型半導体領域31Bはｎ型不純物31n1を導入す
ることにより形成される。ｎ型不純物31n1は拡散速度の
遅い例えばSbを使用し、ｎ型不純物31n2は拡散速度の速
い例えばｐを使用する。ｎ型不純物31n1はその拡散速度
が遅いので深いｎ-型ウエル領域34Bを形成することがで
きる。ｎ型不純物31n2はその拡散速度が速いので浅いｎ
-型ウエル領域31Bを形成することができる。 このように、（31-15）真性コレクタ領域、埋込型コ
レクタ領域の夫々を基体の深さ方向に順次配置したバイ
ポーラトランジスタT1と、前記真性コレクタ領域、埋込
型コレクタ領域の夫々と同一層でかつ同一導電型で形成
されるウエル領域、埋込型半導体領域の夫々を基体の深
さ方向に順次配置した領域に形成されるｐチャネルMISF
ETQpとを有する混在型半導体集積回路装置１において、
前記バイポーラトランジスタT1の真性コレクタ領域であ
るｎ-型ウエル領域34Aの基体表面からの深さを、前記ｐ
チャネルMISFETQpを形成するｎ-型ウエル領域34Bの基体
表面からの深さに比べて浅く構成する。この構成によ
り、前記バイポーラトランジスタT1は、真性コレクタ領
域であるｎ-型ウエル領域34Aの基体表面からの深さを浅
くし、電流の走行距離を短くすることができるので、ベ
ース遮断周波数を高め、動作速度の高速化を図ることが
できると共に、前記ｐチャネルMISFETQpは、ｎ-型ウエ
ル領域34Bの基体表面からの深さを深くし、前記ｐチャ
ネルMISFETQpのソース領域、ドレイン領域の夫々である
ｐ+型半導体領域49と前記埋込型のｎ+型半導体領域31B
とを離隔することができるので、前記ｐ+型半導体領域4
9に付加される寄生容量を低減し、ｐチャネルMISFETQp
の動作速度の高速化を図ることができる。 （実施例Ｖ） 本実施例Ｖは、前記実施例Ｉの混在型半導体集積回路
装置１において、バイポーラトランジスタの周波数特性
を向上した、本発明の第５実施例である。 本発明の実施例Ｖである混在型半導体集積回路装置１
を第42図（要部断面図）に示す。 本実施例Ｖの混在型半導体集積回路装置１は、第42図
に示すように、バイポーラトランジスタT1の真性コレク
タ領域として使用されるｎ-型ウエル領域34Bのｎ型エミ
ッタ領域の直下に高不純物濃度の埋込型のｎ+型半導体
領域34Cが設けられている。つまり、この埋込型のｎ+型
半導体領域34Cは、ｐ型ベース領域の真性ベース領域で
あるｐ型半導体領域42とｎ型コレクタ領域の埋込型のｎ
+型半導体領域31Bとの間において、真性コレクタ領域で
あるｎ-型ウエル領域34Bの不純物濃度を高めている。 前記ｎ型エミッタ領域の直下に設けられる埋込型のｎ
+型半導体領域34Cは第43図及び第44図（所定の製造工程
毎に示す要部断面図）に示すように形成されている。 まず、素子を覆う層間絶縁膜54に接続孔55を形成す
る。この接続孔55は、バイポーラトランジスタT1のｐ型
ベース領域の真性ベース領域であるｐ型半導体領域42上
において、エミッタ開口として使用される。 次に、バイポーラトランジスタT1のｎ型エミッタ領域
の形成領域上、コレクタ電位引上げ用ｎ+型半導体領域4
0上の夫々の接続孔55部分が開口された不純物導入マス
ク90を形成する。不純物導入マスク90は、例えばフォト
リソグラフィ技術で形成されたフォトレジスト膜で形成
し、前記層間絶縁膜54上に形成される。 次に、第43図に示すように、前記不純物導入マスク90
の開口及び接続孔55で規定された領域内において、少な
くともバイポーラトランジスタT1の真性コレクタ領域で
あるｎ-型ウエル領域34Bの主面部にｎ型不純物34n3を導
入する。ｎ型不純物34n3は、ｎ-型ウエル領域34Bの不純
物濃度に比べて高くかつその領域に不純物濃度のピーク
を有するように、例えば1015［atoms/cm2］程度の不純
物濃度のＰを使用し、約300［KeV］程度の高エネルギの
イオン打込法で導入する。このｎ型不純物34n3はバイポ
ーラトランジスタT1のコレクタ電位引上げ用ｎ+型半導
体領域40の主面部にも導入される。また、ｎ型不純物34
n3は、バイポーラトランジスタT1のｎ型エミッタ領域の
サイズを規定する接続孔（エミッタ開口）55に規定され
た領域内において導入されるので、ｎ型エミッタ領域の
直下にそれに対して自己整合で導入される。 次に、バイポーラトランジスタT1、T2の夫々のｐ型半
導体領域42の主面部、コレクタ電位引上げ用ｎ+型半導
体領域40の主面部、メモリセルアレイMAのメモリセルＭ
のメモリセル選択用MISFETQsの一方のｎ型半導体領域45
の主面部の夫々が開口された不純物導入マスク91を形成
する。この不純物導入マスク91は、例えばフォトリソグ
ラフィ技術を使用したフォトレジスト膜で形成する。 次に、第44図に示すように、前記不純物導入マスク91
の開口及び接続孔55で規定された領域内において、少な
くともｐ型半導体領域42、ｎ型半導体領域45の夫々の主
面部にｎ型不純物56nを導入する。 次に、前記ｎ型不純物34n3、ｎ型不純物56nの夫々に
引き伸し拡散を施す。前記ｎ型不純物34n3はｎ型エミッ
タ領域の直下において埋込型のｎ+型半導体領域34Cを形
成する。前記ｎ型不純物56nは、ｎ型エミッタ領域であ
るｎ+型半導体領域56、メモリセル選択用MISFETQsのソ
ース領域又はドレイン領域の一部であるｎ+型半導体領
域56の夫々を形成する。 なお、前記埋込型のｎ+型半導体領域34Cを形成するｎ
型不純物34n3は、引き伸し拡散量が多い場合にはｎ型不
純物56nの導入前に導入し、引き伸し拡散を施した後に
前記ｎ型不純物56nを導入する。この工程順序によれ
ば、ｎ型エミッタ領域であるｎ+型半導体領域56の接合
深さを浅くすることができるので、バイポーラトランジ
スタT1の高周波特性をさらに向上することができる。ま
た、前記ｎ型不純物34n3は、引き伸し拡散量が少ない場
合にはｎ型不純物56nを導入する後に導入してもよい。 また、前記埋込型のｎ+型半導体領域34Cは、第45図
（所定の製造工程における要部断面図）に示すように、
不純物導入マスク93を使用し、ｎ-型ウエル領域34Bを形
成するｎ型不純物34n1の導入の後（又は前）にｎ型不純
物34n3を導入することにより形成してもよい。 このように、（37-19）ｎ型エミッタ領域、ｐ型ベー
ス領域、ｎ型コレクタ領域の夫々を順次基体の表面から
深さ方向に向って配置した縦型構造のバイポーラトラン
ジスタT1を有する混在型半導体集積回路装置１におい
て、前記ｎ型コレクタ領域の真性コレクタ領域であるｎ
-型ウエル領域34Bの前記ｎ型エミッタ領域の直下部分に
前記ｎ-型ウエル領域34Bに比べて高不純物濃度の埋込型
のｎ+型半導体領域34Cを設ける。この構成により、前記
ｎ型コレクタ領域のｎ型エミッタ領域の直下部分のｎ-
型ウエル領域34Bの実質的に電流が流れる領域の抵抗値
を低減し、電流の流れる時間を短縮することができるの
で、ベース遮断周波数を高め、バイポーラトランジスタ
T1の動作速度の高速化を図ることができると共に、前記
ｎ型コレクタ領域のエミッタ領域の直下部分以外の真性
コレクタ領域は低不純物濃度のｎ-型ウエル領域34Bで構
成され、真性コレクタ領域とｐ型ベース領域とのpn接合
部に形成される寄生容量を低減することができるので、
よりベース遮断周波数を低減し、バイポーラトランジス
タT1の動作速度の高速化を図ることができる。 また、（38-20）前記ｎ型コレクタ領域のエミッタ領
域の直下部分の埋込型のｎ+型半導体領域34Cは、前記ｎ
型エミッタ領域であるｎ+型半導体領域56を規定するエ
ミッタ開口（接続孔55）に規定された領域内において、
ｎ型コレクタ領域の真性コレクタ領域であるｎ-型ウエ
ル領域34Bにｎ型不純物34n3を導入することにより形成
する。この構成により、前記ｎ型コレクタ領域のｎ型エ
ミッタ領域の直下部分の高不純物濃度の埋込型のｎ+型
半導体領域34Cを形成する不純物導入マスクを形成する
工程の一部をエミッタ開口（接続孔55）を形成する工程
で兼用することができるので、このマスクを形成する工
程に相当する分、混在型半導体集積回路装置１の製造工
程数を低減することができる。 （実施例VI） 本実施例VIは、16［Mbit］又はそれ以上の大容量を有
するDRAMを搭載した混在型半導体集積回路装置１におい
て、消費電力を低減した、本発明の第６実施例である。 本発明の実施例VIである混在型半導体集積回路装置１
を第46図（要部断面図）に示す。 本実施例VIの混在型半導体集積回路装置１は16［Mbi
t］の大容量のDRAMを搭載する。このDRAMのメモリセル
アレイMAに延在する相補性データ線（DL）57の配線幅寸
法はこの相補性データ線57とその下層の上層電極層53と
の間の層間絶縁膜54の膜厚に比べて小さく構成されてい
る。一方、周辺回路の領域において、相補性データ線57
と同一導電層で形成される信号用配線57や電源用配線57
の配線幅寸法は前記層間絶縁膜54の膜厚に比べて大きく
構成されている。 前記相補性データ線57の充放電々流は次式〈１〉で表
わされる。 前記〈１〉式右辺のデータ線容量Cbは、相補性データ
線57−スタックド構造の情報蓄積用容量素子Ｃ間容量、
相補性データ線57−ワード線44間容量、半導体領域（45
等）−基板間容量、ミラー容量等である。このうち、デ
ータ線容量Cbは、相補性データ線57−スタックド構造の
情報蓄積用容量素子Ｃの上層電極層（プレート電極）53
間容量が約40〜50［％］の大半を占める。この相補性デ
ータ線57−上層電極層53間容量は次式〈２〉で表わすこ
とができる。 前述の式〈１〉、式〈２〉の夫々から明らかなよう
に、相補性データ線57の配線幅寸法Wdを減少させ、層間
絶縁膜54の膜厚ｔOXを増加することにより、相補性デー
タ線57−上層電極層53間容量Cdpを減少してデータ線容
量Cbを小さくすることができるので、相補性データ線57
の充放電々流Jdの低減化を図ることができる。 また、混在型半導体集積回路装置１のペレットサイズ
は、16［Mbit］の大容量を有するDRAMを搭載する場合、
LOC（Lead On Chip）構造の採用等、樹脂封止型半導体
装置２の構造を工夫することにより、最大約140［mm2］
程度で構成することができる。混在型半導体集積回路装
置１のうちDRAMのメモリセルアレイMAの占有面積は全体
の約55［％］程度を占めるので、１［bit］当りのメモ
リセルＭのセルサイズは4.5［μm2］程度に設定され
る。DRAMは、フォールデットビットライン方式を採用す
る場合、１［bit］のメモリセルＭに１本のワード線44
と１組の相補性データ線（２本のデータ線）57が延在す
る。このレイアウト構成上、ワード線垂直方向１に対し
て相補性データ線垂直方向２であることが微細加工上で
のバランスがよい。したがって、前記メモリセルＭのセ
ルサイズは1.5×3.0［μm2］の長方形状に形成すること
が望ましい。つまり、第47図（配線の平面図）及び第48
図（第47図のIII-III切断線で切った模写断面図）に示
すように、相補性データ線57の配線ピッチは3.0［μ
ｍ］となり、相補性データ線57のうちの一本のデータ線
の配線ピッチは1.5［μｍ］で構成される。16［Mbit］
の大容量を有するDRAMにおいては、最小加工寸法（最小
配線間隔）が0.6［μｍ］、製造工程における２層間合
せ余裕が0.3［μｍ］の夫々である0.6［μｍ］製造プロ
セスを採用するので、相補性データ線57の配線幅寸法Wd
は約0.6［μｍ］に設定される。これに対して、前記相
補性データ線57と上層電極層53との間の層間絶縁膜54
は、前述のように、相補性データ線57−上層電極層53間
容量Cdpを減少するために、前述の実施例Ｉの混在型半
導体集積回路装置１に搭載された４［Mbit］のDRAMと同
程度、約700［nm］程度の膜厚で形成される。すなわ
ち、16［Mbit］の大容量を有するDRAMにおいては、相補
性データ線57の配線幅寸法（0.6［μｍ］）は、充放電
々流Jdを低減して消費電力を低減するために、層間絶縁
膜54の膜厚（0.7［μｍ］）に比べて小さく構成され
る。 一方、前記第47図及び第48図に示すように、16［Mbi
t］の大容量を有するDRAMにおいては、周辺回路の信号
用配線57（Ｓ）、電源用配線57（Vss又はVcc）の夫々の
配線幅寸法は層間絶縁膜54の膜厚に比べて大きく構成さ
れる。前記信号用配線57（Ｓ）は、例えばクロック系信
号であり、微細加工よりも動作速度を速くするために配
線幅寸法を大きく構成している。信号用配線57（Ｓ）は
例えば1.0［μｍ］程度の配線幅寸法で構成される。電
源用配線57（Vss又はVcc）は、微細加工よりも、ノイズ
低減やマイグレーション耐圧の向上を図るために配線幅
寸法を大きく構成している。この電源用配線57（Vss又
はVcc）は、入力用又は出力用外部端子BPと分岐するま
での間の配線幅寸法がワーストケースとなり、例えば10
0［μｍ］程度の配線幅寸法で構成される。 また、前述の混在型半導体集積回路装置１に256［Mbi
t］のさらに大容量のDRAMを搭載する場合においては、
周辺回路の信号用配線57（Ｓ）の配線幅寸法が層間絶縁
膜54の膜厚に比べて小さく構成される場合があるが、前
記電源用配線57の外部端子BPから分岐されるまでの配線
幅寸法は層間絶縁膜54の膜厚に比べて大きく構成され
る。 このように、（34-16）メモリセル選択用MISFETQsと
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
メモリセルＭを構成し、前記スタックド構造の情報蓄積
用容量素子Ｃの上層電極層53上に層間絶縁膜54を介在さ
せて延在する相補性データ線57を前記メモリセルＭのメ
モリセル選択用MISFETQcの一方のｎ型半導体領域45に接
続するDRAMを備えた混在型半導体集積回路装置１におい
て、前記相補性データ線57の配線幅寸法を、前記相補性
データ線57とその下層のスタックド構造の情報蓄積用容
量素子Ｃの上層電極層53との間の層間絶縁膜54の膜厚よ
りも小さく構成する。この構成により、前記相補性デー
タ線57に付加される寄生容量Cdを低減し、前記相補性デ
ータ線57の充放電々流量Jdを低減することができるの
で、DRAMの消費電力を低減し、結果的に混在型半導体集
積回路装置１の消費電力を低減することができる。ま
た、消費電力を低減することができるので、前記混在型
半導体集積回路装置１の集積度を向上することができ
る。 また、（35-17）前記DRAMの周辺回路に延在する、前
記相補性データ線57と同一導電層で形成された信号用配
線57（Ｓ）の配線幅寸法を、その下層の層間絶縁膜54の
膜厚よりも大きく構成する。この構成により、前記周辺
回路に延在する信号用配線57（Ｓ）は、断面々積を増加
して抵抗値を低減することができるので、信号伝達速度
を速め、混在型半導体集積回路装置１の動作速度の高速
化を図ることができる。 また、（36-18）前記DRAMの前記相補性データ線57と
同一導電層で形成された電源用配線57の外部端子BPから
分岐されるまでの配線幅寸法を、その下層の層間絶縁膜
54の膜厚よりも大きく構成する。この構成により、前記
電源用配線57は、断面々積を増加して抵抗値を低減する
ことができるので、ノイズを低減し、誤動作を防止し
て、混在型半導体集積回路装置１の電気的信頼性を向上
することができ、又充分な配線幅寸法を確保することが
できるので、マイグレーション耐圧を確保して断線不良
を防止し、混在型半導体集積回路装置１の電気的信頼性
を向上することができる。 （実施例VII） 本実施例VIIは、混在型半導体集積回路装置におい
て、DRAMの集積度を向上すると共に、バイポーラトラン
ジスタの特に素子分離領域の面積を縮小して集積度を向
上した、本発明の第７実施例である。本実施例VIIは、
特に16［Mbit］又はそれ以上の大容量のDRAMを搭載する
混在型半導体集積回路装置に好適である。 本発明の実施例VIIである混在型半導体集積回路装置
１を第49図（要部断面図）に示す。 本実施例VIIの混在型半導体集積回路装置１に搭載さ
れるDRAMのメモリセルＭは、第49図及び第50図（メモリ
セルアレイの要部平面図）に示すように、メモリセル選
択用MISFETQsと細溝型スタックド構造の情報蓄積用容量
素子Ｃとの直列回路で構成されている。 前記メモリセルＭのメモリセル選択用MISFETQsは、主
に、ｐ-型ウエル領域35（チャネル形成領域）、ゲート
絶縁膜43、ゲート電極44、ｎ+型半導体領域107A、ｎ型
半導体領域45及びｎ+型半導体領域104Aの夫々で構成さ
れている。メモリセルＭの細溝型スタックド構造の情報
蓄積用容量素子Ｃは、主に、細溝100、分離用絶縁膜10
1、下層電極層102、誘電体膜103、上層電極層105の夫々
で構成されている。 前記メモリセル選択用MISFETQsの一方のｎ+型半導体
領域107Aには、サイドウォールスペーサ47で規定された
領域内において、ゲート電極44に対して自己整合でｎ+
型半導体領域107Aの主面に接続された中間導電膜107を
介在させて相補性データ線（DL）57が接続されている。
前記中間導電膜107は例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物例えばＰが導入されている。前記ｎ+型半導
体領域107Aは前記中間導電膜107である多結晶珪素膜に
導入されたｎ型不純物をｐ-型ウエル領域35の主面部に
拡散することにより形成されている。 メモリセル選択用MISFETQsの他方のｎ型半導体領域45
及びｎ+型半導体領域104Aは、前記分離用絶縁膜101に形
成された開口101Aを通して前記細溝型スタックド構造の
情報蓄積用容量素子Ｃの上層電極層104に接続されてい
る。後述するが、上層電極層104は多結晶珪素膜で形成
され、この多結晶珪素膜に導入されたｎ型不純物を開口
101Aで規定された領域内においてｐ-型ウエル領域35の
主面部に拡散することにより前記ｎ+型半導体領域104A
は形成される。 前記細溝型スタックド構造の情報蓄積用容量素子Ｃの
細溝100は、ｐ-型ウエル領域35、埋込型のｐ+型半導体
領域32の夫々を突き抜け、ｐ-型半導体基板30に底部が
達する深さで形成されている。この細溝100は、例えばR
IE等の異方性エッチングで形成され、開口サイズに比べ
て深さが深く構成されている。 前記分離用絶縁膜101は、細溝100の内壁に沿って設け
られ、ｐ-型半導体基板30、ｐ-型ウエル領域35、埋込型
のｐ+型半導体領域32の夫々と細溝型スタックド構造の
情報蓄積用容量素子Ｃとを電気的に分離するように構成
されている。 前記下層電極層102は、分離用絶縁膜101を介在させ、
前記細溝100の内壁に沿って設けられている。下層電極
層102は例えばCVD法で堆積した多結晶珪素膜で形成さ
れ、この多結晶珪素膜にはｎ型不純物例えばＰが導入さ
れている。下層電極層102は、細溝100の底部の分離用絶
縁膜101を除去して形成された開口（符号は付けない）
を通して埋込型のｎ+型半導体領域102Aに接続されてい
る。この埋込型のｎ+型半導体領域102Aは、前記下層電
極層102に導入されたｎ型不純物をｐ-型半導体基板30の
内部に拡散させることにより形成されている。16［Mbi
t］の大容量のDRAMはメモリセルＭ間の配置ピッチが小
さく構成されるので、前記埋込型のｎ+型半導体領域102
Aは、メモリセルＭと相補性データ線57との接続部分を
除き、ワード線（WL）44の延在方向及び相補性データ線
57の延在方向において、隣接する他のメモリセルＭの埋
込型のｎ+型半導体領域102Aと接続される（一体に構成
される）。埋込型のｎ+型半導体領域102Aは、プレート
給電部Vpから電源電圧1/2Vccが供給される。16［Mbit］
の大容量のDRAMになると、内部回路で使用される電源電
圧Vccが約3.3［Ｖ］になるので、前記電源電圧1/2Vccは
約1.65［Ｖ］である。 前記プレート給電部Vpは、第49図に示すように、細溝
100で周囲を規定された領域内において、基体表面から
深さ方向に向って、ｎ+型半導体領域48、ｎ-型ウエル領
域34A、埋込型のｎ+型半導体領域31Aの夫々を順次配置
することにより構成されている。プレート給電部Vpは例
えばメモリセルアレイMAの周辺領域に配置される。この
プレート給電部Vpのｎ+型半導体領域48には電源電圧1/2
Vccが印加された配線57が接続され、埋込型のｎ+型半導
体領域31Aには埋込型のｎ+型半導体領域102Aが接続され
る。 前記誘電体膜103は前記下層電極層102の表面に設けら
れている。誘電体膜103は例えば窒化珪素膜の単層、酸
化珪素膜の単層又はそれらの複合膜で形成されている。 前記上層電極層105は前記誘電体膜103の表面上に細溝
100内を埋込むように設けられている。この上層電極層1
05は前述したように例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物例えば
Ｐが導入されている。前記実施例Ｉの混在型半導体集積
回路装置１に搭載されたスタックド構造の情報蓄積用容
量素子Ｃと異なり、細溝型スタックド構造の情報蓄積用
容量素子Ｃは、下層電極層102をプレート電極として形
成し、上層電極層105をフローティング電極として形成
している。 このように構成される細溝型スタックド構造の情報蓄
積用容量素子Ｃは、所謂SPC構造の情報蓄積用容量素子
Ｃと呼ばれ、基体の深さ方向に電荷蓄積量を増加するこ
とができるので、メモリセル面積を縮小し、混在型半導
体集積回路装置１の集積度を向上することができる。 また、前記DRAMのメモリセルアレイMAにおいては、同
第49図に示すように、ｐ-型ウエル領域35の下部にｎチ
ャネルMISFETQnの領域と同一層（同一製造工程）で形成
された埋込型のｐ+型半導体領域32が設けられている。
この埋込型のｐ+型半導体領域32は、混在型半導体集積
回路装置１に特有な構造であり、製造工程を増加しない
でメモリセルアレイMAの領域に設けることができる。こ
のメモリセルアレイMAの領域に設けられた埋込型のｐ+
型半導体領域32は、ウエル給電部Vwに接続され（一体に
構成され）、基板電位ＶBBが印加される。ウエル給電部
Vwは例えばメモリセルアレイMAの周辺部に配置されてい
る。ウエル給電部Vwは、細溝100で周囲を規定された領
域内において、基体表面から深さ方向に向って、ｐ+型
半導体領域49、ｐ-型ウエル領域35、埋込型のｐ+型半導
体領域32の夫々を順次配置することにより構成されてい
る。このウエル給電部Vwのｐ+型半導体領域49には基板
電位ＶBBが印加された配線57が接続されている。 一方、同第49図に示すバイポーラトランジスタ領域Bi
（又はCMOS領域CMOS）においては、細溝100内部に分離
用絶縁膜101、下層電極層102、誘電体膜103、上層電極
層105の夫々を順次埋込むことにより素子分離領域を構
成している。この素子分離領域の細溝100、その内部に
埋込まれる層101、102、103、105の夫々は、メモリセル
アレイMAに形成されるものと同一層（同一製造工程）で
形成される。素子分離領域の細溝100は、素子間の短絡
を防止するために、ｎ型コレクタ領域である埋込型のｎ
+型半導体領域31Bに比べて底部を深く形成している。ま
た、素子分離領域の細溝100は、素子間の短絡を防止す
るために、底部の分離用絶縁膜101は除去されず、結果
的に埋込型のｎ+型半導体領域102Aは設けられていな
い。 なお、前記細溝100内部に埋込まれた下層電極層102の
上部にはその上層の導電層と電気的に分離するために絶
縁膜106が設けられている。 次に、前述の混在型半導体集積回路装置１の製造方法
について、第51図乃至第56図（各製造工程毎に示す要部
断面図）を用いて、簡単に説明する。 まず、各領域にｎ-型ウエル領域34A、34B、ｎ型ウエ
ル領域34B、ｐ-型ウエル領域35の夫々、及び素子間分離
用絶縁膜36、ｐ型チャネルストッパ領域37の夫々を形成
する。この後、第51図に示すように、ｎ-型ウエル領域3
4A、34B、ｎ型ウエル領域34B、ｐ-型ウエル領域35の夫
々の活性領域の主面を露出する。 次に、前記活性領域上を含む基板全面に、絶縁膜108
を形成し、この後、第52図に示すように、絶縁膜108上
に細溝100の形成領域が開口されたエッチングマスク110
を形成する。エッチングマスク110は例えばフォトリソ
グラフィ技術を使用したフォトレジスト膜で形成する。 次に、前記エッチングマスク110を使用し、第53図に
示すように、絶縁膜108、基体の夫々を順次エッチング
することにより、細溝100を形成する。エッチングは前
述のようにRIE等の異方性エッチングを使用する。 次に、前記細溝100の内壁を含む基板全面に分離用絶
縁膜101を形成する。分離用絶縁膜101は例えばCVD法で
堆積した酸化珪素膜を使用する。 次に、第54図に示すように、前記分離用絶縁膜101上
にメモリセルアレイMAの領域が開口されたエッチングマ
スク111を形成する。エッチングマスク111は例えばフォ
トリソグラフィ技術を使用したフォトレジスト膜で形成
する。 次に、前記エッチングマスク111を使用し、基板全面
にエッチングを施すことにより、平坦部特に細溝100の
底部の平坦部の分離用絶縁膜101を除去する。このエッ
チングは異方性エッチングで行う。細溝100の底部に
は、分離用絶縁膜101が除去されたメモリセルアレイMA
の領域のみｐ-型半導体基板30の表面が露出する。 次に、第56図に示すように、基板全面に下層電極層10
2を形成する。下層電極層102は前述のように多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物が導入
される。このｎ型不純物は、メモリセルアレイMAの領域
の細溝100の底部において、ｐ-型半導体基板30の内部に
拡散し、埋込型のｎ+型半導体領域102Aを形成する。 次に、誘電体膜103、上層電極層105の夫々を順次積層
し、下層電極層102、誘電体膜103、上層電極層105の夫
々を所定の形状に加工することにより、細溝型スタック
ド構造の情報蓄積用容量素子Ｃ、素子分離領域の夫々を
形成することができる。 この後、通常の製造工程を施すことにより、前記第49
図及び第50図に示す混在型半導体集積回路装置１は完成
する。 このように、（23-12）メモリセル選択用MISFETQsと
情報蓄積用容量素子Ｃとの直列回路でメモリセルＭを構
成するDRAM、バイポーラトランジスタＴの夫々を同一基
体に構成する混在型半導体集積回路装置１において、前
記DRAMのメモリセルＭの情報蓄積用容量素子Ｃを、前記
基体の主面からその深さ方向に向って形成された細溝10
0内に構成し、前記バイポーラトランジスタＴの周囲を
規定する素子分離領域を、前記DRAMのメモリセルの情報
蓄積用容量素子Ｃを形成する細溝100と同一工程で形成
された細溝100で構成する。前記DRAMのメモリセルＭの
情報蓄積用容量素子Ｃは、前記細溝100内に下層電極層1
02、誘電体膜103、上層電極層104の夫々を順次積層した
細溝型スタックド構造（SPC）で構成する。この構成に
より、前記DRAMのメモリセルＭの情報蓄積用容量素子Ｃ
の細溝100で基体の深さ方向に電荷蓄積量を増加するこ
とができるので、メモリセルＭ面積を縮小し、混在型半
導体集積回路装置１の集積度を向上することができ、前
記バイポーラトランジスタＴの素子分離領域の細溝100
で基体の深さ方向に離隔寸法を確保することができるの
で、素子分離領域の面積を縮小し、混在型半導体集積回
路装置１の集積度を向上することができ、しかも、前記
DRAMのメモリセルＭの情報蓄積用容量素子Ｃの細溝100
と前記バイポーラトランジスタＴの素子分離領域の細溝
100とを同一製造工程で形成することができるので、混
在型半導体集積回路装置１の製造工程数を低減すること
ができる。 また、前記バイポーラトランジスタＴは、素子分離領
域を細溝100で形成しているので、pn接合分離に比べ
て、各動作領域に付加される寄生容量を低減し、高周波
特性を向上することができる。 また、（28-13）メモリセル選択用MISFETQsと情報蓄
積用容量素子Ｃとの直列回路で構成されたメモリセルＭ
をｐ-型ウエル領域35の主面に配列するDRAMを備えた混
在型半導体集積回路装置１において、前記DRAMのメモリ
セルＭが配列されたｐ-型ウエル領域35の下部にそれと
同一導電型でかつそれに比べて不純物濃度が高い埋込型
のｐ+型半導体領域32を設け、この埋込型のｐ+型半導体
領域32を介在させて前記ｐ-型ウエル領域35にウエル電
位（基板電位ＶBB）を供給する。この構成により、前記
ｐ-型ウエル領域35に発生するノイズをｐ-型ウエル領域
35に比べて抵抗値が低い埋込型のｐ+型半導体領域32を
介在させて吸収することができるので、DRAMの情報書込
み動作、情報読出し動作の夫々の誤動作を防止すること
ができ、又前記ｐ-型ウエル領域35のメモリセルアレイM
A内でのウエル電位の分布を均一化することができるの
で、メモリセルＭのメモリセル選択用MISFETQsのしきい
値電圧の変動を低減することができ、混在型半導体集積
回路装置１の電気的信頼性を向上することができる。 また、（請求項29）前記埋込型のｐ+型半導体領域32
はｎチャネルMISFETQnの領域の埋込型のｐ+型半導体領
域32と同一層で形成する。この構成により、混在型半導
体集積回路装置１の製造工程数を低減することができ
る。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、マイクロコンピュータ（１チップ
マイコン）等、DRAMを１つのユニットして使用する混在
型半導体集積回路装置に適用することができる。 また、本発明は、前記DRAMに限定されず、SRAM、ROM
等値の記憶機能を有する混在型半導体集積回路装置１に
適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１） 静電気破壊防止回路を有する混在型半導体集積
回路装置において、静電気破壊耐圧を向上することがで
きる。 （２） 前記（１）の効果を奏すると共に、前記混在型
半導体集積回路装置の製造工程数を低減することができ
る。 （３） 前記混在型半導体集積回路装置において、電気
的信頼性を向上することができる。 （４） 前記混在型半導体集積回路装置において、動作
速度の高速化を図ることができる。 （５） 前記混在型半導体集積回路装置において、集積
度を向上することができる。 （６） 前記混在型半導体集積回路装置において、バイ
ポーラトランジスタの高耐圧化を図ることができる。 （７） 前記混在型半導体集積回路装置において、低消
費電力化を図ることができる。
を含む基板全面にパッシベーション膜を形成する。パッ
シベーション膜は、シラン膜、窒化珪素膜、樹脂膜の夫
々を順次積層した複合膜で形成されている。前記パッシ
ベーション膜の下層のシラン膜は例えば150〜250［nm］
程度の膜厚で形成する。前記中層の窒化珪素膜は、例え
ばプラズマCVD法で堆積し、1.0〜1.2［μｍ］程度の膜
厚で形成する。窒化珪素膜は耐湿性を向上するために形
成される。前記上層の樹脂膜は、例えば塗布法により塗
布されたポリイミド系樹脂膜で形成され、８〜12［μ
ｍ］程度の膜厚で形成される。この樹脂膜はDRAMのα線
ソフトエラー耐圧を向上するために形成される。 次に、前記混在型半導体集積回路装置１の外部端子BP
の形成領域において、前記パッシベーション膜にボンデ
ィング開口を形成する。このボンディング開口はフォト
リソグラフィ技術及びエッチング技術を使用して形成す
る。 なお、ボンディング開口で規定された領域内におい
て、外部端子BPとして使用される配線60の上層の遷移金
属シリサイド膜60Cは、ボンディング工程時のボンディ
ング位置の検出精度を高めるために除去してもよい。こ
の遷移金属シリサイド膜60Cの除去は、ボンディング開
口時に行われる。つまり、外部端子BP部分の遷移金属シ
リサイド膜60Cの除去は、その下層のアルミニウム合金
膜60Bを露出させ、このアルミニウム合金膜60Bとパッシ
ベーション膜の上層の樹脂膜との位置検出ビームの反射
率差を稼ぐために行われる。 これら一連の工程を施すことにより、本実施例のDRAM
を搭載する混在型半導体集積回路装置１は完成する。 このように、（17−９）真性コレクタ領域、埋込型コ
レクタ領域の夫々を基体の深さ方向に順次配置したバイ
ポーラトランジスタと、前記真性コレクタ領域、埋込型
コレクタ領域の夫々と同一層でかつ同一導電型で形成さ
れるウエル領域、埋込型半導体領域の夫々を基板の深さ
方向に順次配置した領域に形成されるMISFETとを有する
混在型半導体集積回路装置１の製造方法において、ｐ-
型半導体基板30のバイポーラトランジスタT1、T2の夫々
の形成領域の主面部にSbを導入すると共に、ｐ-型半導
体基板30のｐチャネルMISFETQpの形成領域の主面部に前
記Sb（又はAsでもよい）及びそれと同一導電型でそれに
比べて拡散速度が速いＰを導入する工程と、前記ｐ-型
半導体基板30の主面上にｎ-型エピタキシャル層33を成
長し、前記バイポーラトランジスタT1、T2の夫々の形成
領域に前記Sbを拡散して埋込型のｎ+型半導体領域（埋
込型コレクタ領域）31Bを形成すると共に、前記ｐチャ
ネルMISFETQpの形成領域に前記Sb及びＰを拡散して埋込
型のｎ+型半導体領域31Aを形成する工程と、前記ｎ-型
エピタキシャル層33のバイポーラトランジスタT1、T2の
夫々の形成領域の主面部にｎ型ウエル領域34B、ｎ-型ウ
エル領域（真性コレクタ領域）34Bの夫々を形成すると
共に、前記ｎ-型エピタキシャル層33のｐチャネルMISFE
TQpの形成領域の主面部にｎ-型ウエル領域34Aを形成す
る工程とを備える。この構成により、前記Ｐの拡散速度
が前記Sbのそれに比べて大きく、前記ｐチャネルMISFET
Qpの形成領域の埋込型のｎ+型半導体領域31Aの基板の深
さ方向の寸法を前記バイポーラトランジスタT1、T2の夫
々の埋込型のｎ+型半導体領域31Bの基板の深さ方向の寸
法に比べて大きくすることができるので、ｐチャネルMI
SFETQpの形成領域のｐ-型ウエル領域34Aの深さを浅く
し、バイポーラトランジスタT1、T2の夫々のｎ型ウエル
領域34B、ｎ-型ウエル領域34B（真性コレクタ領域）の
夫々の深さを深くすることができる。 また、（１−１）層間絶縁膜54に形成された接続孔
（エミッタ開口）55を通して、バイポーラトランジスタ
Ｔのｎ型エミッタ領域であるｎ+型半導体領域56の主面
に配線57を接続する混在型半導体集積回路装置１におい
て、前記バイポーラトランジスタＴのｎ型エミッタ領域
であるｎ+型半導体領域56を、ｐ型ベース領域（ｐ型半
導体領域42）の前記接続孔55で規定された領域内の主面
部にSbを導入し活性化することにより構成する。前記配
線57はアルミニウム合金膜57Bを主体として構成され
る。この構成により、前記ｎ型エミッタ領域であるｎ+
型半導体領域56の横方向の拡散量がAsに比べて大きく、
前記配線57の形成前に行われる前洗浄で接続孔55の開口
サイズが増加しても、前記ｐ型ベース領域であるｐ型半
導体領域42と前記配線57との短絡を防止することができ
るので、混在型半導体集積回路装置１の電気的信頼性を
向上することができると共に、前記ｎ型エミッタ領域で
あるｎ+型半導体領域56の横方向、縦方向の夫々の拡散
量がＰに比べて小さく、前記ｎ型エミッタ領域、ｐ型ベ
ース領域、ｎ型コレクタ領域の夫々の接合深さを浅くす
ることができるので、前記ｎ型エミッタ領域、ｎ型コレ
クタ領域の夫々の間の電流の走行距離を短くし、混在型
半導体集積回路装置１の動作速度の高速化を図ることが
できる。また、前記ｎ型エミッタ領域とｐ型ベース領域
との間、ｐ型ベース領域とｎ型コレクタ領域との間の夫
々のpn接合面積を低減し、寄生容量を低減することがで
きるので、より混在型半導体集積回路装置１の動作速度
の高速化を図ることができる。また、前記ｎ型エミッタ
領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々の接合
深さを浅くし、バイポーラトランジスタＴの占有面積を
縮小することができるので、混在型半導体集積回路装置
１の集積度を向上することができる。 また、前記ｎ型エミッタ領域であるｎ+型半導体領域5
6を形成するｎ型不純物は、バイポーラトランジスタＴ
のコレクタ電位引上げ用ｎ+型半導体領域40の主面部に
も導入されるので、このコレクタ電位引上げ用ｎ+型半
導体領域40と配線57との接続抵抗値を低減することがで
きる。また、前記ｎ型エミッタ領域であるｎ+型半導体
領域56を形成するｎ型不純物は、DRAMのメモリセルＭの
メモリセル選択用MISFETQsの一方のｎ型半導体領域45に
一体化されるｎ+型半導体領域56を形成するｎ型不純物
を兼用することができるので、混在型半導体集積回路装
置１の製造工程数を低減することができる。 また、（20-11）ｐ-型ウエル領域35の下部にそれと同
一導電型でかつそれた比べて不純物濃度の高い埋込型の
ｐ+型半導体領域32を設け、前記ｐ-型ウエル領域35の主
面部に形成されたｎチャネルMISFETQのソース領域及び
ドレイン領域であるｎ+型半導体領域48、DRAMのメモリ
セル選択用MISFETQsのソース領域及びドレイン領域であ
るｎ型半導体領域45の夫々に層間絶縁膜54に形成された
接続孔55を通して配線57が接続された混在型半導体集積
回路装置１において、前記ｐ-型ウエル領域35のCMOS領
域CMOSの主面部に形成されたｎチャネルMISFETQnのｎ+
型半導体領域48に配線57を接続すると共に、前記ｐ-型
ウエル領域35のメモリセルアレイMAの主面部に形成され
たメモリセル選択用MISFETQsのｎ型半導体領域45に、前
記接続孔55で規定された領域内にｎ型不純物を導入して
形成された前記ｎ+型半導体領域48に比べて深い接合深
さを有するｎ+型半導体領域56を介在させて配線57を接
続する。つまり、メモリセルアレイMAのメモリセルＭの
メモリセル選択用MISFETQsにｎ+型半導体領域56を設
け、周辺回路を構成するｎチャネルMISFETQnにはｎ+型
半導体領域56を設けない。この構成により、前記ｎチャ
ネルMISFETQnのｎ+型半導体領域48と前記ｐ-型ウエル領
域35の下部の埋込型のｐ+型半導体領域32とを離隔し、
このｎチャネルMISFETQnのｎ+型半導体領域48に付加さ
れる寄生容量を低減することができるので、混在型半導
体集積回路装置１の動作速度の高速化を図ることができ
ると共に、前記ｎ型半導体領域45と接続孔55（又は配線
57）との製造工程におけるマスク合せずれが生じても、
前記ｎ+型半導体領域56を介在させて前記メモリセル選
択用MISFETQsのｎ型半導体領域45と配線57とを確実に接
続することができるので、配線57とｐ-型ウエル領域35
との短絡を防止し、混在型半導体集積回路装置１の電気
的信頼性を向上することができる。 なお、本実施例Ｉの混在型半導体集積回路装置１は、
前記バイポーラトランジスタT1、T2の夫々のｐ型ベース
領域の真性ベース領域であるｐ型半導体領域42を形成す
る工程を削除し、ｐチャネルMISFETQpのLDD構造を構成
するｐ型半導体領域46を形成する工程で前記真性ベース
領域を形成することができる。つまり、前記ｐチャネル
MISFETQpのｐ型半導体領域46を形成する工程と同一製造
工程でバイポーラトランジスタの真性ベース領域を形成
する。この場合、不純物濃度は、真性ベース領域を基準
に設定し、約1014［atoms/cm2］程度と若干高くする。
真性ベース領域は、前記LDD構造を構成するｐ型半導体
領域46の不純物濃度を基準にした場合、若干不純物濃度
が低下するので、ｎ型エミッタ領域、ｎ型コレクタ領域
間にパンチスルーを生じる。一方、ｐチャネルMISFETQp
は、LDD構造を構成するｐ型半導体領域46の機能がホッ
トキャリア対策であるため、若干不純物濃度が高くなっ
ても実効的に問題はない。 このように、LDD構造を採用するｐチャネルMISFETQp
のｐ型半導体領域46を形成する工程でバイポーラトラン
ジスタＴの真性ベース領域を形成することにより、混在
型半導体集積回路装置１の製造工程数を低減することが
できる。 （実施例II） 本実施例IIは、前記実施例Ｉの混在型半導体集積回路
装置１の入力部INに配置された静電気破壊防止回路Ｉの
他の構造を説明する、本発明の第２実施例である。 本発明の実施例IIである混在型半導体集積回路装置１
を第34図乃至第36図（要部断面図）に示す。 本実施例IIの混在型半導体集積回路装置１の入力部IN
の静電気破壊防止回路Ｉは、第34図に示すように、主に
クランプ用MISFETQc、保護抵抗素子Ｒ、ダイオード素子
Ｄ1、Ｄ2で構成されている。クランプ用MISFETQcは、前
記実施例Ｉのクランプ用MISFETQcと同様にソース領域及
びドレイン領域をｎ+型半導体領域40で構成する。した
がって、クランプ用MISFETQcは、ゲート電極44に対して
ｎ+型半導体領域40を自己整合で形成することができる
ので、実効チャネル長寸法をほぼ設定値で確保すること
ができる。保護低抗素子Ｒはｎ+型半導体領域48で構成
される。ダイオード素子Ｄ1は前記ｎ+型半導体領域48及
びｐ-型ウエル領域35で構成される。ダイオード素子Ｄ2
は前記ｎ+型半導体領域40及び埋込型のｐ+型半導体領域
32で構成される。このダイオード素子Ｄ1、Ｄ2の夫々は
入力信号用外部端子BPから入力段回路Cinに向って順次
配置されている。 このように、（５−３）入力信号用外部端子BPとそれ
に直接々続される入力段回路Cinとの間に静電気破壊防
止回路Ｉを有する混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体の主面部にｎチ
ャネルMISFETQnのｐ-型ウエル領域35と同一層で形成さ
れた低不純物濃度のｐ-型ウエル領域35、及びこのｐ-型
ウエル領域35の主面部に前記ｎチャネルMISFETQnのソー
ス領域及びドレイン領域であるｎ+型半導体領域48と同
一層で形成された高不純物濃度のｎ+型半導体領域48で
構成されたダイオード素子Ｄ1と、前記基体中に埋込ま
れた前記バイポーラトランジスタＴの素子分離領域と同
一層で形成された高不純物濃度の埋込型のｐ+型半導体
領域32、及び前記基体の主面部に前記埋込型のｐ+型半
導体領域32に底面を接触させて設けられた前記バイポー
ラトランジスタＴのコレクタ電位引上げ用ｎ+型半導体
領域40と同一層で形成された高不純物濃度のｎ+型半導
体領域40で形成されたダイオード素子Ｄ2とを、前記入
力信号用外部端子BPから入力段回路Cinに向って順次並
列に配列して構成する。この構成により、前記入力信号
用外部端子BPに入力される過大電流を前記ダイオード素
子Ｄ1、ダイオード素子Ｄ2の夫々で段階的に低減し、し
かも前記ダイオード素子Ｄ2のpn接合耐圧を入力段回路C
inのゲート絶縁膜43の静電気破壊耐圧に比べて低くする
ことができるので、入力段回路Cinの静電気破壊を防止
し、混在型半導体集積回路装置１の静電気破壊耐圧を向
上することができる。また、前記静電気破壊防止回路Ｉ
のダイオード素子Ｄ1、Ｄ2の夫々の形成工程をバイポー
ラトランジスタＴ、ｎチャネルMISFETQnの夫々を形成す
る工程で兼用することができるので、この静電気破壊防
止回路Ｉを形成する工程に相当する分、混在型半導体集
積回路装置１の製造工程数を低減することができる。 また、前記静電気破壊防止回路Ｉは、第35図に示すよ
うに、前記実施例Ｉの静電気破壊防止回路Ｉと大半を実
質的に同様の構造とし、クランプ用MISFETQcのソース領
域だけをｎチャネルMISFETQnと同様にｎ型半導体領域45
及びｎ+型半導体領域48で構成してもよい。このクラン
プ用MISFETQcは、ソース領域のｎ型半導体領域45のチャ
ネル形成領域側への拡散距離を低減することができるの
で、短チャネル効果を低減することができる。 また、前記静電気破壊防止回路Ｉは、第36図に示すよ
うに、保護抵抗素子Ｒをｎ+型半導体領域40で構成し、
クランプ用MISFETQcのドレイン領域であるｎ+型半導体
領域40と一体に構成してもよい。保護抵抗素子Ｒである
ｎ+型半導体領域40の底部は埋込型のｐ+型半導体領域32
と接触させる。この場合、静電気破壊防止回路Ｉはダイ
オード素子Ｄ2しか存在しないが、このダイオード素子
Ｄ2は保護抵抗素子Ｒ及びクランプ用MISFETQcのドレイ
ン領域に相当する広い範囲において過大電流を吸収する
ことができる。 また、前記静電気破壊防止回路Ｉは、図示しないが、
保護低抗素子Ｒを前記実施例Ｉの保護抵抗素子Ｒと同様
にｎ+型半導体領域48で構成し、このｎ+型半導体領域48
の全域に沿ってｎ-型ウエル領域34B（又はｎ型ウエル領
域34B）を設けてもよい。つまり、この静電気破壊防止
回路Ｉは、ダイオード素子Ｄ1がなくなり、ダイオード
素子Ｄ3、Ｄ2の夫々を入力信号用外部端子BPから入力段
回路Cinに向って順次配置する。 このように、（６−４）入力信号用外部端子BPとそれ
に直接々続される入力段回路Cinとの間に静電気破壊防
止回路Ｉを有する混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体中に埋込まれた
前記バイポーラトランジスタＴの素子分離領域と同一層
で形成された高不純物濃度の埋込型のｐ+型半導体領域3
2、及び前記基体の主面部に前記埋込型のｐ+型半導体領
域32に底面を接触させて設けられた前記バイポーラトラ
ンジスタＴの真性コレクタ領域であるｎ-型ウエル領域3
4B（又はｎ型ウエル領域34B或はｐチャネルMISFETQpの
ｎ-型ウエル領域34A）と同一層で形成された低不純物濃
度のｎ-型ウエル領域34Bで形成されたダイオード素子Ｄ
3と、前記埋込型のｐ+型半導体領域32、及び前記基体の
主面部に前記埋込型のｐ+型半導体領域32に底面を接触
させて設けられた前記バイポーラトランジスタのコレク
タ電位引上げ用ｎ+型半導体領域40と同一層で形成され
た高不純物濃度のｎ+型半導体領域40で形成されたダイ
オード素子Ｄ2とを、前記入力信号用外部端子BPから入
力段回路Cinに向って順次並列に配列して構成する。こ
の構成により、前記入力信号用外部端子BPに入力される
過大電流を前記ダイオード素子Ｄ3、Ｄ2の夫々で段階的
に低減し、しかも前記ダイオード素子Ｄ2のpn接合耐圧
を入力段回路Cinのゲート絶縁膜43の静電気破壊耐圧に
比べて低くすることができるので、入力段回路Cinの静
電気破壊を防止し、混在型半導体集積回路装置１の静電
気破壊耐圧を向上することができる。また、前記静電気
破壊防止回路Ｉのダイオード素子Ｄ1、Ｄ2の夫々の形成
工程をバイポーラトランジスタＴ、ｐチャネルM.ISFETQ
pの夫々を形成する工程で兼用することができるので、
この静電気破壊防止回路Ｉを形成する工程に相当する
分、混在型半導体集積回路装置１の製造工程数を低減す
ることができる。 （実施例III） 本実施例IIIは、前記実施例Ｉの混在型半導体集積回
路装置１において、バイポーラトランジスタの占有面積
を縮小し、集積度を向上した、本発明の第３実施例であ
る。 本発明の実施例IIIである混在型半導体集積回路装置
１を第37図（要部断面図）に示す。 本実施例IIIの混在型半導体集積回路装置１は、少な
くともバイポーラトランジスタT1、T2の夫々のエミッタ
開口として使用される接続孔55内に遷移金属膜（又は遷
移金属シリサイド膜）57Dが埋込まれている。この遷移
金属膜57Dは配線57の一部として使用され、この配線57
は、遷移金属膜57Dを介在させてアルミニウム合金膜57B
が各半導体領域40、48、49、56の夫々に直接々続されな
いので、前述の実施例Ｉで説明した遷移金属シリサイド
膜57Aは廃止されている。 前記配線57の下層となる遷移金属膜57Dは例えば選択C
VD法で堆積したＷ膜を使用する。遷移金属膜シリサイド
膜57Dの場合は例えばWSi2等を使用する。また、遷移金
属膜57Dは、CVD法やスパッタ法により接続孔55内が埋込
まれるまで堆積し、この後、接続孔55内のみに残存する
ように全面をエッチングで後退させて形成してもよい。 前記配線57のアルミニウム合金膜57Bは、比抵抗値が
小さい特徴があるが、段差部特にエミッタ開口として使
用される接続孔55部分でのステップカバレッジが悪く、
断面々積が縮小する。バイポーラトランジスタT1、T2の
夫々はエミッタ電流量がCMOSの動作電流量に比べて大き
く、マイグレーション耐圧を確保するために前記段差部
でアルミニウム合金膜57Bの断面々積を増加するにはエ
ミッタ開口である接続孔55の開口サイズを大きくしなく
てはならない。この接続孔55の開口サイズの増加は、ｎ
型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の
夫々の面積を順次増大し、バイポーラトランジスタT1、
T2の夫々の占有面積を増大する。つまり、本実施例III
の混在型半導体集積回路装置１は、前記接続孔55内に遷
移金属膜57Dを埋込み、接続孔55部分での配線57の断面
々積を増加している。 前記遷移金属膜57Dは、まず、第38図（所定の製造工
程における要部断面図）に示すように、層間絶縁膜54に
接続孔55を形成し、この接続孔55内に前記遷移金属膜57
Dを埋込む。 次に、前記遷移金属膜57D上、層間絶縁膜54上を含む
基板全面にアルミニウム合金膜57B、遷移金属シリサイ
ド膜57Cの夫々を順次積層する。この後、第39図（所定
の製造工程における要部断面図）に示すように、遷移金
属シリサイド膜57C、アルミニウム合金膜57Bの夫々を順
次所定の形状に加工することにより配線57を形成する。
つまり、前記配線57の下層となる遷移金属膜57Dは、バ
イポーラトランジスタT1、T2の夫々のエミッタ開口とな
る接続孔55を含め、その他の素子と配線57とを接続する
接続孔55のすべてに埋込まれる。 このように、（30-14）バイポーラトランジスタT1、T
2のｎ型エミッタ領域であるｎ+型半導体領域56に、層間
絶縁膜54に形成されたエミッタ開口である接続孔55を通
して前記層間絶縁膜54上を延在するアルミニウム合金膜
57B（配線57）を接続する混在型半導体集積回路装置１
において、前記層間絶縁膜54に形成されたエミッタ開口
（接続孔55）内に遷移金属膜（又は遷移金属シリサイド
膜）57Dを埋込み、この埋込まれた遷移金属膜57Dを介在
させ、前記バイポーラトランジスタT1、T2のｎ型エミッ
タ領域であるｎ+型半導体領域56と前記配線57のアルミ
ニウム合金膜57Bとを接続する。この構成により、前記
エミッタ開口である接続孔55内の実質的にすべての領域
を前記遷移金属膜57Dで満たし、前記接続孔55の段差部
分で配線57の断面々積を増加することができるので、エ
ミッタ開口である接続孔55の開口サイズを縮小してこれ
に伴ってｎ型エミッタ領域の面積を縮小することができ
る。つまり、バイポーラトランジスタT1、T2の占有面積
を縮小することができるので、混在型半導体集積回路装
置１の集積度を向上することができる。 また、前記エミッタ開口である接続孔55内に埋込まれ
た遷移金属膜57Dは、前記アルミニウム合金膜57Bに比べ
てエレクトロマイグレーション耐圧が高いので、さらに
接続孔55の開口面積を縮小し、混在型半導体集積回路装
置１の集積度をより向上することができる。 また、前記エミッタ開口である接続孔55内に埋込まれ
た遷移金属膜57Dは、ｎ型エミッタ領域であるｎ+型半導
体領域56とアルミニウム合金膜57Bとの合金化反応を防
止することができるので、アロイスパイク現象を防止す
ることができる。 また、前記遷移金属膜57Dは、接続孔55内にそれに対
して自己整合で埋込むことができ、接続孔55と配線57の
アルミニウム合金膜57B（及び遷移金属シリサイド膜57
C）との製造工程におけるマスク合せずれが生じても、
接続孔55内に目開きが生じないので、接続孔55部分のア
ルミニウム合金膜57Bの配線幅寸法、配線間寸法の夫々
を縮小することができる。つまり、前記接続孔55に埋込
まれた遷移金属膜57Dとアルミニウム合金膜57Bとの接続
部分において、アルミニウム合金膜57Bに製造工程にお
けるマスク合せ余裕寸法を確保する必要がなくなる（所
謂ドックボーンの廃止）。 また、前記メモリセルアレイMAのメモリセルＭのメモ
リセル選択用MISFETQsの一方のｎ型半導体領域45（実際
にはｎ+型半導体領域56）と相補性データ線57との接続
部分においては、前記遷移金属膜57Dは、相補性データ
線57の接続孔55部分でのステップカバレッジを向上し、
相補性データ線57の断線不良を低減することができる。
特に、メモリセルアレイMAは、メモリセルＭをスタック
ド構造の情報蓄積用容量素子Ｃで構成しており、接続孔
55の段差形状が他の領域に比べて大きくなっているの
で、前記接続孔55内に埋込まれる遷移金属膜57Dは有効
である。 なお、前記配線57の接続孔55内に埋込まれた遷移金属
膜57Dとアルミニウム合金膜57Bとの接続部分は、Siの析
出や合金化反応が生じる可能性があるので、実用の際は
バリアメタル層例えば遷移金属窒化膜（TiN膜）を介在
させる。 （実施例IV） 本実施例IVは、前記実施例Ｉの混在型半導体集積回路
装置１において、特にBi-CMOSゲート回路の動作速度の
高速化を図った、本発明の第４実施例である。 本発明の実施例IVである混在型半導体集積回路装置１
を第40図（要部断面図）に示す。 本実施例IVの混在型半導体集積回路装置１特にBi-CMO
Sゲート回路を構成するバイポーラトランジスタT1は、
第40図に示すように、埋込型のｎ+型半導体領域31A及び
ｎ-型ウエル領域34A（真性コレクタ領域）でｎ型コレク
タ領域を構成している。埋込型のｎ+型半導体領域34Aは
基板の深さ方向の寸法が大きく構成され、ｎ-型ウエル
領域34Aの深さが浅く構成されている。 一方、前記Bi-CMOSゲート回路を構成するCMOSのｎチ
ャネルMISFETQnはｐ-型ウエル領域35の主面に設けら
れ、ｐチャネルMISFETQpはｎ-型ウエル領域34Bの主面に
設けられている。前記ｎチャネルMISFETQnの領域のｐ-
型ウエル領域35、ｐチャネルMISFETQpの領域のｎ-型ウ
エル領域34Bの夫々は、前記バイポーラトランジスタT1
の真性コレクタ領域であるｎ-型ウエル領域34Aに比べて
深い深さで構成されている。ｎチャネルMISFETQnの領域
の埋込型のｐ+型半導体領域32、ｐチャネルMISFETQpの
領域の埋込型のｎ+型半導体領域34Bの夫々は、前記バイ
ポーラトランジスタT1の埋込型のｎ+型半導体領域31Aに
比べて基板の深さ方向の寸法が小さく構成されている。 すなわち、前記バイポーラトランジスタT1は、ｎ型コ
レクタ領域のうちの真性コレクタ領域であるｎ-型ウエ
ル領域34Aを浅くし、ｎ型エミッタ領域−ｎ型コレクタ
領域間（ｎ型エミッタ領域から埋込型のｎ+型半導体領
域31Aまでの距離）を短縮することができるので、電流
の走行距離を縮小してベース遮断周波数を向上し、動作
速度の高速化を図ることができる。これに対して、ｎチ
ャネルMISFETQnは、ｐ-型ウエル領域35の深さを深く
し、ソース領域及びドレイン領域であるｎ+型半導体領
域48と埋込型のｐ+型半導体領域32とを積極的に離隔す
ることができるので、前記ｎ+型半導体領域48に付加さ
れる寄生容量を低減し、動作速度の高速化を図ることが
できる。同様に、ｐチャネルMISFETQpは、ｎ-型ウエル
領域34Bの深さを深くし、ソース領域及びドレイン領域
であるｐ+型半導体領域49と埋込型のｎ+型半導体領域31
Bとを積極的に離隔することができるので、前記ｐ+型半
導体領域49に付加される寄生容量を低減し、動作速度の
高速化を図ることができる。 なお、同第40図に示すバイポーラトランジスタT2は高
耐圧化を図るように構成されている。 前記Bi-CMOSゲート回路のバイポーラトランジスタT1
の埋込型のｎ+型半導体領域31A、ｐチャネルMISFETQpの
領域の埋込型のｎ+型半導体領域31Bの夫々は第41図（所
定の製造工程における要部断面図）に示すように形成さ
れる。つまり、バイポーラトランジスタT1の埋込型のｎ
+型半導体領域31Aはｎ型不純物31n1、31n2の夫々を導入
することにより形成され、ｐチャネルMISFETQpの領域の
埋込型のｎ+型半導体領域31Bはｎ型不純物31n1を導入す
ることにより形成される。ｎ型不純物31n1は拡散速度の
遅い例えばSbを使用し、ｎ型不純物31n2は拡散速度の速
い例えばｐを使用する。ｎ型不純物31n1はその拡散速度
が遅いので深いｎ-型ウエル領域34Bを形成することがで
きる。ｎ型不純物31n2はその拡散速度が速いので浅いｎ
-型ウエル領域31Bを形成することができる。 このように、（31-15）真性コレクタ領域、埋込型コ
レクタ領域の夫々を基体の深さ方向に順次配置したバイ
ポーラトランジスタT1と、前記真性コレクタ領域、埋込
型コレクタ領域の夫々と同一層でかつ同一導電型で形成
されるウエル領域、埋込型半導体領域の夫々を基体の深
さ方向に順次配置した領域に形成されるｐチャネルMISF
ETQpとを有する混在型半導体集積回路装置１において、
前記バイポーラトランジスタT1の真性コレクタ領域であ
るｎ-型ウエル領域34Aの基体表面からの深さを、前記ｐ
チャネルMISFETQpを形成するｎ-型ウエル領域34Bの基体
表面からの深さに比べて浅く構成する。この構成によ
り、前記バイポーラトランジスタT1は、真性コレクタ領
域であるｎ-型ウエル領域34Aの基体表面からの深さを浅
くし、電流の走行距離を短くすることができるので、ベ
ース遮断周波数を高め、動作速度の高速化を図ることが
できると共に、前記ｐチャネルMISFETQpは、ｎ-型ウエ
ル領域34Bの基体表面からの深さを深くし、前記ｐチャ
ネルMISFETQpのソース領域、ドレイン領域の夫々である
ｐ+型半導体領域49と前記埋込型のｎ+型半導体領域31B
とを離隔することができるので、前記ｐ+型半導体領域4
9に付加される寄生容量を低減し、ｐチャネルMISFETQp
の動作速度の高速化を図ることができる。 （実施例Ｖ） 本実施例Ｖは、前記実施例Ｉの混在型半導体集積回路
装置１において、バイポーラトランジスタの周波数特性
を向上した、本発明の第５実施例である。 本発明の実施例Ｖである混在型半導体集積回路装置１
を第42図（要部断面図）に示す。 本実施例Ｖの混在型半導体集積回路装置１は、第42図
に示すように、バイポーラトランジスタT1の真性コレク
タ領域として使用されるｎ-型ウエル領域34Bのｎ型エミ
ッタ領域の直下に高不純物濃度の埋込型のｎ+型半導体
領域34Cが設けられている。つまり、この埋込型のｎ+型
半導体領域34Cは、ｐ型ベース領域の真性ベース領域で
あるｐ型半導体領域42とｎ型コレクタ領域の埋込型のｎ
+型半導体領域31Bとの間において、真性コレクタ領域で
あるｎ-型ウエル領域34Bの不純物濃度を高めている。 前記ｎ型エミッタ領域の直下に設けられる埋込型のｎ
+型半導体領域34Cは第43図及び第44図（所定の製造工程
毎に示す要部断面図）に示すように形成されている。 まず、素子を覆う層間絶縁膜54に接続孔55を形成す
る。この接続孔55は、バイポーラトランジスタT1のｐ型
ベース領域の真性ベース領域であるｐ型半導体領域42上
において、エミッタ開口として使用される。 次に、バイポーラトランジスタT1のｎ型エミッタ領域
の形成領域上、コレクタ電位引上げ用ｎ+型半導体領域4
0上の夫々の接続孔55部分が開口された不純物導入マス
ク90を形成する。不純物導入マスク90は、例えばフォト
リソグラフィ技術で形成されたフォトレジスト膜で形成
し、前記層間絶縁膜54上に形成される。 次に、第43図に示すように、前記不純物導入マスク90
の開口及び接続孔55で規定された領域内において、少な
くともバイポーラトランジスタT1の真性コレクタ領域で
あるｎ-型ウエル領域34Bの主面部にｎ型不純物34n3を導
入する。ｎ型不純物34n3は、ｎ-型ウエル領域34Bの不純
物濃度に比べて高くかつその領域に不純物濃度のピーク
を有するように、例えば1015［atoms/cm2］程度の不純
物濃度のＰを使用し、約300［KeV］程度の高エネルギの
イオン打込法で導入する。このｎ型不純物34n3はバイポ
ーラトランジスタT1のコレクタ電位引上げ用ｎ+型半導
体領域40の主面部にも導入される。また、ｎ型不純物34
n3は、バイポーラトランジスタT1のｎ型エミッタ領域の
サイズを規定する接続孔（エミッタ開口）55に規定され
た領域内において導入されるので、ｎ型エミッタ領域の
直下にそれに対して自己整合で導入される。 次に、バイポーラトランジスタT1、T2の夫々のｐ型半
導体領域42の主面部、コレクタ電位引上げ用ｎ+型半導
体領域40の主面部、メモリセルアレイMAのメモリセルＭ
のメモリセル選択用MISFETQsの一方のｎ型半導体領域45
の主面部の夫々が開口された不純物導入マスク91を形成
する。この不純物導入マスク91は、例えばフォトリソグ
ラフィ技術を使用したフォトレジスト膜で形成する。 次に、第44図に示すように、前記不純物導入マスク91
の開口及び接続孔55で規定された領域内において、少な
くともｐ型半導体領域42、ｎ型半導体領域45の夫々の主
面部にｎ型不純物56nを導入する。 次に、前記ｎ型不純物34n3、ｎ型不純物56nの夫々に
引き伸し拡散を施す。前記ｎ型不純物34n3はｎ型エミッ
タ領域の直下において埋込型のｎ+型半導体領域34Cを形
成する。前記ｎ型不純物56nは、ｎ型エミッタ領域であ
るｎ+型半導体領域56、メモリセル選択用MISFETQsのソ
ース領域又はドレイン領域の一部であるｎ+型半導体領
域56の夫々を形成する。 なお、前記埋込型のｎ+型半導体領域34Cを形成するｎ
型不純物34n3は、引き伸し拡散量が多い場合にはｎ型不
純物56nの導入前に導入し、引き伸し拡散を施した後に
前記ｎ型不純物56nを導入する。この工程順序によれ
ば、ｎ型エミッタ領域であるｎ+型半導体領域56の接合
深さを浅くすることができるので、バイポーラトランジ
スタT1の高周波特性をさらに向上することができる。ま
た、前記ｎ型不純物34n3は、引き伸し拡散量が少ない場
合にはｎ型不純物56nを導入する後に導入してもよい。 また、前記埋込型のｎ+型半導体領域34Cは、第45図
（所定の製造工程における要部断面図）に示すように、
不純物導入マスク93を使用し、ｎ-型ウエル領域34Bを形
成するｎ型不純物34n1の導入の後（又は前）にｎ型不純
物34n3を導入することにより形成してもよい。 このように、（37-19）ｎ型エミッタ領域、ｐ型ベー
ス領域、ｎ型コレクタ領域の夫々を順次基体の表面から
深さ方向に向って配置した縦型構造のバイポーラトラン
ジスタT1を有する混在型半導体集積回路装置１におい
て、前記ｎ型コレクタ領域の真性コレクタ領域であるｎ
-型ウエル領域34Bの前記ｎ型エミッタ領域の直下部分に
前記ｎ-型ウエル領域34Bに比べて高不純物濃度の埋込型
のｎ+型半導体領域34Cを設ける。この構成により、前記
ｎ型コレクタ領域のｎ型エミッタ領域の直下部分のｎ-
型ウエル領域34Bの実質的に電流が流れる領域の抵抗値
を低減し、電流の流れる時間を短縮することができるの
で、ベース遮断周波数を高め、バイポーラトランジスタ
T1の動作速度の高速化を図ることができると共に、前記
ｎ型コレクタ領域のエミッタ領域の直下部分以外の真性
コレクタ領域は低不純物濃度のｎ-型ウエル領域34Bで構
成され、真性コレクタ領域とｐ型ベース領域とのpn接合
部に形成される寄生容量を低減することができるので、
よりベース遮断周波数を低減し、バイポーラトランジス
タT1の動作速度の高速化を図ることができる。 また、（38-20）前記ｎ型コレクタ領域のエミッタ領
域の直下部分の埋込型のｎ+型半導体領域34Cは、前記ｎ
型エミッタ領域であるｎ+型半導体領域56を規定するエ
ミッタ開口（接続孔55）に規定された領域内において、
ｎ型コレクタ領域の真性コレクタ領域であるｎ-型ウエ
ル領域34Bにｎ型不純物34n3を導入することにより形成
する。この構成により、前記ｎ型コレクタ領域のｎ型エ
ミッタ領域の直下部分の高不純物濃度の埋込型のｎ+型
半導体領域34Cを形成する不純物導入マスクを形成する
工程の一部をエミッタ開口（接続孔55）を形成する工程
で兼用することができるので、このマスクを形成する工
程に相当する分、混在型半導体集積回路装置１の製造工
程数を低減することができる。 （実施例VI） 本実施例VIは、16［Mbit］又はそれ以上の大容量を有
するDRAMを搭載した混在型半導体集積回路装置１におい
て、消費電力を低減した、本発明の第６実施例である。 本発明の実施例VIである混在型半導体集積回路装置１
を第46図（要部断面図）に示す。 本実施例VIの混在型半導体集積回路装置１は16［Mbi
t］の大容量のDRAMを搭載する。このDRAMのメモリセル
アレイMAに延在する相補性データ線（DL）57の配線幅寸
法はこの相補性データ線57とその下層の上層電極層53と
の間の層間絶縁膜54の膜厚に比べて小さく構成されてい
る。一方、周辺回路の領域において、相補性データ線57
と同一導電層で形成される信号用配線57や電源用配線57
の配線幅寸法は前記層間絶縁膜54の膜厚に比べて大きく
構成されている。 前記相補性データ線57の充放電々流は次式〈１〉で表
わされる。 前記〈１〉式右辺のデータ線容量Cbは、相補性データ
線57−スタックド構造の情報蓄積用容量素子Ｃ間容量、
相補性データ線57−ワード線44間容量、半導体領域（45
等）−基板間容量、ミラー容量等である。このうち、デ
ータ線容量Cbは、相補性データ線57−スタックド構造の
情報蓄積用容量素子Ｃの上層電極層（プレート電極）53
間容量が約40〜50［％］の大半を占める。この相補性デ
ータ線57−上層電極層53間容量は次式〈２〉で表わすこ
とができる。 前述の式〈１〉、式〈２〉の夫々から明らかなよう
に、相補性データ線57の配線幅寸法Wdを減少させ、層間
絶縁膜54の膜厚ｔOXを増加することにより、相補性デー
タ線57−上層電極層53間容量Cdpを減少してデータ線容
量Cbを小さくすることができるので、相補性データ線57
の充放電々流Jdの低減化を図ることができる。 また、混在型半導体集積回路装置１のペレットサイズ
は、16［Mbit］の大容量を有するDRAMを搭載する場合、
LOC（Lead On Chip）構造の採用等、樹脂封止型半導体
装置２の構造を工夫することにより、最大約140［mm2］
程度で構成することができる。混在型半導体集積回路装
置１のうちDRAMのメモリセルアレイMAの占有面積は全体
の約55［％］程度を占めるので、１［bit］当りのメモ
リセルＭのセルサイズは4.5［μm2］程度に設定され
る。DRAMは、フォールデットビットライン方式を採用す
る場合、１［bit］のメモリセルＭに１本のワード線44
と１組の相補性データ線（２本のデータ線）57が延在す
る。このレイアウト構成上、ワード線垂直方向１に対し
て相補性データ線垂直方向２であることが微細加工上で
のバランスがよい。したがって、前記メモリセルＭのセ
ルサイズは1.5×3.0［μm2］の長方形状に形成すること
が望ましい。つまり、第47図（配線の平面図）及び第48
図（第47図のIII-III切断線で切った模写断面図）に示
すように、相補性データ線57の配線ピッチは3.0［μ
ｍ］となり、相補性データ線57のうちの一本のデータ線
の配線ピッチは1.5［μｍ］で構成される。16［Mbit］
の大容量を有するDRAMにおいては、最小加工寸法（最小
配線間隔）が0.6［μｍ］、製造工程における２層間合
せ余裕が0.3［μｍ］の夫々である0.6［μｍ］製造プロ
セスを採用するので、相補性データ線57の配線幅寸法Wd
は約0.6［μｍ］に設定される。これに対して、前記相
補性データ線57と上層電極層53との間の層間絶縁膜54
は、前述のように、相補性データ線57−上層電極層53間
容量Cdpを減少するために、前述の実施例Ｉの混在型半
導体集積回路装置１に搭載された４［Mbit］のDRAMと同
程度、約700［nm］程度の膜厚で形成される。すなわ
ち、16［Mbit］の大容量を有するDRAMにおいては、相補
性データ線57の配線幅寸法（0.6［μｍ］）は、充放電
々流Jdを低減して消費電力を低減するために、層間絶縁
膜54の膜厚（0.7［μｍ］）に比べて小さく構成され
る。 一方、前記第47図及び第48図に示すように、16［Mbi
t］の大容量を有するDRAMにおいては、周辺回路の信号
用配線57（Ｓ）、電源用配線57（Vss又はVcc）の夫々の
配線幅寸法は層間絶縁膜54の膜厚に比べて大きく構成さ
れる。前記信号用配線57（Ｓ）は、例えばクロック系信
号であり、微細加工よりも動作速度を速くするために配
線幅寸法を大きく構成している。信号用配線57（Ｓ）は
例えば1.0［μｍ］程度の配線幅寸法で構成される。電
源用配線57（Vss又はVcc）は、微細加工よりも、ノイズ
低減やマイグレーション耐圧の向上を図るために配線幅
寸法を大きく構成している。この電源用配線57（Vss又
はVcc）は、入力用又は出力用外部端子BPと分岐するま
での間の配線幅寸法がワーストケースとなり、例えば10
0［μｍ］程度の配線幅寸法で構成される。 また、前述の混在型半導体集積回路装置１に256［Mbi
t］のさらに大容量のDRAMを搭載する場合においては、
周辺回路の信号用配線57（Ｓ）の配線幅寸法が層間絶縁
膜54の膜厚に比べて小さく構成される場合があるが、前
記電源用配線57の外部端子BPから分岐されるまでの配線
幅寸法は層間絶縁膜54の膜厚に比べて大きく構成され
る。 このように、（34-16）メモリセル選択用MISFETQsと
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
メモリセルＭを構成し、前記スタックド構造の情報蓄積
用容量素子Ｃの上層電極層53上に層間絶縁膜54を介在さ
せて延在する相補性データ線57を前記メモリセルＭのメ
モリセル選択用MISFETQcの一方のｎ型半導体領域45に接
続するDRAMを備えた混在型半導体集積回路装置１におい
て、前記相補性データ線57の配線幅寸法を、前記相補性
データ線57とその下層のスタックド構造の情報蓄積用容
量素子Ｃの上層電極層53との間の層間絶縁膜54の膜厚よ
りも小さく構成する。この構成により、前記相補性デー
タ線57に付加される寄生容量Cdを低減し、前記相補性デ
ータ線57の充放電々流量Jdを低減することができるの
で、DRAMの消費電力を低減し、結果的に混在型半導体集
積回路装置１の消費電力を低減することができる。ま
た、消費電力を低減することができるので、前記混在型
半導体集積回路装置１の集積度を向上することができ
る。 また、（35-17）前記DRAMの周辺回路に延在する、前
記相補性データ線57と同一導電層で形成された信号用配
線57（Ｓ）の配線幅寸法を、その下層の層間絶縁膜54の
膜厚よりも大きく構成する。この構成により、前記周辺
回路に延在する信号用配線57（Ｓ）は、断面々積を増加
して抵抗値を低減することができるので、信号伝達速度
を速め、混在型半導体集積回路装置１の動作速度の高速
化を図ることができる。 また、（36-18）前記DRAMの前記相補性データ線57と
同一導電層で形成された電源用配線57の外部端子BPから
分岐されるまでの配線幅寸法を、その下層の層間絶縁膜
54の膜厚よりも大きく構成する。この構成により、前記
電源用配線57は、断面々積を増加して抵抗値を低減する
ことができるので、ノイズを低減し、誤動作を防止し
て、混在型半導体集積回路装置１の電気的信頼性を向上
することができ、又充分な配線幅寸法を確保することが
できるので、マイグレーション耐圧を確保して断線不良
を防止し、混在型半導体集積回路装置１の電気的信頼性
を向上することができる。 （実施例VII） 本実施例VIIは、混在型半導体集積回路装置におい
て、DRAMの集積度を向上すると共に、バイポーラトラン
ジスタの特に素子分離領域の面積を縮小して集積度を向
上した、本発明の第７実施例である。本実施例VIIは、
特に16［Mbit］又はそれ以上の大容量のDRAMを搭載する
混在型半導体集積回路装置に好適である。 本発明の実施例VIIである混在型半導体集積回路装置
１を第49図（要部断面図）に示す。 本実施例VIIの混在型半導体集積回路装置１に搭載さ
れるDRAMのメモリセルＭは、第49図及び第50図（メモリ
セルアレイの要部平面図）に示すように、メモリセル選
択用MISFETQsと細溝型スタックド構造の情報蓄積用容量
素子Ｃとの直列回路で構成されている。 前記メモリセルＭのメモリセル選択用MISFETQsは、主
に、ｐ-型ウエル領域35（チャネル形成領域）、ゲート
絶縁膜43、ゲート電極44、ｎ+型半導体領域107A、ｎ型
半導体領域45及びｎ+型半導体領域104Aの夫々で構成さ
れている。メモリセルＭの細溝型スタックド構造の情報
蓄積用容量素子Ｃは、主に、細溝100、分離用絶縁膜10
1、下層電極層102、誘電体膜103、上層電極層105の夫々
で構成されている。 前記メモリセル選択用MISFETQsの一方のｎ+型半導体
領域107Aには、サイドウォールスペーサ47で規定された
領域内において、ゲート電極44に対して自己整合でｎ+
型半導体領域107Aの主面に接続された中間導電膜107を
介在させて相補性データ線（DL）57が接続されている。
前記中間導電膜107は例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物例えばＰが導入されている。前記ｎ+型半導
体領域107Aは前記中間導電膜107である多結晶珪素膜に
導入されたｎ型不純物をｐ-型ウエル領域35の主面部に
拡散することにより形成されている。 メモリセル選択用MISFETQsの他方のｎ型半導体領域45
及びｎ+型半導体領域104Aは、前記分離用絶縁膜101に形
成された開口101Aを通して前記細溝型スタックド構造の
情報蓄積用容量素子Ｃの上層電極層104に接続されてい
る。後述するが、上層電極層104は多結晶珪素膜で形成
され、この多結晶珪素膜に導入されたｎ型不純物を開口
101Aで規定された領域内においてｐ-型ウエル領域35の
主面部に拡散することにより前記ｎ+型半導体領域104A
は形成される。 前記細溝型スタックド構造の情報蓄積用容量素子Ｃの
細溝100は、ｐ-型ウエル領域35、埋込型のｐ+型半導体
領域32の夫々を突き抜け、ｐ-型半導体基板30に底部が
達する深さで形成されている。この細溝100は、例えばR
IE等の異方性エッチングで形成され、開口サイズに比べ
て深さが深く構成されている。 前記分離用絶縁膜101は、細溝100の内壁に沿って設け
られ、ｐ-型半導体基板30、ｐ-型ウエル領域35、埋込型
のｐ+型半導体領域32の夫々と細溝型スタックド構造の
情報蓄積用容量素子Ｃとを電気的に分離するように構成
されている。 前記下層電極層102は、分離用絶縁膜101を介在させ、
前記細溝100の内壁に沿って設けられている。下層電極
層102は例えばCVD法で堆積した多結晶珪素膜で形成さ
れ、この多結晶珪素膜にはｎ型不純物例えばＰが導入さ
れている。下層電極層102は、細溝100の底部の分離用絶
縁膜101を除去して形成された開口（符号は付けない）
を通して埋込型のｎ+型半導体領域102Aに接続されてい
る。この埋込型のｎ+型半導体領域102Aは、前記下層電
極層102に導入されたｎ型不純物をｐ-型半導体基板30の
内部に拡散させることにより形成されている。16［Mbi
t］の大容量のDRAMはメモリセルＭ間の配置ピッチが小
さく構成されるので、前記埋込型のｎ+型半導体領域102
Aは、メモリセルＭと相補性データ線57との接続部分を
除き、ワード線（WL）44の延在方向及び相補性データ線
57の延在方向において、隣接する他のメモリセルＭの埋
込型のｎ+型半導体領域102Aと接続される（一体に構成
される）。埋込型のｎ+型半導体領域102Aは、プレート
給電部Vpから電源電圧1/2Vccが供給される。16［Mbit］
の大容量のDRAMになると、内部回路で使用される電源電
圧Vccが約3.3［Ｖ］になるので、前記電源電圧1/2Vccは
約1.65［Ｖ］である。 前記プレート給電部Vpは、第49図に示すように、細溝
100で周囲を規定された領域内において、基体表面から
深さ方向に向って、ｎ+型半導体領域48、ｎ-型ウエル領
域34A、埋込型のｎ+型半導体領域31Aの夫々を順次配置
することにより構成されている。プレート給電部Vpは例
えばメモリセルアレイMAの周辺領域に配置される。この
プレート給電部Vpのｎ+型半導体領域48には電源電圧1/2
Vccが印加された配線57が接続され、埋込型のｎ+型半導
体領域31Aには埋込型のｎ+型半導体領域102Aが接続され
る。 前記誘電体膜103は前記下層電極層102の表面に設けら
れている。誘電体膜103は例えば窒化珪素膜の単層、酸
化珪素膜の単層又はそれらの複合膜で形成されている。 前記上層電極層105は前記誘電体膜103の表面上に細溝
100内を埋込むように設けられている。この上層電極層1
05は前述したように例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物例えば
Ｐが導入されている。前記実施例Ｉの混在型半導体集積
回路装置１に搭載されたスタックド構造の情報蓄積用容
量素子Ｃと異なり、細溝型スタックド構造の情報蓄積用
容量素子Ｃは、下層電極層102をプレート電極として形
成し、上層電極層105をフローティング電極として形成
している。 このように構成される細溝型スタックド構造の情報蓄
積用容量素子Ｃは、所謂SPC構造の情報蓄積用容量素子
Ｃと呼ばれ、基体の深さ方向に電荷蓄積量を増加するこ
とができるので、メモリセル面積を縮小し、混在型半導
体集積回路装置１の集積度を向上することができる。 また、前記DRAMのメモリセルアレイMAにおいては、同
第49図に示すように、ｐ-型ウエル領域35の下部にｎチ
ャネルMISFETQnの領域と同一層（同一製造工程）で形成
された埋込型のｐ+型半導体領域32が設けられている。
この埋込型のｐ+型半導体領域32は、混在型半導体集積
回路装置１に特有な構造であり、製造工程を増加しない
でメモリセルアレイMAの領域に設けることができる。こ
のメモリセルアレイMAの領域に設けられた埋込型のｐ+
型半導体領域32は、ウエル給電部Vwに接続され（一体に
構成され）、基板電位ＶBBが印加される。ウエル給電部
Vwは例えばメモリセルアレイMAの周辺部に配置されてい
る。ウエル給電部Vwは、細溝100で周囲を規定された領
域内において、基体表面から深さ方向に向って、ｐ+型
半導体領域49、ｐ-型ウエル領域35、埋込型のｐ+型半導
体領域32の夫々を順次配置することにより構成されてい
る。このウエル給電部Vwのｐ+型半導体領域49には基板
電位ＶBBが印加された配線57が接続されている。 一方、同第49図に示すバイポーラトランジスタ領域Bi
（又はCMOS領域CMOS）においては、細溝100内部に分離
用絶縁膜101、下層電極層102、誘電体膜103、上層電極
層105の夫々を順次埋込むことにより素子分離領域を構
成している。この素子分離領域の細溝100、その内部に
埋込まれる層101、102、103、105の夫々は、メモリセル
アレイMAに形成されるものと同一層（同一製造工程）で
形成される。素子分離領域の細溝100は、素子間の短絡
を防止するために、ｎ型コレクタ領域である埋込型のｎ
+型半導体領域31Bに比べて底部を深く形成している。ま
た、素子分離領域の細溝100は、素子間の短絡を防止す
るために、底部の分離用絶縁膜101は除去されず、結果
的に埋込型のｎ+型半導体領域102Aは設けられていな
い。 なお、前記細溝100内部に埋込まれた下層電極層102の
上部にはその上層の導電層と電気的に分離するために絶
縁膜106が設けられている。 次に、前述の混在型半導体集積回路装置１の製造方法
について、第51図乃至第56図（各製造工程毎に示す要部
断面図）を用いて、簡単に説明する。 まず、各領域にｎ-型ウエル領域34A、34B、ｎ型ウエ
ル領域34B、ｐ-型ウエル領域35の夫々、及び素子間分離
用絶縁膜36、ｐ型チャネルストッパ領域37の夫々を形成
する。この後、第51図に示すように、ｎ-型ウエル領域3
4A、34B、ｎ型ウエル領域34B、ｐ-型ウエル領域35の夫
々の活性領域の主面を露出する。 次に、前記活性領域上を含む基板全面に、絶縁膜108
を形成し、この後、第52図に示すように、絶縁膜108上
に細溝100の形成領域が開口されたエッチングマスク110
を形成する。エッチングマスク110は例えばフォトリソ
グラフィ技術を使用したフォトレジスト膜で形成する。 次に、前記エッチングマスク110を使用し、第53図に
示すように、絶縁膜108、基体の夫々を順次エッチング
することにより、細溝100を形成する。エッチングは前
述のようにRIE等の異方性エッチングを使用する。 次に、前記細溝100の内壁を含む基板全面に分離用絶
縁膜101を形成する。分離用絶縁膜101は例えばCVD法で
堆積した酸化珪素膜を使用する。 次に、第54図に示すように、前記分離用絶縁膜101上
にメモリセルアレイMAの領域が開口されたエッチングマ
スク111を形成する。エッチングマスク111は例えばフォ
トリソグラフィ技術を使用したフォトレジスト膜で形成
する。 次に、前記エッチングマスク111を使用し、基板全面
にエッチングを施すことにより、平坦部特に細溝100の
底部の平坦部の分離用絶縁膜101を除去する。このエッ
チングは異方性エッチングで行う。細溝100の底部に
は、分離用絶縁膜101が除去されたメモリセルアレイMA
の領域のみｐ-型半導体基板30の表面が露出する。 次に、第56図に示すように、基板全面に下層電極層10
2を形成する。下層電極層102は前述のように多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物が導入
される。このｎ型不純物は、メモリセルアレイMAの領域
の細溝100の底部において、ｐ-型半導体基板30の内部に
拡散し、埋込型のｎ+型半導体領域102Aを形成する。 次に、誘電体膜103、上層電極層105の夫々を順次積層
し、下層電極層102、誘電体膜103、上層電極層105の夫
々を所定の形状に加工することにより、細溝型スタック
ド構造の情報蓄積用容量素子Ｃ、素子分離領域の夫々を
形成することができる。 この後、通常の製造工程を施すことにより、前記第49
図及び第50図に示す混在型半導体集積回路装置１は完成
する。 このように、（23-12）メモリセル選択用MISFETQsと
情報蓄積用容量素子Ｃとの直列回路でメモリセルＭを構
成するDRAM、バイポーラトランジスタＴの夫々を同一基
体に構成する混在型半導体集積回路装置１において、前
記DRAMのメモリセルＭの情報蓄積用容量素子Ｃを、前記
基体の主面からその深さ方向に向って形成された細溝10
0内に構成し、前記バイポーラトランジスタＴの周囲を
規定する素子分離領域を、前記DRAMのメモリセルの情報
蓄積用容量素子Ｃを形成する細溝100と同一工程で形成
された細溝100で構成する。前記DRAMのメモリセルＭの
情報蓄積用容量素子Ｃは、前記細溝100内に下層電極層1
02、誘電体膜103、上層電極層104の夫々を順次積層した
細溝型スタックド構造（SPC）で構成する。この構成に
より、前記DRAMのメモリセルＭの情報蓄積用容量素子Ｃ
の細溝100で基体の深さ方向に電荷蓄積量を増加するこ
とができるので、メモリセルＭ面積を縮小し、混在型半
導体集積回路装置１の集積度を向上することができ、前
記バイポーラトランジスタＴの素子分離領域の細溝100
で基体の深さ方向に離隔寸法を確保することができるの
で、素子分離領域の面積を縮小し、混在型半導体集積回
路装置１の集積度を向上することができ、しかも、前記
DRAMのメモリセルＭの情報蓄積用容量素子Ｃの細溝100
と前記バイポーラトランジスタＴの素子分離領域の細溝
100とを同一製造工程で形成することができるので、混
在型半導体集積回路装置１の製造工程数を低減すること
ができる。 また、前記バイポーラトランジスタＴは、素子分離領
域を細溝100で形成しているので、pn接合分離に比べ
て、各動作領域に付加される寄生容量を低減し、高周波
特性を向上することができる。 また、（28-13）メモリセル選択用MISFETQsと情報蓄
積用容量素子Ｃとの直列回路で構成されたメモリセルＭ
をｐ-型ウエル領域35の主面に配列するDRAMを備えた混
在型半導体集積回路装置１において、前記DRAMのメモリ
セルＭが配列されたｐ-型ウエル領域35の下部にそれと
同一導電型でかつそれに比べて不純物濃度が高い埋込型
のｐ+型半導体領域32を設け、この埋込型のｐ+型半導体
領域32を介在させて前記ｐ-型ウエル領域35にウエル電
位（基板電位ＶBB）を供給する。この構成により、前記
ｐ-型ウエル領域35に発生するノイズをｐ-型ウエル領域
35に比べて抵抗値が低い埋込型のｐ+型半導体領域32を
介在させて吸収することができるので、DRAMの情報書込
み動作、情報読出し動作の夫々の誤動作を防止すること
ができ、又前記ｐ-型ウエル領域35のメモリセルアレイM
A内でのウエル電位の分布を均一化することができるの
で、メモリセルＭのメモリセル選択用MISFETQsのしきい
値電圧の変動を低減することができ、混在型半導体集積
回路装置１の電気的信頼性を向上することができる。 また、（請求項29）前記埋込型のｐ+型半導体領域32
はｎチャネルMISFETQnの領域の埋込型のｐ+型半導体領
域32と同一層で形成する。この構成により、混在型半導
体集積回路装置１の製造工程数を低減することができ
る。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、マイクロコンピュータ（１チップ
マイコン）等、DRAMを１つのユニットして使用する混在
型半導体集積回路装置に適用することができる。 また、本発明は、前記DRAMに限定されず、SRAM、ROM
等値の記憶機能を有する混在型半導体集積回路装置１に
適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１） 静電気破壊防止回路を有する混在型半導体集積
回路装置において、静電気破壊耐圧を向上することがで
きる。 （２） 前記（１）の効果を奏すると共に、前記混在型
半導体集積回路装置の製造工程数を低減することができ
る。 （３） 前記混在型半導体集積回路装置において、電気
的信頼性を向上することができる。 （４） 前記混在型半導体集積回路装置において、動作
速度の高速化を図ることができる。 （５） 前記混在型半導体集積回路装置において、集積
度を向上することができる。 （６） 前記混在型半導体集積回路装置において、バイ
ポーラトランジスタの高耐圧化を図ることができる。 （７） 前記混在型半導体集積回路装置において、低消
費電力化を図ることができる。
第１図は、本発明の実施例Ｉである混在型半導体集積回
路装置の要部断面図、 第２図は、前記混在型半導体集積回路装置を封止する樹
脂封止型半導体装置の部分断面平面図、 第３図は、前記混在型半導体集積回路装置のチップレイ
アウト図、 第４図は、前記第３図の要部拡大レイアウト図、 第５図乃至第９図は、前記混在型半導体集積回路装置の
要部等価回路図、 第10図は、前記混在型半導体集積回路装置に搭載された
DRAMの要部平面図、 第11図及び第12図は、前記DRAMの所定の製造工程におけ
る要部平面図、 第13図は、前記混在型半導体集積回路装置の入力部の要
部平面図、 第14図は、前記第13図のX IV-X IV切断線で切った断面
図、 第15図乃至第31図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図、 第32図は、前記混在型半導体集積回路装置の素子分離領
域の不純物濃度分布図、 第33図は、前記混在型半導体集積回路装置の要部等価回
路図、 第34図乃至第36図は、本発明の実施例IIである混在型半
導体集積回路装置の要部断面図、 第37図は、本発明の実施例IIIである混在型半導体集積
回路装置の要部断面図、 第38図及び第39図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図、 第40図は、本発明の実施例IVである混在型半導体集積回
路装置の要部断面図、 第41図は、前記混在型半導体集積回路装置の所定の製造
工程における要部断面図、 第42図は、本発明の実施例Ｖである混在型半導体集積回
路装置の要部断面図、 第43図乃至第45図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図、 第46図は、本発明の実施例VIである混在型半導体集積回
路装置の要部断面図、 第47図は、前記混在型半導体集積回路装置で使用される
配線の平面図、 第48図は、前記第47図のIII-III切断線で切った模写断
面図、 第49図は、本発明の実施例VIIである混在型半導体集積
回路装置の要部断面図、 第50図は、前記混在型半導体集積回路装置に搭載された
DRAMの要部平面図、 第51図乃至第56図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図である。 図中、１……混在型半導体集積回路装置、Ｍ……メモリ
セル、Qs……メモリセル選択用MISFET、Ｃ……スタック
ド構造の情報蓄積用容量素子、Ｔ……バイポーラトラン
ジスタ、Ｑ……MISFET、Ｒ……保護抵抗素子である。
路装置の要部断面図、 第２図は、前記混在型半導体集積回路装置を封止する樹
脂封止型半導体装置の部分断面平面図、 第３図は、前記混在型半導体集積回路装置のチップレイ
アウト図、 第４図は、前記第３図の要部拡大レイアウト図、 第５図乃至第９図は、前記混在型半導体集積回路装置の
要部等価回路図、 第10図は、前記混在型半導体集積回路装置に搭載された
DRAMの要部平面図、 第11図及び第12図は、前記DRAMの所定の製造工程におけ
る要部平面図、 第13図は、前記混在型半導体集積回路装置の入力部の要
部平面図、 第14図は、前記第13図のX IV-X IV切断線で切った断面
図、 第15図乃至第31図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図、 第32図は、前記混在型半導体集積回路装置の素子分離領
域の不純物濃度分布図、 第33図は、前記混在型半導体集積回路装置の要部等価回
路図、 第34図乃至第36図は、本発明の実施例IIである混在型半
導体集積回路装置の要部断面図、 第37図は、本発明の実施例IIIである混在型半導体集積
回路装置の要部断面図、 第38図及び第39図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図、 第40図は、本発明の実施例IVである混在型半導体集積回
路装置の要部断面図、 第41図は、前記混在型半導体集積回路装置の所定の製造
工程における要部断面図、 第42図は、本発明の実施例Ｖである混在型半導体集積回
路装置の要部断面図、 第43図乃至第45図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図、 第46図は、本発明の実施例VIである混在型半導体集積回
路装置の要部断面図、 第47図は、前記混在型半導体集積回路装置で使用される
配線の平面図、 第48図は、前記第47図のIII-III切断線で切った模写断
面図、 第49図は、本発明の実施例VIIである混在型半導体集積
回路装置の要部断面図、 第50図は、前記混在型半導体集積回路装置に搭載された
DRAMの要部平面図、 第51図乃至第56図は、前記混在型半導体集積回路装置を
製造工程毎に示す要部断面図である。 図中、１……混在型半導体集積回路装置、Ｍ……メモリ
セル、Qs……メモリセル選択用MISFET、Ｃ……スタック
ド構造の情報蓄積用容量素子、Ｔ……バイポーラトラン
ジスタ、Ｑ……MISFET、Ｒ……保護抵抗素子である。
フロントページの続き (72)発明者 丹波 昭浩 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 行武 正剛 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 宮沢 弘幸 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 染谷 友幸 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭63−255941（ＪＰ，Ａ) 特開 平１−194438（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 21/108 H01L 21/768
Claims (9)
- 【請求項１】主面を有する半導体基板と、メモリ選択用
MISFETと前記MISFETのソース領域或いはドレイン領域の
一方に接続された情報蓄積容量とからなり、前記半導体
基板の主面に形成された複数のメモリセルと、 前記MISFETのソース領域或いはドレイン領域の他方に接
続された相補性データ線とを有するフォールデッドビッ
トライン方式のダイナミックランダムアクセスメモリを
含む半導体集積回路装置であって、 前記相補性データ線は、前記情報蓄積容量とは第１絶縁
膜を介して平面的に重なる部分を有し、 前記相補性データ線の幅は、前記第１絶縁膜の厚さより
も小さく構成されていることを特徴とする半導体集積回
路装置。 - 【請求項２】前記情報蓄積容量は、前記MISFETのゲート
電極上部まで延在して設けられていることを特徴とする
請求項１に記載の半導体集積回路装置。 - 【請求項３】前記相補性データ線は、前記情報蓄積容量
の上部に設けられていることを特徴とする請求項１又は
請求項２に記載の半導体集積回路装置。 - 【請求項４】前記半導体基板主面に形成された複数のMI
SFETを含む周辺回路と、前記周辺回路の複数のMISFETを
電気的に連結する複数の信号配線とを有し、 前記信号配線の夫々の幅は前記データ線の幅よりも大き
いことを特徴とする請求項１乃至請求項３の何れかに記
載の半導体集積回路装置。 - 【請求項５】前記信号配線の幅は前記第１絶縁膜の厚さ
よりも大きく構成されていることを特徴とする請求項４
に記載の半導体集積回路装置。 - 【請求項６】前記複数の信号配線と前記データ線とは同
一層で形成されていることを特徴とする請求項１乃至請
求項５の何れかに記載の半導体集積回路装置。 - 【請求項７】前記複数の信号配線と前記データ線とはア
ルミニウム層を含むことを特徴とする請求項１乃至請求
項６の何れかに記載の半導体集積回路装置。 - 【請求項８】前記蓄積容量の第１電極及び第２電極は、
多結晶シリコン層を含むことを特徴とする請求項１乃至
請求項７の何れかに記載の半導体集積回路装置。 - 【請求項９】前記第１絶縁膜は、シリコン酸化膜を含む
ことを特徴とする請求項１乃至請求項８の何れかに記載
の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065845A JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
| KR1019900002422A KR0182777B1 (ko) | 1989-03-20 | 1990-02-26 | 반도체 집적회로 장치 및 그 제조 방법 |
| US07/496,328 US5081515A (en) | 1989-03-20 | 1990-03-20 | Semiconductor integrated circuit device |
| US07/786,750 US5268587A (en) | 1989-03-20 | 1991-11-01 | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| KR1019950003749A KR0182779B1 (ko) | 1989-03-20 | 1995-02-25 | 반도체집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065845A JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8063981A Division JP2813570B2 (ja) | 1996-03-21 | 1996-03-21 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246148A JPH02246148A (ja) | 1990-10-01 |
| JP2866389B2 true JP2866389B2 (ja) | 1999-03-08 |
Family
ID=13298755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065845A Expired - Fee Related JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5081515A (ja) |
| JP (1) | JP2866389B2 (ja) |
| KR (1) | KR0182777B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859288B2 (ja) * | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5237187A (en) * | 1990-11-30 | 1993-08-17 | Hitachi, Ltd. | Semiconductor memory circuit device and method for fabricating same |
| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| JP3116478B2 (ja) * | 1991-10-29 | 2000-12-11 | ソニー株式会社 | 半導体メモリ装置 |
| JP2740087B2 (ja) * | 1992-08-15 | 1998-04-15 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| TW222347B (en) * | 1992-11-24 | 1994-04-11 | American Telephone & Telegraph | SRAM cell with balanced load resistors |
| JP2648808B2 (ja) * | 1992-12-18 | 1997-09-03 | 華邦電子股▲ふん▼有限公司 | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 |
| JP3227983B2 (ja) * | 1993-09-10 | 2001-11-12 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
| JPH0943628A (ja) * | 1995-08-01 | 1997-02-14 | Toshiba Corp | 液晶表示装置 |
| US5783366A (en) * | 1995-12-07 | 1998-07-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for eliminating charging of photoresist on specimens during scanning electron microscope examination |
| JP2000012714A (ja) * | 1998-06-22 | 2000-01-14 | Sony Corp | 半導体装置の製造方法 |
| JP2000200886A (ja) * | 1999-01-07 | 2000-07-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3530450B2 (ja) * | 2000-02-18 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路 |
| US6781907B2 (en) | 2002-06-06 | 2004-08-24 | Micron Technology, Inc. | Temperature compensated T-RAM memory device and method |
| US7274035B2 (en) * | 2003-09-03 | 2007-09-25 | The Regents Of The University Of California | Memory devices based on electric field programmable films |
| US20100320558A1 (en) * | 2009-06-18 | 2010-12-23 | Hsien-Chang Chang | Circuit layout structure and method to scale down ic layout |
| US8476530B2 (en) | 2009-06-22 | 2013-07-02 | International Business Machines Corporation | Self-aligned nano-scale device with parallel plate electrodes |
| WO2014093555A1 (en) * | 2012-12-11 | 2014-06-19 | Massachusetts Institute Of Technology | Reducing leakage current in semiconductor devices |
| CN106711106B (zh) * | 2016-12-31 | 2018-12-21 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236153A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
| US4887144A (en) * | 1985-07-26 | 1989-12-12 | Texas Instruments Incorporated | Topside substrate contact in a trenched semiconductor structure and method of fabrication |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPS6347962A (ja) * | 1986-08-18 | 1988-02-29 | Nec Corp | 半導体装置 |
| JP2600151B2 (ja) * | 1986-11-21 | 1997-04-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS63199456A (ja) * | 1987-02-16 | 1988-08-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63281455A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1989
- 1989-03-20 JP JP1065845A patent/JP2866389B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-26 KR KR1019900002422A patent/KR0182777B1/ko not_active IP Right Cessation
- 1990-03-20 US US07/496,328 patent/US5081515A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5081515A (en) | 1992-01-14 |
| KR0182777B1 (ko) | 1999-03-20 |
| KR900015329A (ko) | 1990-10-26 |
| JPH02246148A (ja) | 1990-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2866389B2 (ja) | 半導体集積回路装置 | |
| KR100249268B1 (ko) | 반도체 기억회로장치와 그 제조방법 | |
| KR100675726B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US5287000A (en) | Resin-encapsulated semiconductor memory device useful for single in-line packages | |
| US4962052A (en) | Method for producing semiconductor integrated circuit device | |
| US6307217B1 (en) | Semiconductor memory device having driver and load MISFETs and capacitor elements | |
| JPS62104071A (ja) | 垂直方向に集積した半導体装置を形成する方法 | |
| US5268587A (en) | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit | |
| JP2689923B2 (ja) | 半導体装置およびその製造方法 | |
| JP2866390B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2547800B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2813570B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| KR0182779B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
| US5027175A (en) | Integrated circuit semiconductor device having improved wiring structure | |
| US5847434A (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| JP2749689B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3779734B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0368167A (ja) | 半導体装置の製造方法およびそれによって得られる半導体装置 | |
| JP3144579B2 (ja) | 半導体集積回路装置 | |
| JP2769011B2 (ja) | 半導体集積回路装置 | |
| KR0154532B1 (ko) | 수지봉지형 반도체장치 | |
| JP3425157B2 (ja) | 半導体記憶回路装置とその製造方法 | |
| JPH06268177A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07161843A (ja) | Ｓｒａｍ装置 | |
| JP2749688B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |