JP4887802B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
このようなFeRAMは、近年の半導体装置の微細化により、配線間隔や、隣接するキャパシタ同士の間隔が狭くなりつつある。
配線間やキャパシタ間のスペースは、酸化シリコン膜等の絶縁膜で埋め込む必要があるが、絶縁膜の埋め込み（Gap-Filling）特性が悪いと、上記のように狭いスペースにおいて絶縁膜にボイドが発生する恐れがある。
そこで、近年では、FeRAMで採用される絶縁膜として、埋め込み特性に優れたHDP(High Density Plasma)CVD法で形成された酸化シリコン膜を使用することが行われている。
図１は、このHDPCVD法において埋め込み特性が向上する理由を説明するための模式図である。
図１の例では、SiH4（シラン）、O2（酸素）、及びAr（アルゴン）を成膜ガスとして用い、金属配線１１２の上に、HDPCVD法により酸化シリコン膜１１３を形成している。HDPCVD法では、成膜ガスをプラズマ化するためのプラズマ化用高周波電力がシリコン基板１１１の上方から印加される共に、シリコン基板１１１の下側からバイアス用高周波電力が印加される。
バイアス用高周波電力は、成膜雰囲気中の酸素ラジカルやアルゴンイオンを基板側に引き付けるように作用する。そのため、HDPCVD法においては、成膜とラジカルやイオンによるスパッタエッチングとが同時進行し、金属配線１１２の肩１１２ｂにおける酸化シリコン膜１１３がスパッタエッチングによって削り落とされることになる。これにより、肩１１２ｂの付近に酸化シリコン膜３の張り出し部１１３ａが形成されるのが防がれ、金属配線１１２同士の狭いスペースにボイドが発生するのを抑えながら、そのスペースを酸化シリコン膜１１３で良好に埋め込むことが可能となる。
特許文献１には、強誘電体キャパシタの間のスペースを埋める絶縁膜として、上記のようなHDPCVD法で形成された酸化シリコン膜を採用する点について開示されている。
これ以外にも、本願に関連する技術が特許文献２〜４に開示されている。
そのうち、特許文献２には、ECR(Electron Cyclotron Resonance)プラズマCVD装置内において基板の位置を変える２ステップの成膜方法が開示されている。
また、特許文献３には、ECRプラズマCVD装置内において、三層の絶縁膜を成膜条件を変えて積層する点について開示されている。
そして、特許文献４には、プラズマCVD装置内において、スパッタエッチングと、容量結合型放電を利用した成膜とを繰り返すことにより、段差を有する基板上にボイドの無い薄膜を形成することが開示されている。
特許第３４８２１９９号明細書 特許第２９１３６７２号明細書 特許第２８１９７７４号明細書 特許第３０８０８４３号明細書
ところで、FeRAMの強誘電体キャパシタを構成するキャパシタ誘電体膜は、酸化金属等で構成されるため、水素や水分等の還元性雰囲気に曝されると容易に還元され、酸素欠乏の状態となる。酸素欠乏となったキャパシタ誘電体膜は、強誘電体特性を殆ど呈さなくなるため、FeRAMの製造工程では、キャパシタ誘電体膜が還元されるのをいかにして防ぐかが重要となる。これについては、FeRAMの製造工程に上記のHDPCVD法を取り入れる場合でも同様である。
本発明の目的は、強誘電体材料よりなるキャパシタ誘電体膜の劣化を防止できる半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上に下地絶縁膜を形成する工程と、前記下地絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜の上にキャパシタキャップ絶縁膜を形成する工程と、前記キャパシタキャップ絶縁膜、前記第２導電膜、前記強誘電体膜、及び前記第１導電膜を同時にパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を積層してなるキャパシタを形成する工程と、前記キャパシタを覆う水素拡散防止絶縁膜を形成する工程と、前記水素拡散防止絶縁膜の上にキャパシタ保護絶縁膜を形成する工程と、前記半導体基板側にバイアス用高周波電力を印加すると共に、酸素とシリコン化合物ガスとを含む第１成膜ガスにプラズマ化用高周波電力を印加するプラズマCVD法により、前記キャパシタ保護絶縁膜の上に第１絶縁膜を形成する工程とを有し、前記キャパシタ保護絶縁膜を形成する工程において、酸素と前記シリコン化合物ガスとを含み且つ前記第１成膜ガスにおけるよりも酸素流量比が大きな第２成膜ガスを使用すると共に、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第２成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて、前記キャパシタ保護絶縁膜に含まれる水分量を前記第１絶縁膜に含まれる水分量よりも少なくする半導体装置の製造方法が提供される。
本発明のようにバイアス用高周波電力を用いるプラズマCVD法により第１絶縁膜を形成する場合、第１絶縁膜の下のキャパシタ保護絶縁膜に含まれる水分が多いと、その水分によってキャパシタ誘電体膜の強誘電体特性が著しく劣化する。
この点に鑑み、本発明では、キャパシタ保護絶縁膜に含まれる水分量を第１絶縁膜に含まれる水分量よりも少なくしたので、水分に起因するキャパシタ誘電体膜の劣化を防止できる。
また、第１絶縁膜を成膜するときには、バイアス用高周波電力によって成膜と同時にスパッタエッチングが進行することになるが、上記のキャパシタ保護絶縁膜がスパッタエッチングから水素拡散防止絶縁膜を保護するように機能するので、水素拡散防止絶縁膜がエッチングされるのを防ぐことができ、水素等の還元性物質がキャパシタ誘電体膜に侵入するのを水素拡散防止絶縁膜によって阻止し易くなる。
本発明によれば、キャパシタ保護絶縁膜の含有水分量を第１絶縁膜のそれよりも低くするので、第１絶縁膜の成膜雰囲気によってキャパシタ誘電体膜が劣化するのを防止できると共に、水素拡散防止絶縁膜がスパッタエッチングされるのをキャパシタ保護絶縁膜により防ぐことができる。
また、配線保護絶縁膜の含有水分量を第２絶縁膜のそれよりも低くすることで、第２絶縁膜の成膜時にキャパシタ誘電体膜が劣化するのを防ぐことが可能となる。また、金属配線がスパッタエッチングされるのを配線保護絶縁膜により防止でき、金属配線と導電性プラグとの間のコンタクト抵抗が上昇するのを抑制することができる。
以下に、添付の図面を参照しながら、本発明の実施の形態について詳細に説明する。
（１）第１実施形態
図２は、本実施形態で使用されるHDPCVDチャンバ１００の構成図である。
このチャンバ１００では、アルミニウムよりなるチャンバ壁１０１に、成膜ガスを導入するためのガス供給口１０１ａが設けられる。また、チャンバ１００の下部には、シリコン基板１を載置するためのステージ１０２が設けられ、静電力によりシリコン基板１を吸着する静電チャック１０３がそのステージ１０２上に配される。なお、そのステージ１０２は上下に可動となっており、成膜に最も適した高さにシリコン基板１を保持することができる。そして、チャンバ１００内の反応ガスを排気するための排気口１０１ｂがチャンバ１００の下部に設けられる。
一方、チャンバ１００の上部にはアルミナよりなるRF(Radio Frequency)窓１０４が設けられ、コイル１０５がそのRF窓１０４の上側に配される。
そのコイル１０５には、プラズマ化用高周波電力を供給するための第１高周波電源１０６が接続されている。この第１高周波電源１０６の周波数は特に限定されないが、本実施形態では１３．５６MHzである。
そして、既述の静電チャック１０３には、バイアス用高周波電力を供給するために、第１高周波電源１０６よりも低周波の４MHzの周波数の第２高周波電源１０７が接続されている。
このHDPCVDチャンバ１００においては、通常は、第１高周波電源１０６だけでなく、第２高周波電源１０７もオンにすることで、成膜雰囲気にバイアス用高周波電力を印加しながら成膜が行われる。
次に、このHDPCVDチャンバを用いた半導体装置の製造方法について説明する。
図３〜図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、強誘電体キャパシタの直下に導電性プラグが形成されるスタック型FeRAMと呼ばれ、微細化に有利な構造を有する。
最初に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜３とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜３を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル２上には、上記の２つのゲート電極５が間隔をおいてほぼ平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１に互いに間隔がおかれた第１、第２ソース／ドレイン領域８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜３の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に酸窒化シリコン（SiON）膜を厚さ約２００nmに形成し、それをカバー絶縁膜１１とする。次いで、このカバー絶縁膜１１の上に、TEOS(Tetraethoxysilane)ガスを使用するプラズマCVD法により下地絶縁膜１２として酸化シリコン膜を厚さ約１．０μmに形成する。
次に、例えば常圧の窒素雰囲気中で下地絶縁膜１２を７００℃の基板温度で３０分間加熱し、これにより下地絶縁膜１２を緻密化する。その後に、下地絶縁膜１２の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。
次いで、フォトリソグラフィによりカバー絶縁膜１１と下地絶縁膜１２とをパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上にコンタクトホールを形成する。そして、そのコンタクトホールの内面と下地絶縁膜１２の上面とに導電膜を形成し、その導電膜をCMP法により研磨して上記のコンタクトホールの中に第１、第２導電性プラグ１０ａ、１０ｂとして残す。その導電膜は、例えばスパッタ法で形成されたグルー膜とCVD法で形成されたタングステン膜との積層膜である。また、グルー膜としては、厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順に積層した膜が使用される。
なお、上記したプラグ１０ａ、１０ｂのうち、第２導電性プラグ１０ｂは、その下の第２ソース／ドレイン領域８ｂと共にビット線の一部を構成する。
続いて、図３（ｂ）に示すように、各導電性プラグ１０ａ、１０ｂと下地絶縁膜１２のそれぞれの上面に、酸化防止絶縁膜１４としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。第２導電性プラグ１０ｂは、酸素によって容易に酸化され得るタングステンを主にして構成されるが、その上面を酸化防止絶縁膜１４で覆うことで、第２導電性プラグ１０ｂを酸素雰囲気中でアニールしても該プラグ１０ｂが酸化してコンタクト不良を引き起こすのが防止される。
そして、この酸化防止絶縁膜１４の上に、TEOSガスを用いるプラズマCVD法により酸化シリコン膜を約１００nmの厚さに形成し、それを絶縁性密着膜１５とする。その絶縁性密着膜１５は、後述するキャパシタの下部電極との密着性を向上させる役割を担う。
次に、図３（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより酸化防止絶縁膜１４と絶縁性密着膜１５をパターニングし、第１導電性プラグ１０ａ上のこれらの膜に開口１４ａを形成する。
そして、絶縁性密着膜１５上と開口１４ａ内とに、開口１４ａを完全に埋める厚さ、例えば４００nmの厚さのイリジウム層をスパッタ法で形成し、それを酸素バリアメタル膜１６とする。その後に、絶縁性密着膜１５上の余分な酸素バリアメタル膜１６をCMPにより研磨して除去し、開口１４ａ内にのみ酸素バリアメタル膜１６を島状に残す。
イリジウムよりなる酸素バリアメタル膜１６は酸素の透過を阻止する能力に優れているので、酸素バリアメタル１６の下の第１導電性プラグ１０ａは、酸素雰囲気中でアニールを行っても酸化し難くなる。
次に、図４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、絶縁性密着膜１５と酸素バリアメタル膜１６のそれぞれの上に、DCスパッタ法によりイリジウム膜を約１５０nmの厚さに形成し、それを第１導電膜２１とする。
次いで、MOCVD(Metal Organic CVD)法により第１導電膜２１の上にPZT（Pb(ZrxTi1-x)O3（但し0≦x≦1））膜を厚さ約１２０nmに形成し、そのPZT膜を強誘電体膜２２とする。
上記のMOCVD法における成膜条件は限定されないが、本実施形態ではPZTの原料としてPb(thd)2、Zr(DMHD)4、及びTi(O-iPr)2(thd)2を使用し、これらを気化器で気化した後に酸素と混合し、その混合ガスをシリコン基板１に向かって噴霧して強誘電体膜２２を形成する。
なお、強誘電体膜２２の成膜方法としては、MOCVD法の他にスパッタ法やゾル・ゲル法もある。更に、強誘電体膜２２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜２２を構成してもよい。
その後に、強誘電体膜２２上にスパッタ法により酸化イリジウム膜を厚さ約２００nmに形成し、その酸化イリジウム膜を第２導電膜２３とする。なお、酸化イリジウム膜に代えてプラチナ膜を第２導電膜２３として形成してもよい。
次に、図４（ｂ）に示すように、窒化チタン膜１７ａと酸化シリコン膜１７ｂよりなるハードマスク１７を第２導電膜２３上に形成する。
そして、図４（ｃ）に示すように、ハードマスク１７をエッチングマスクに使用しながら、ハロゲン元素を含む雰囲気中でスパッタ反応により第２導電膜２３、強誘電体膜２２、及び第１導電膜２１を一括してプラズマエッチングして、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQを形成する。
その後にハードマスク１７は除去される。
キャパシタQの下部電極２１ａは、酸素バリアメタル膜１６と第１導電性プラグ１０ａとを介して第１ソース／ドレイン領域８ａと電気的に接続される。また、キャパシタQのパターニング時のエッチングでは、酸化シリコンよりなる絶縁性密着膜１５がエッチングストッパとして機能するので、第２導電性プラグ１０ｂは絶縁性密着膜１５と酸化防止絶縁膜１４によって保護されたままとなる。
次に、上記したプラズマエッチングによってキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、基盤温度６５０℃、処理時間６０分間の条件で、酸素を含むファーネス内でキャパシタ誘電体膜２２ａに対してアニールを施す。このようなアニールは回復アニールとも呼ばれる。
この回復アニールの際、ビット線を構成する第２導電性プラグ１０ｂは、その上の酸化防止絶縁膜１４によって酸化されるのが防がれる。一方、キャパシタQの直下の第１導電性プラグ１６は、酸素バリアメタル膜１６によって酸化が防止される。
続いて、図５（ａ）に示すように、キャパシタQの上にMOCVD法により第１水素拡散防止絶縁膜２５としてアルミナ（Al2O3）膜を厚さ約５０nmに形成する。この第１水素拡散防止絶縁膜２５は、水素等の還元性雰囲気からキャパシタQを保護するものであり、アルミナの他、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜のいずれかであってもよい。
MOCVD法で形成された第１水素拡散防止絶縁膜２５は、スパッタ法で形成された膜と比較してカバレッジ特性に優れており、キャパシタ誘電体膜２２ａの側面上においても十分な厚さを有するので、その側面からキャパシタ誘電体膜２２ａに水素等の還元性物質が侵入するのを効果的に阻止することが可能となる。
その後に、キャパシタQに対する回復アニールとして、ファーネス内において基板温度を６５０℃とする条件で約２０分間アニールを行う。
次に、図５（ｂ）に示すように、図２で説明したHDPCVDチャンバ１００内において、成膜ガスとしてSiH4ガス（シリコン化合物ガス）、O2、及びアルゴンの混合ガスを用い、第１水素拡散防止絶縁膜２５の上にキャパシタ保護絶縁膜２４として酸化シリコン膜を約５０nmの厚さに形成する。
ここで、このキャパシタ保護絶縁膜２４を成膜する際には、図２で説明したバイアス用高周波電力を供給するための第２高周波電源１０７はオフのままで、第１高周波電源１０６のみをオンにしてチャンバ１００内の雰囲気をプラズマ化する。これにより、成膜雰囲気中のイオンや酸素ラジカルがバイアス用高周波電力によってシリコン基板１側に引き付けられないので、イオン等の衝突によって第１水素拡散防止絶縁膜２５が削れてしまうのが防止される。
更に、このキャパシタ保護絶縁膜２４の成膜条件としては、膜中の水分量が低減されるような条件が採用されるが、これについては後で詳述する。
次に、図６（ａ）に示すように、キャパシタ保護絶縁膜２４の含有水分量を更に低減すべく、キャパシタ保護絶縁膜２４の表面をN2Oプラズマ等の窒素含有プラズマに曝すことにより、キャパシタ保護絶縁膜２４を脱水する。このN2Oプラズマ処理の条件は特に限定されないが、本実施形態では基板温度を約２００℃〜４５０℃、処理時間を約４分とする。
なお、N2Oプラズマ処理に代えて、脱水処理としてN2プラズマ処理を採用してもよい。これについては後述の脱水処理でも同様である。
更に、この脱水処理は必須ではなく、キャパシタ保護絶縁膜２４の含有水分量が十分に低い場合には、脱水処理を行う必要は無い。
次いで、図６（ｂ）に示すように、図２で説明したHDPCVDチャンバ１００内において、キャパシタ保護絶縁膜２４上に、第１絶縁膜２６として酸化シリコン膜を形成する。この第１絶縁膜２６の厚さは、隣接するキャパシタQの間のスペースを埋め込むのに十分な厚さ、例えばシリコン基板１の平坦面上で約７００nmである。
既述のキャパシタ保護絶縁膜２４を形成するときには、HDPCVDチャンバ１００（図２参照）に接続されたバイアス用の第２高周波電源１０７はオフにした。
これに対し、第１絶縁膜２６を形成するときには、プラズマ発生用の第１高周波電源１０６だけでなくバイアス印加用の第２高周波電源１０７もオンにし、成膜雰囲気にバイアス用高周波電力を印加する。その結果、第１絶縁膜２６の成膜時には、バイアス用高周波電力によりイオンや酸素ラジカル等がシリコン基板１側に引き付けられ、そのイオン等によるスパッタエッチも同時進行する。そのスパッタエッチによって、キャパシタQの肩の付近に第１絶縁膜２６がオーバーハングの状態で形成されるのを防ぐことができ、隣接するキャパシタQの間のスペースにボイドが発生するのを抑制しながら第１絶縁膜２６を形成することが可能となる。
また、この第１絶縁膜２６の下に、予めキャパシタ保護絶縁膜２４を形成してあるので、第１絶縁膜２６の成膜の初期段階におけるスパッタエッチによって第１水素拡散防止絶縁膜２５がエッチングされるのを防ぐことができ、第１水素拡散防止絶縁膜２５による水素ブロックの効果を良好に維持することができる。
なお、この第１絶縁膜２６の成膜条件は特に限定されないが、本実施形態では成膜ガスとしてSiH4ガス、O2、及びアルゴンの混合ガスを使用する。そして、これらの流量については、SiH4ガスを７０sccm、O2を５２５sccm、アルゴンを４２０sccmとする。また、プラズマ発生用の第１高周波電源１０６のパワーを２４００W、バイアス印加用の第２高周波電源１０７のパワーを３５００Wとする。更に、チャンバ内の成膜雰囲気の圧力を約１５mTorr、基板温度を約１７５℃〜４００℃とする。
また、図６（ａ）で説明したN2Oプラズマ処理を省く場合は、キャパシタ保護絶縁膜２４と第１絶縁膜２６とを図２のチャンバ１００内で連続的に成膜することで、これらを別々のチャンバで成膜する場合と比較して製造工程の短縮化を図ることができる。
次に、図７（ａ）に示すように、CMP(Chemical Mechanical Polishing)法により第１絶縁膜２６の上面を研磨して平坦化し、上部電極２３ａ上での第１絶縁膜２６の厚さを約２００nmとする。
次いで、図７（ｂ）に示すように、第１絶縁膜２６に対してN2Oプラズマ処理を施し、第１絶縁膜２６を脱水する。そのN2Oプラズマ処理の条件は、例えば、基板温度約２００℃〜４５０℃、処理時間約４分である。
なお、第１絶縁膜２６の含有水分量が十分に低い場合には、本工程は省略してもよい。
次に、図８（ａ）に示すように、フォトリソグラフィにより第１絶縁膜２６から酸化防止絶縁膜１４までをエッチングし、これらの膜に第１ホール２６ａを形成する。そして、この第１ホール２６ａの内面と第１絶縁膜２６の上面に、スパッタ法によりチタン膜と窒化チタン膜とをこの順にグルー膜として厚さ約５０nmに形成する。更に、このグルー膜上にCVD法でタングステン膜を形成し、このタングステン膜で第１ホール２６ａを完全に埋め込む。その後に、第１絶縁膜２６の上面の余分なタングステン膜とグルー膜とを研磨して除去し、これらの膜を第１ホール２６ａ内に第３導電性プラグ２７として残す。
続いて、図８（ｂ）に示すように、第３導電性プラグ２７と第１絶縁膜２６のそれぞれの上面に、酸化防止膜２８として酸窒化シリコン膜をCVD法により約１００nmの厚さに形成する。
そして、フォトリソグラフィにより酸化防止膜２８から第１水素拡散防止絶縁膜２５までをパターニングし、上部電極２３ａ上の第１絶縁膜２６に第２ホール２６ｂを形成する。第２ホール２６ｂを形成したことによってダメージを受けたキャパシタQはアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度を５５０℃として約６０分間行われる。
このアニールの前に上記のように酸化防止膜２８を予め形成したことで、アニール中に第３導電性プラグ２７が酸化してコンタクト不良を起こすのを防ぐことができる。
そして、このアニールを終了した後に、酸化防止膜２８はエッチバックにより除去される。
次いで、図９（ａ）に示すように、第２ホール２６ｂの内面と第１絶縁膜２６の上面に、スパッタ法により多層金属膜２９を形成する。その多層金属膜２９は、例えば、下から順に厚さ約６０nmのチタン膜２９ｘ、厚さ約３０nmの窒化チタン膜（不図示）、厚さ約４００nmの銅含有アルミニウム膜２９ｙ、厚さ約５nmのチタン膜（不図示）、及び厚さ約７０nmの窒化チタン膜よりなる反射防止金属膜２９zをこの順に形成する。
続いて、図９（ｂ）に示すように、フォトリソグラフィにより多層金属膜２９をパターニングすることにより、図示のような一層目金属配線２９ａを形成する。その一層目金属配線２９ａのうち、キャパシタQの上方に形成されたものは、第２ホール２６ｂを通じて上部電極２３ａと電気的に接続される。また、第２ソース／ドレイン領域８ｂの上方に形成された一層目金属配線２９ａは、第３導電性プラグ２７と電気的に接続される。
次に、図１０（ａ）に示すように、第１絶縁膜２６上と一層目金属配線２９ａ上とに、MOCVD法により第２水素拡散防止絶縁膜３１としてアルミナ膜を厚さ約５０nmに形成する。その第２水素拡散防止膜３１はアルミナ膜に限定されない。第２水素拡散防止絶縁膜３１は、アルミナ膜、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜のいずれかで構成し得る。
その第２水素拡散防止絶縁膜３１は、キャパシタQの上方から侵入しようとする水素等の還元性物質を阻止し、還元性物質によってキャパシタ誘電体膜２２ａが劣化するのを防ぐ役割を担う。
また、第１水素拡散防止絶縁膜２５と同様に、カバレッジの良好な膜を形成できるMOCVD法で第２水素拡散防止絶縁膜３１を形成するので、隣接する一層目金属配線２９ａ同士の間の狭いスペースにおいても、一層目金属配線２９ａの側面に十分な厚さを有する第２水素拡散防止絶縁膜３１を形成することができる。
次に、図１０（ｂ）に示すように、図２で説明したHDPCVDチャンバ１００内において、第２水素拡散防止絶縁膜３１の上に配線保護絶縁膜３２として酸化シリコン膜を約５０nmの厚さに形成する。
キャパシタ保護絶縁膜２４と同様に、その配線保護絶縁膜３２を形成する際には、図２で説明したバイアス用高周波電力を供給するための第２高周波電源１０７はオフのままで、第１高周波電源１０６のみをオンにしてチャンバ１００内の雰囲気をプラズマ化する。
これにより、成膜雰囲気中のイオンや酸素ラジカルがシリコン基板１側に引き付けられず、イオン等の衝突によるスパッタエッチングが第２水素拡散防止絶縁膜３１に及ぶのが防止され、水素等の還元性物質を遮断するのに必要な第２水素拡散防止絶縁膜３１の膜厚を維持することができる。
更に、この配線保護絶縁膜３２の成膜条件としては、膜中の水分量が低減されるような条件、例えばキャパシタ保護絶縁膜２４と同様の成膜条件（後述）が採用される。
次に、図１１（ａ）に示すように、配線保護絶縁膜３２の含有水分量を低減させるために、N2Oプラズマ処理によって配線保護絶縁膜３２を脱水する。このN2Oプラズマ処理の条件は、例えば、基板温度約２００℃〜４５０℃、処理時間約４分である。
なお、本工程は必須ではなく、配線保護絶縁膜３２の含有水分量が十分に低い場合には、本工程を行う必要は無い。
次いで、図１１（ｂ）に示すように、図２で説明したHDPCVDチャンバ１００内において、配線保護絶縁膜３２上に、第２絶縁膜３３として酸化シリコン膜を形成する。この第２絶縁膜３３の厚さは、隣接する一層目金属配線２９ａの間のスペースを埋め込むのに十分な厚さ、例えば一層目金属配線２９ａが形成されていない部分の第１絶縁膜２６上で約７００nmである。
ここで、配線保護絶縁膜３２を形成するきには第２高周波電源１０７（図２参照）をオフにしたが、この第２絶縁膜３３を形成するときには、プラズマを発生させるための第１高周波電源１０６だけでなく、第２高周波電源１０７もオンにして成膜雰囲気にバイアス用高周波電力を印加する。
これにより、第２絶縁膜３３を形成するときには、バイアス用高周波電力によりイオンや酸素ラジカル等がシリコン基板１側に引き付けられ、そのイオン等によるスパッタエッチにより、隣接する一層目金属配線２９ａの間のスペースにボイドが発生するのを抑制しながら、そのスペースを第２絶縁膜３３で良好に埋め込むことができる。
更に、この第２絶縁膜３３の下に、予め配線保護絶縁膜３２を形成してあるので、第２絶縁膜３３の成膜の初期段階におけるスパッタエッチによって第２水素拡散防止絶縁膜３１がエッチングされるのを防ぐことができ、第２水素拡散防止絶縁膜３１による水素ブロックの効果を良好に維持することができる。
この第２絶縁膜３３の成膜条件は特に限定されないが、本実施形態では成膜ガスとしてSiH4ガス、O2、及びアルゴンの混合ガスを使用する。そして、これらの流量については、SiH4ガスを７０sccm、O2を５２５sccm、アルゴンを４２０sccmとする。また、プラズマ発生用の第１高周波電源１０６のパワーを２４００W、バイアス印加用の第２高周波電源１０７のパワーを３５００Wとする。更に、チャンバ内の成膜雰囲気の圧力を約１５mTorr、基板温度を約１７５℃〜４００℃とする。
また、図１１（ａ）で説明したN2Oプラズマ処理を省く場合は、配線保護絶縁膜３２と第２絶縁膜３３とを図２のチャンバ１００内で連続的に成膜することで、これらを別々のチャンバで成膜する場合と比較して製造工程の短縮化を図ることができる。
次いで、図１２（ａ）に示すように、第２絶縁膜３３に対してN2Oプラズマ処理を行い、第２絶縁膜３３を脱水する。このN2Oプラズマ処理の条件は、例えば、基板温度約２００℃〜４５０℃、処理時間約４分である。
なお、第２絶縁膜３３の含有水分量が十分に少ない場合は、この脱水処理を省いてもよい。
次に、図１２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜３３の上に、MOCVD法によりアルミナ膜を約５０nmの厚さに形成し、それを第３水素拡散防止絶縁膜３４とする。
次いで、図２のチャンバ１００内にシリコン基板１を再び入れ、第３水素拡散防止絶縁膜３４の上面から第２絶縁膜３３の成長を再び開始する。その第２絶縁膜３３は、第３水素拡散防止絶縁膜３４の下の第２絶縁膜３３と同様に、第１、第２高周波電源１０６、１０７の両方をオンにして形成される。
このように、第２絶縁膜３３の成膜を中断し、第３水素拡散防止絶縁膜３４の形成した後に第２絶縁膜３３の成膜を再開することにより、バイアス電力が印加される第２絶縁膜３３の成膜雰囲気によってキャパシタ誘電体膜２２ａが劣化されるのを第３水素拡散防止絶縁膜３４で阻止することが可能となる。
続いて、図１３（ａ）に示すように、一層目金属配線２９ａの形状を反映して第２絶縁膜３３の上面に形成された凹凸を除去するため、その上面をCMP法により研磨して平坦化する。
その後に、図１３（ｂ）に示すように、例えば基板温度約２００℃〜４５０℃、処理時間約４分の条件で第２絶縁膜３３の上面に対してN2Oプラズマ処理を施し、第２絶縁膜３３を脱水する。
なお、このN2Oプラズマ処理は必須ではなく、第２絶縁膜３３の含有水分量が十分に低い場合は本工程を省略してもよい。
次いで、図１４（ａ）に示すように、第２絶縁膜３３上に不図示のレジストパターンを形成し、このレジストパターンをマスクにして第２絶縁膜３３の上部から第２水素拡散防止絶縁膜３１までをパターニングすることにより、一層目金属配線２９ａ上のこれらの絶縁膜に第３ホール３７を形成する。このエッチングは、例えば、平行平板型プラズマエッチング装置を用い、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとすることで行われる。また、このエッチングを終了後、マスクに用いたレジストパターンは除去される。
次に、図１４（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜３３の上面と第３ホール３７内面に、スパッタ法によりグルー膜３８ａとして窒化チタン膜を厚さ約１００nmに形成する。更に、このグルー膜３８ａの上に、六フッ化タングステンガスを用いるCVD法によりタングステン膜３８ｂを形成し、このタングステン膜３８ｂで第３ホール３７を完全に埋める。その後に、第２絶縁膜３５上の余分なグルー膜３８ａとタングステン膜３８ｂとをCMP法により研磨して除去し、これらの膜を第３ホール３７内のみに第４導電性プラグ３８として残す。
続いて、図１５に示すように、第４導電性プラグ３８と第２絶縁膜３３のそれぞれの上面にスパッタ法により金属積層膜を形成し、その金属積層膜をパターニングして第４導電性プラグ３７の上に二層目金属配線３９として残す。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した本実施形態によれば、図６（ｂ）に示したように、キャパシタQを覆うキャパシタ保護絶縁膜２４を形成し、その後に第１絶縁膜２６を形成する。
第１絶縁膜２６は、隣接するキャパシタQの間を埋め込むために、既述のようにバイアス用高周波電力を成膜雰囲気に印加して形成される。そのバイアス用高周波電力により、第１絶縁膜２６を形成する際には、成膜と同時にスパッタエッチングが進行することになるが、キャパシタ保護絶縁膜２４によってそのスパッタエッチングは第１水素拡散防止絶縁膜２５には及ばず、第１水素拡散防止絶縁膜２５がエッチングされてその厚さが減少してしまうのを防止できる。
従って、本実施形態では、水素等の還元性物質をブロックするのに必要な第１水素拡散防止絶縁膜２５の厚さを維持しながら、隣接するキャパシタQの間を第１絶縁膜２６で良好に埋め込むことが可能となる。
ここで、上記のキャパシタ保護絶縁膜２４を形成するときには、図２に示したバイアス印加用の第２高周波電源１０７をオフにした。このようにバイアスを印加しないで形成された膜の利点について、以下に図１６を参照して説明する。
図１６は、この第２高周波電源１０７を印加して形成した酸化シリコン膜（バイアス有り）と、それを印加しないで形成した酸化シリコン膜（バイアス無し）のそれぞれの水分含有量をTDS(Thermal Desorption Spectrometry)法により調査して得られたグラフである。なお、その酸化シリコン膜は、シリコン基板の上に直接形成された。
図１６において、横軸は、TDS法による測定時の基板温度を表し、縦軸は、シリコン酸化膜から脱離した質量数が１８のイオン（水）の強度（任意単位）を表す。
また、この測定では、成膜ガス中のSiH4ガス、O2、及びアルゴンの流量を変えることにより複数のサンプルを作成し、その各々のサンプルに対して図示のようなグラフを得た。
図１６に示されるように、第２高周波電源１０７を印加して形成した酸化シリコン膜（バイアス有り）では、基板温度を高めるにつれて膜中から多量の水分が脱離する。
これに対し、第２高周波電源１０７を印加しないで形成した酸化シリコン膜（バイアス無し）では、バイアス電力を印加した場合と比較して脱離する水分量が極めて少ないことが分かる。
このように、HDPCVDチャンバ１０１内においてバイアスを印加しないで形成された酸化シリコン膜では、バイアス電力を印加して形成されたものと比較して含有水分量が非常に少ない。よって、バイアス電力を印加しないで形成したキャパシタ保護絶縁膜２４の含有水分量は、バイアス電力を印加して形成した第１絶縁膜２６のそれよりも少ないことになる。同様に、配線保護絶縁膜３２の含有水分量は、第２絶縁膜３３のそれよりも少なくなる。
本願発明者が行った別の調査によると、本実施形態よりも水分含有量が多い酸化シリコン膜をキャパシタ保護絶縁膜２４として採用し、バイアス電力を印加してそのキャパシタ保護絶縁膜２４に第１絶縁膜２６を形成すると、キャパシタ誘電体膜２２ａの強誘電体特性、例えば残留分極電荷量が大幅に低下することが明らかになった。
これに対し、本実施形態では、上記のようにバイアス電力を印加しないでキャパシタ保護絶縁膜２４を形成するので、キャパシタ保護絶縁膜２４の含有水分量を極めて低くすることが可能となり、その含有水分に起因するキャパシタ誘電体膜２２ａの劣化を防止することが可能になる。
ここで、キャパシタ保護絶縁膜２４の成膜条件として、膜中の含有水分量を更に低減することが可能な条件を検討する。
(a)第１の成膜条件
この成膜条件では、第１絶縁膜２６（図６（ｂ）参照）を形成するための成膜ガス（以下、第１成膜ガスと言う）と比較して、キャパシタ保護絶縁膜２４を形成するための成膜ガス（以下、第２成膜ガスと言う）における酸素流量比を大きくする。
このように、キャパシタ保護絶縁膜２４を形成する際に使用される第２成膜ガス中の酸素流量比を高めることで、成膜雰囲気中の水素が酸素と容易に反応し、水分がシリコン基板１上に到達する前にチャンバ１００（図２参照）の外に排気され易くなる。その結果、キャパシタ保護絶縁膜２４の膜中に水分が取り込まれ難くなり、キャパシタ保護絶縁膜２４の含有水分量を第１絶縁膜２６のそれよりも低くすることが可能となる。
(b)第２の成膜条件
この成膜条件では、第１絶縁膜２６の成膜雰囲気の圧力よりも、キャパシタ保護絶縁膜２４の成膜雰囲気の圧力を高くする。
このようにすると、成膜雰囲気中の水分が、シリコン基板１上に至る前にチャンバ１００の外に排気され易くなる。そのため、キャパシタ保護絶縁膜２４の含有水分量を、第１絶縁膜２６のそれよりも低くすることが可能となる。
キャパシタ保護絶縁膜２４の含有水分量を第１絶縁膜２６のそれよりも十分に低くするには、上記した第１の成膜条件と第２の成膜条件の少なくとも一方を満足するような条件を採用すればよい。
ここで、その第１、第２の成膜条件の両方を同時に満たす条件の一例は次のようになる：
SiH4ガス流量…７０sccm
O2流量…５２５sccm
アルゴン流量…４２０sccm
成膜雰囲気の圧力…１Torr
基板温度…４００℃
第１高周波電源１０６のパワー…２４００W
(b)第３の成膜条件
上記した第１の成膜条件と第２の成膜条件では、キャパシタ保護絶縁膜２４のための第２成膜ガスとして、いずれもSiH4ガス、O2、及びアルゴンの混合ガスを使用した。
これに対し、この第３の成膜条件では、キャパシタ保護絶縁膜２４を形成するための成膜ガスとして、TEOSガスとO2との混合ガスをチャンバ１００（図２参照）に供給する。TEOSガスを使用するプラズマCVD法では、SiH4ガスを使用するプラズマCVD法と比較して、キャパシタ保護絶縁膜２４の含有水分量を低減し易いことが明らかになった。
この第３の成膜条件の一例は次のようになる：
TEOSガス流量…７６０mg/分
O2流量…２９８０sccm
成膜雰囲気の圧力…９Torr
基板温度…３９０℃
成膜雰囲気に印加する高周波電源のパワー…７００W
なお、TEOSのキャリアガスとしてはヘリウム(He)を用い、そのヘリウムの流量は７２０sccmとされる。
そして、この場合でも、バイアス用高周波電力を印加する第２高周波電源１０７（図２参照）はオフにする。また、図２で説明したHDPCVDチャンバ１００に代えて、プラズマ化用高周波電力のみを成膜雰囲気に印加できる別のチャンバを用いてキャパシタ保護絶縁膜２４を形成してもよい。
上記の条件で成膜したキャパシタ保護絶縁膜２４の含有水分量は、凡そ５×１０-3g/cm3となった。
本実施形態では、上記した第１〜第３の成膜条件のいずれかを採用することで、キャパシタ保護絶縁膜２４の含有水分量を低減する。そして、このように含有水分量が少ないキャパシタ保護絶縁膜２４の上に、第２高周波電源１０７から成膜雰囲気にバイアス用高周波電力を印加した状態で第１絶縁膜２６を形成する。
本願発明者が行った調査によると、キャパシタ保護絶縁膜２４として含有水分量が多い膜を形成すると、第１絶縁膜２６の形成によってキャパシタ誘電体膜２２ａの強誘電体特性が大幅に劣化することが明らかになった。
これに対し、本実施形態では、上記のようにしてキャパシタ保護絶縁膜２４の含有水分量を低減するので、その上に第１絶縁膜２６を形成しても、キャパシタ誘電体膜２２ａが劣化するのを防ぐことができる。しかも、その第１絶縁膜２６の成膜雰囲気には、バイアス用高周波電力が印加されているので、隣り合う二つのキャパシタQの間のスペースを第１絶縁膜２６で良好に埋め込むことが可能となり、今後進むであろうと予測される半導体装置の微細化に対応することができる。
なお、キャパシタ保護絶縁膜２４を形成する際の基板温度は上記した第１〜第３の成膜条件における基板温度に限定されない。但し、その基板温度が高すぎるとキャパシタ誘電体膜２２ａが劣化することが明らかになったので、基板温度はなるべく低いのが好ましい。
また、上記では、キャパシタ保護絶縁膜２４の水分含有量を第１絶縁膜２６のそれよりも低減することについて説明したが、これと同様のことが配線保護絶縁膜３２と第２絶縁膜３３（図１１（ｂ）参照）にも適用し得る。すなわち、配線保護絶縁膜３２の成膜条件として、上記した第１〜第３の成膜条件のいずれかを採用することで、配線保護絶縁膜３２の含有水分量を第２絶縁膜３３のそれよりも減らすことができ、第２絶縁膜３３の形成時にキャパシタ誘電体膜２２ａが劣化するのを防ぐことができる。
更に、その配線保護絶縁膜３２は、第２絶縁膜３３の成膜と同時に進行するスパッタエッチングから一層目金属配線２９ａを保護するように機能し、第２絶縁膜３３の成膜時に一層目金属配線２９ａがエッチングされるのが防止される。
ここで、成膜雰囲気にバイアス用高周波電力を印加して形成される酸化シリコン膜について、どのような成膜条件の場合に上記のスパッタエッチングの作用が強まるのかについて本願発明者が行った調査について説明する。
図１７（ａ）、（ｂ）は、反応ガス中のO2流量比を変えて形成された酸化シリコン膜２０３の断面SEM(Scanning Electron Microscope)像を基にして描いた図である。
なお、この例では、酸化シリコン膜２０３用の反応ガスとしてSIH4、O2、及びアルゴンの混合ガスを使用し、第２高周波電源１０７（図２参照）により酸化シリコン膜２０３の成膜雰囲気にバイアス用高周波電力を印加した。
また、この調査で使用した試料は、シリコン基板２００の上に、下地酸化シリコン膜２０１、金属配線２０２、及び酸化シリコン膜２０３をこの順に形成した。なお、金属配線２０２は、下から順にチタン膜２０２ａ、窒化チタン膜２０２ｂ、銅含有アルミニウム膜２０２ｃ、及び反射防止金属膜として機能する窒化チタン膜２０２ｄを形成してなる。
図１７（ａ）では、O2の流量をSIH4の流量の４倍にした。一方、図１７（ｂ）では、O2の流量をSIH4の流量の７．５倍にした。
図１７（ａ）に示されるように、O2とSIH4の流量比が４：１の場合は、金属配線２０２の間にボイド２０３ａが大きく発生してしまい、金属配線２０２の間を酸化シリコン膜２０３で良好に埋め込むことができない。
これに対し、O2とSIH4の流量比を７．５：１と高めた図１７（ｂ）では、ボイド２０３ａがかなり小さくなり、金属配線２０２の間が酸化シリコン膜２０３により良好に埋め込まれている。
しかしながら、図１７（ｂ）に示されるように、金属配線２０２を構成する窒化チタン膜２０２ｄが、酸化シリコン膜２０３の成膜時のスパッタエッチングによって削れてしまい、金属配線２０２の肩Aにおいて窒化チタン膜２０２ｄが薄くなることが明らかとなった。
このように、バイアス電力を印加するCVD法では、反応ガス中の酸素流量比を高めると、酸化シリコン膜の埋め込み特性が向上するものの、成膜雰囲気中においてスパッタエッチングの作用が強まり、下地の膜が削れてしまう。
図１８は、このように下地の膜が削れることによって発生する不都合について説明するための断面図である。
図１８の例では、既述の金属配線２０２の上の酸化シリコン膜２０３にホール２０３ｂを形成し、金属配線２０２と電気的に接続される導電性プラグ２０４をそのホール２０３ｂに形成している。その導電性プラグ２０４は、窒化チタン膜よりなるグルー膜２０４ａとタングステン膜２０４ｂとをこの順に形成してなる。
上記のように、酸化シリコン膜２０３の成膜時に窒化チタン膜２０２ｄがスパッタエッチングされているため、この例ではホール２０３ｂが窒化チタン膜２０２ｄを突き抜けてアルミニウム膜２０２ｃに到達し、導電性プラグ２０４とアルミニウム膜２０２ｃとが接触している。
しかしながら、導電性プラグ２０４を構成する窒化チタンやタングステンがアルミニウム膜２０２ｃと接すると、導電性プラグ２０４と金属配線２０２との間のコンタクト抵抗が高まってしまうことが明らかになった。
これに対し、本実施形態では、図１４（ｂ）に示したように、第２絶縁膜３３の下に配線保護絶縁膜３２を予め形成してあるので、第２絶縁膜３３を形成する際に一層目金属配線２９ａの肩の反射防止金属膜２９ｚがスパッタエッチングされない。従って、一層目金属配線２９ａを構成するアルミニウム膜２９ｙに第４導電性プラグ３８が接触するのが避けられ、一層目金属配線２９ａと第４導電性プラグ３８との間のコンタクト抵抗が上昇せず、回路の誤動作を未然に防ぐことが可能となる。
特に、上記した「(a)第１の成膜条件」を採用する場合では、既述の如く第１絶縁膜２６を形成するための成膜ガスにおける酸素流量比を、キャパシタ保護絶縁膜２４を形成するための成膜ガスにおけるよりも小さくするので、上記のような酸素によるスパッタエッチングの作用を抑えながら、キャパシタの劣化を防止することができる。
（２）第２実施形態
図１９〜図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。
本実施形態に係る半導体装置を作成するには、まず、第１実施形態で説明した図３（ａ）〜図９（ａ）の工程を行う。
次いで、図１８（ａ）に示すように、多層金属膜２９の上に配線キャップ絶縁膜４１としてアルミナ膜をスパッタ法により厚さ約５０nmに形成する。
そして、第１実施形態で説明した図９（ｂ）〜図１０（ａ）の工程を行うことにより、図１９（ｂ）に示すように、厚さが約５０nmのアルミナ膜よりなる第２水素拡散防止絶縁膜３１をシリコン基板１の上側全面に形成する。
更に、第１実施形態の図１０（ｂ）〜図１３（ｂ）の工程を行うことにより、図２０（ａ）に示すように、配線保護絶縁膜３２、第２絶縁膜３３の下側層、第３水素拡散防止絶縁膜３４、第２絶縁膜３３の上側層をこの順に第２水素拡散防止絶縁膜３１上に形成する。
続いて、図２０（ｂ）に示すように、フォトリソグラフィにより各絶縁膜３１〜３４、４１をパターニングし、一層目金属配線２９ａの上のこれらの絶縁膜に第３ホール３７を形成し、第３ホール３７内に一層目金属配線２９ａを露出させる。
なお、そのパターニングは、第２絶縁膜３３の上に不図示のレジストパターンをマスクとして形成した後、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとして用い、平行平板型プラズマエッチング装置において行われる。そして、このエッチングを終了後、マスクに用いたレジストパターンは除去される。
この後は、第１実施形態で説明した図１４（ｂ）〜図１５の工程を行うことにより、図２１に示すように、最上層に二層目金属配線３９が形成された構造を得る。
以上説明した本実施形態によれば、図２０（ａ）に示したように、一層目金属配線２９ａの上に配線キャップ絶縁膜４１を形成した。従って、成膜雰囲気にバイアス電力を印加するプラズマCVD法で第２絶縁膜３３を形成する際に、一層目金属配線２９ａの肩Bの近くにおいて仮に配線保護絶縁膜３２がスパッタエッチングされてしまっても、配線キャップ絶縁膜４１によってスパッタエッチングが一層目金属配線２９ａには及ばない。
これにより、図２２に示すように、第３ホール３７が位置ずれして一層目金属配線２９ａの肩Bの付近に形成されたとしても、第３ホール３７の形成時に一層目金属配線２９ａが過剰にエッチングされるのを配線キャップ絶縁膜４１により防止でき、一層目金属配線２９ａを構成する反射防止金属膜２９ｚが除去されてしまうのを防ぐことができる。
その結果、一層目金属配線２９ａを構成するアルミニウム膜２９ｙと第４導電性プラグ３８とが接するのが防がれ、これらの間のコンタクト抵抗が上昇してしまうのを抑制することが可能となる。
（３）第３実施形態
図２３〜図２７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。
本実施形態に係る半導体装置を作成するには、まず、第１実施形態で説明した図３（ａ）〜図４（ａ）の工程を行う。
次に、図２３（ａ）に示すように、第２導電膜２３の上にキャパシタキャップ絶縁膜５１としてアルミナ膜をスパッタ法により約５０nmの厚さに形成する。
次いで、図２３（ｂ）に示すように、図４（ｂ）で説明したハードマスク１７をそのキャパシタキャップ絶縁膜５１上に形成する。
続いて、図２４（ａ）に示すように、ハードマスク１７をエッチングマスクに使用しながら、ハロゲン元素を含む雰囲気中でスパッタ反応により第２導電膜２３、強誘電体膜２２、及び第１導電膜２１を一括してプラズマエッチングする。
これにより、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQが形成されると共に、その上部電極２３ａの上にキャパシタキャップ絶縁膜５１が残存する。
その後にハードマスク１７は除去される。
次に、図２４（ｂ）に示すように、第１実施形態の図５（ａ）、（ｂ）の工程を行うことにより、キャパシタキャップ絶縁膜５１の上面とキャパシタQの側面とに、第１水素拡散防止絶縁膜２５とキャパシタ保護絶縁膜２４とをこの順に形成する。
続いて、図２５（ａ）に示すように、成膜雰囲気にバイアス用の高周波電力を印加しながら、第１実施形態と同じ成膜条件を用いて、キャパシタ保護絶縁膜２４の上に酸化シリコン膜を形成し、その酸化シリコン膜を第１絶縁膜２６とする。
その後に、図２５（ｂ）に示すように、CMP法により第１絶縁膜２６の上面を研磨して平坦化する。
次に、図２６（ａ）に示すように、第１実施形態の図８（ｂ）の工程を行うことにより、上部電極２３ａの上のキャパシタキャップ絶縁膜５１、第１水素拡散防止絶縁膜２５、キャパシタ保護絶縁膜２４、第２絶縁膜２６、及び酸化防止膜２８に第２ホール２６ｂを形成する。
そして、酸化防止膜２８を除去した後、図２５（ｂ）に示すように、その第２ホール２６ａを介して上部電極２３ａと電気的に接続される一層目金属配線２９ａを第２絶縁膜２６の上に形成する。その一層目金属配線２９ａの形成方法は、第１実施形態で説明したのと同じなので、ここではその説明について省略する。
この後は、第１実施形態の図１０（ａ）〜図１５の工程を行うことにより、図２７に示す断面構造を得る。
以上説明した本実施形態によれば、図２５（ａ）に示したように、上部電極２３ａの上にキャパシタキャップ絶縁膜５１が形成された状態で、キャパシタQの上方に第１絶縁膜２６を形成する。
既述のように、第１絶縁膜２６を成膜する際には、成膜と同時にスパッタエッチングが行われるので、水素等の還元性物質からキャパシタQを守るための第１水素拡散防止絶縁膜２５が、キャパシタQの肩Cの付近でエッチングされることがある。
このように第１水素拡散防止絶縁膜２６がエッチングされても、その下のキャパシタキャップ絶縁膜５１でエッチングが停止するので、第１絶縁膜２６の成膜終了後にも上部電極２３ａの上にキャパシタキャップ絶縁膜５１が残存し、水素等がキャパシタ誘電体膜２２ａの上方から侵入するのをキャパシタキャップ絶縁膜５１により阻止できる。これにより、水素等によってキャパシタ誘電体膜２２ａが還元されて劣化されるのを防止でき、キャパシタQの品質を長期にわたって良好に維持することが可能となる。
以下に、本発明の特徴について付記する。
（付記１） 半導体基板の上に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を積層してなるキャパシタを形成する工程と、
前記キャパシタを覆う水素拡散防止絶縁膜を形成する工程と、
前記水素拡散防止絶縁膜の上にキャパシタ保護絶縁膜を形成する工程と、
前記半導体基板側にバイアス用高周波電力を印加すると共に、酸素とシリコン化合物ガスとを含む第１成膜ガスにプラズマ化用高周波電力を印加するプラズマCVD法により、前記キャパシタ保護絶縁膜の上に第１絶縁膜を形成する工程とを有し、
前記キャパシタ保護絶縁膜の成膜条件として、該キャパシタ保護絶縁膜に含まれる水分量が前記第１絶縁膜に含まれる水分量よりも少なくなる条件を採用することを特徴とする半導体装置の製造方法。
（付記２） 前記キャパシタ保護絶縁膜を形成する工程は、
酸素と前記シリコン化合物ガスとを含み且つ前記第１成膜ガスにおけるよりも酸素流量比が大きな第２成膜ガスを使用すると共に、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第２成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて行われるか、或いは
前記第２成膜ガスを用い、且つ成膜雰囲気の圧力を前記第１絶縁膜を形成する工程におけるよりも高くし、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第２成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて行われるか、又は、
TEOSガスと酸化性ガスとを使用する第３成膜ガスを用い、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第３成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記水素拡散防止絶縁膜として、アルミナ膜、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜のいずれかを形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記キャパシタを形成する工程は、
前記下地絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜の上にキャパシタキャップ絶縁膜を形成する工程と、
前記キャパシタキャップ絶縁膜、前記第２導電膜、前記強誘電体膜、及び前記第１導電膜をパターニングして前記キャパシタにする工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記キャパシタキャップ絶縁膜としてアルミナ膜を形成することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記キャパシタ保護絶縁膜に対して窒素含有プラズマ処理を行って該キャパシタ保護絶縁膜を脱水する工程、又は前記第１絶縁膜に対して窒素含有プラズマ処理を行って該第１絶縁膜を脱水する工程を行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 半導体基板の上に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を積層してなるキャパシタを形成する工程と、
前記キャパシタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に金属配線を形成する工程と、
前記金属配線と前記第１絶縁膜の上に配線保護絶縁膜を形成する工程と、
前記半導体基板側にバイアス用高周波電力を印加すると共に、酸素とシリコン化合物ガスとを含む第１成膜ガスにプラズマ化用高周波電力を印加するプラズマCVD法により、前記配線保護絶縁膜の上に第２絶縁膜を形成する工程とを有し、
前記配線保護絶縁膜の成膜条件として、該配線保護絶縁膜に含まれる水分量が前記第２絶縁膜に含まれる水分量よりも少なくなる条件を採用することを特徴とする半導体装置の製造方法。
（付記８） 前記配線保護絶縁膜を形成する工程は、
酸素と前記シリコン化合物ガスとを含み且つ前記第１成膜ガスにおけるよりも酸素流量比が大きな第２成膜ガスを使用すると共に、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第２成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて行われるか、或いは
前記第２成膜ガスを用い、且つ成膜雰囲気の圧力を前記第２絶縁膜を形成する工程におけるよりも高くし、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第２成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて行われるか、又は、
TEOSガスと酸化性ガスとを使用する第３成膜ガスを用い、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第３成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて行われることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記金属配線の上の前記配線保護絶縁膜と前記第２絶縁膜とにホールを形成する工程と、
前記ホール内に、前記金属配線と電気的に接続され、且つタングステンを含む導電性プラグを形成する工程とを有すると共に、
前記金属配線として、少なくともアルミニウム合金膜と反射防止金属膜とがこの順に積層された金属積層膜を採用することを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０） 前記金属配線を形成する工程は、
前記第１絶縁膜の上に前記アルミニウム合金膜を形成する工程と、
前記アルミニウム合金膜の上に前記反射防止金属膜を形成する工程と、
前記反射防止金属膜の上に配線キャップ絶縁膜を形成する工程と、
前記配線キャップ絶縁膜、前記反射防止金属膜、及び前記アルミニウム合金膜をパターニングして前記金属配線にする工程とを有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記配線キャップ絶縁膜としてアルミナ膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記配線保護絶縁膜を形成する工程の前に、前記配線を覆う水素拡散防止絶縁膜を形成する工程を有し、該水素拡散防止絶縁膜の上に前記配線保護絶縁膜を形成することを特徴とする付記７に記載の半導体装置の製造方法。
（付記１３） 前記水素拡散防止絶縁膜として、アルミナ膜、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜のいずれかを形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記配線保護絶縁膜に対して窒素含有プラズマ処理を行って該配線保護絶縁膜を脱水する工程、又は前記第２絶縁膜に対して窒素含有プラズマ処理を行って該第２絶縁膜を脱水する工程を行うことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１５） 半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記下地絶縁膜の上に形成され、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を積層してなるキャパシタと、
前記キャパシタを覆う水素拡散防止絶縁膜と、
前記水素拡散防止絶縁膜の上に形成されたキャパシタ保護絶縁膜と、
前記キャパシタ保護絶縁膜の上に形成された第１絶縁膜とを有し、
前記キャパシタ保護絶縁膜の含有水分量が前記第１絶縁膜の含有水分量よりも少ないことを特徴とする半導体装置。
（付記１６） 前記上部電極の上面に形成されたキャパシタキャップ絶縁膜を有し、
前記水素拡散防止絶縁膜が、前記キャパシタキャップ絶縁膜の上面と、前記キャパシタの側面とに形成されたことを特徴とする付記１５に記載の半導体装置。
（付記１７） 前記キャパシタ保護絶縁膜と前記第１絶縁膜は酸化シリコン膜であることを特徴とする付記１５に記載の半導体装置。
（付記１８） 前記第１絶縁膜の上に形成された金属配線と、
前記金属配線と前記第１絶縁膜の上に形成された配線保護絶縁膜と、
前記配線保護絶縁膜の上に形成された第２絶縁膜とを更に有し、
前記配線保護絶縁膜の含有水分量が前記第２絶縁膜の含有水分量よりも少ないことを特徴とする付記１５に記載の半導体装置。
（付記１９） 前記金属配線の上面に形成された配線キャップ絶縁膜を有することを特徴とする付記１８に記載の半導体装置。
（付記２０） 前記配線保護絶縁膜と前記第２絶縁膜は酸化シリコン膜であることを特徴とする付記１８に記載の半導体装置。
図１は、HDPCVD法において埋め込み特性が向上する理由を説明するための模式図である。 図２は、本発明の各実施形態で使用されるHDPCVDチャンバの構成図である。 図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１６は、バイアス電力を印加して形成された酸化シリコン膜の水分含有量と、バイアス電力を印加しないで形成された酸化シリコン膜の水分含有量とをTDS法により調査して得られたグラフである。 図１７（ａ）、（ｂ）は、反応ガス中のO2流量比を変えて形成された酸化シリコン膜の断面SEM像を基にして描いた図である。 図１８は、バイアス電力を印加するCVD法において、下地の膜が削れることにより発生する不都合について説明するための断面図である。 図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２２は、本発明の第２実施形態で得られる利点を説明するための断面図である。 図２３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
符号の説明
１、１１１、２００…シリコン基板、２…pウェル、３…素子分離絶縁膜、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、９…高融点金属シリサイド層、１０ａ、１０ｂ…第１、第２導電性プラグ、１１…カバー絶縁膜、１２…下地絶縁膜、１４…酸化防止絶縁膜、１４ａ…開口、１５…絶縁性密着膜、１６…酸素バリアメタル膜、１７…ハードマスク、１７ａ…窒化チタン膜、１７ｂ…酸化シリコン膜、２１…第１導電膜、２１ａ…下部電極、２２…強誘電体膜、２２ａ…キャパシタ誘電体膜、２３…第２導電膜、２３ａ…上部電極、２４…キャパシタ保護絶縁膜、２５…第１水素拡散防止絶縁膜、２６ａ、２６ｂ…第１、第２ホール、２６…第１絶縁膜、２７…第３導電性プラグ、２８…酸化防止膜、２９…多層金属膜、２９ｘ…チタン膜、２９ｙ…銅含有アルミニウム膜、２９z…反射防止金属膜、２９ａ…一層目金属配線、３１…第２水素拡散防止絶縁膜、３２…配線保護絶縁膜、３３…第２絶縁膜、３４…第３水素拡散防止絶縁膜、３７…第３ホール、３８ａ…グルー膜、３８ｂ…タングステン膜、３８…第４導電性プラグ、３９…二層目金属配線、４１…配線キャップ絶縁膜、５１…キャパシタキャップ絶縁膜、１１２…金属配線、１１２ｂ…肩、１１３…酸化シリコン膜、１１３ａ…張り出し部、１００…HDPCVDチャンバ、１０１ａ…ガス供給口、１０１ｂ…排気口、１０２…ステージ、１０３…静電チャック、１０４…RF窓、１０５…コイル、１０６…第１高周波電源、１０７…第２高周波電源、２０１…下地酸化シリコン膜、２０２…金属配線、２０２ａ…チタン膜、２０２ｂ…窒化チタン膜、２０２ｃ…銅含有アルミニウム膜、２０２ｄ…窒化チタン膜、２０３…酸化シリコン膜、２０３ａ…ボイド、２０３ｂ…ホール、２０４…導電性プラグ、２０４ａ…グルー膜、２０４ｂ…タングステン膜。

Claims (1)

  1. 半導体基板の上に下地絶縁膜を形成する工程と、
    前記下地絶縁膜の上に第１導電膜を形成する工程と、
    前記第１導電膜の上に強誘電体膜を形成する工程と、
    前記強誘電体膜の上に第２導電膜を形成する工程と、
    前記第２導電膜の上にキャパシタキャップ絶縁膜を形成する工程と、
    前記キャパシタキャップ絶縁膜、前記第２導電膜、前記強誘電体膜、及び前記第１導電膜を同時にパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を積層してなるキャパシタを形成する工程と、
    前記キャパシタを覆う水素拡散防止絶縁膜を形成する工程と、
    前記水素拡散防止絶縁膜の上にキャパシタ保護絶縁膜を形成する工程と、
    前記半導体基板側にバイアス用高周波電力を印加すると共に、酸素とシリコン化合物ガスとを含む第１成膜ガスにプラズマ化用高周波電力を印加するプラズマCVD法により、前記キャパシタ保護絶縁膜の上に第１絶縁膜を形成する工程とを有し、
    前記キャパシタ保護絶縁膜を形成する工程において、酸素と前記シリコン化合物ガスとを含み且つ前記第１成膜ガスにおけるよりも酸素流量比が大きな第２成膜ガスを使用すると共に、前記半導体基板側にバイアス用高周波電力を印加せずに、前記第２成膜ガスにプラズマ化用高周波電力のみを印加するプラズマCVD法を用いて、前記キャパシタ保護絶縁膜に含まれる水分量を前記第１絶縁膜に含まれる水分量よりも少なくすることを特徴とする半導体装置の製造方法。
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