JP2806654B2 - バイアス回路 - Google Patents
バイアス回路Info
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- JP2806654B2 JP2806654B2 JP3232293A JP23229391A JP2806654B2 JP 2806654 B2 JP2806654 B2 JP 2806654B2 JP 3232293 A JP3232293 A JP 3232293A JP 23229391 A JP23229391 A JP 23229391A JP 2806654 B2 JP2806654 B2 JP 2806654B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバイアス回路に関し、特
に電流セル型Ｄ／Ａコンバータのセル電流値を決めるバ
イアス回路に関する。
に電流セル型Ｄ／Ａコンバータのセル電流値を決めるバ
イアス回路に関する。
【０００２】
【従来の技術】従来のバイアス回路は図２に示すよう
に、電源１４と接地１５との間に抵抗１とＭＯＳトラン
ジスタ２とＭＯＳトランジスタ３を直列に接続し、ＭＯ
Ｓトランジスタ２およびＭＯＳトランジスタ３のゲート
電極を各々のドレイン電極に接続し、かつそれらを出力
端子とした構成になっていた。
に、電源１４と接地１５との間に抵抗１とＭＯＳトラン
ジスタ２とＭＯＳトランジスタ３を直列に接続し、ＭＯ
Ｓトランジスタ２およびＭＯＳトランジスタ３のゲート
電極を各々のドレイン電極に接続し、かつそれらを出力
端子とした構成になっていた。
【０００３】次に従来のバイアス回路の動作について説
明する。抵抗１（以下、Ｒ1と略記する）、ＭＯＳトラ
ンジスタ２（以下、Ｑ2と略記する）、ＭＯＳトランジ
スタ３（以下、Ｑ3と略記する）は直列に接続されてい
るので、これらの素子は電源電圧を各々のインピーダン
スによって分圧し、Ｑ3のゲート電位ＶG1、Ｑ2のゲート
電位ＶG2はＱ3，Ｑ2に流れる電流Ｉに依存し、
明する。抵抗１（以下、Ｒ1と略記する）、ＭＯＳトラ
ンジスタ２（以下、Ｑ2と略記する）、ＭＯＳトランジ
スタ３（以下、Ｑ3と略記する）は直列に接続されてい
るので、これらの素子は電源電圧を各々のインピーダン
スによって分圧し、Ｑ3のゲート電位ＶG1、Ｑ2のゲート
電位ＶG2はＱ3，Ｑ2に流れる電流Ｉに依存し、
【０００４】
【数１】ＶG1＝ＶT＋√（２Ｉ／β3） （（）は
√の範囲を示す。以下同様）
√の範囲を示す。以下同様）
【０００５】
【数２】 ＶＧ2＝２ＶT＋√（２Ｉ／β3）＋√（２Ｉ／β2）
【０００６】になる。ただし、 β3＝μoεoεs／ｔox×Ｗ3／Ｌ3、β2＝μ0ε0εs／ｔox×Ｗ2／Ｌ2 Ｗ3；Ｑ3のチャネル幅、Ｌ3；Ｑ3のチャネル長、Ｗ2；
Ｑ2のチャネル幅、Ｌ3；Ｑ2のチャネル長、μo；移動
度、εo；真空中の誘電率、εs；ゲート酸化膜の比誘電
率、ｔox；ゲート酸化膜厚 これら、ゲート電位ＶG1，ＶG2が従来回路の出力電圧で
あり、数式１，数式２が示すように従来回路の出力電圧
はＱ3，Ｑ2に流れる電流Ｉに依存する。
Ｑ2のチャネル幅、Ｌ3；Ｑ2のチャネル長、μo；移動
度、εo；真空中の誘電率、εs；ゲート酸化膜の比誘電
率、ｔox；ゲート酸化膜厚 これら、ゲート電位ＶG1，ＶG2が従来回路の出力電圧で
あり、数式１，数式２が示すように従来回路の出力電圧
はＱ3，Ｑ2に流れる電流Ｉに依存する。
【０００７】
【発明が解決しようとする課題】従来のバイアス回路を
電流セル型Ｄ／Ａコンバータのバイアス回路に用いた場
合の問題点を再び図２を用いて説明する。
電流セル型Ｄ／Ａコンバータのバイアス回路に用いた場
合の問題点を再び図２を用いて説明する。
【０００８】図２はおいてＭＯＳトランジスタ４〜１２
（以下、Ｑ4〜Ｑ12と略記する）と抵抗１３は電流セル
２００を構成し、Ｑ6，Ｑ4，Ｑ5とＱ12，Ｑ10，Ｑ11は
切換信号及びその反転信号によってオン，オフを切り換
えられるが、切換タイミングにおいてＱ6，Ｑ4，Ｑ5が
短い期間ではあるが同時にオンしている期間が発生し、
Ｑ6，Ｑ4，Ｑ5を介して接地に電流が流れる。
（以下、Ｑ4〜Ｑ12と略記する）と抵抗１３は電流セル
２００を構成し、Ｑ6，Ｑ4，Ｑ5とＱ12，Ｑ10，Ｑ11は
切換信号及びその反転信号によってオン，オフを切り換
えられるが、切換タイミングにおいてＱ6，Ｑ4，Ｑ5が
短い期間ではあるが同時にオンしている期間が発生し、
Ｑ6，Ｑ4，Ｑ5を介して接地に電流が流れる。
【０００９】これはＱ2の負荷電流となるので、ゲート
電圧ＶG2は一時的に低下し、これにともなってゲート電
圧ＶG1も一時的に低下する。ゲート電圧ＶG1は電流セル
２００の電流値を決定するバイアス電圧でもあるので、
ゲート電圧ＶG1の一時的な低下は電流セル２００の出力
電流、すなわちＤ／Ａコンバータ出力の一時的な低下を
招く。
電圧ＶG2は一時的に低下し、これにともなってゲート電
圧ＶG1も一時的に低下する。ゲート電圧ＶG1は電流セル
２００の電流値を決定するバイアス電圧でもあるので、
ゲート電圧ＶG1の一時的な低下は電流セル２００の出力
電流、すなわちＤ／Ａコンバータ出力の一時的な低下を
招く。
【００１０】ゲート電圧ＶG2，ＶG1は時間の経過ととも
に定常値に復帰するが、消費電流低減を狙い、抵抗１，
Ｑ2，Ｑ3に定常的に流す電流を減らすと、それとともに
ゲート電圧ＶG2から見たインピーダンスが大きくなるた
めゲート電圧ＶG1が定常値に復帰するには長い時間を要
し、電流セル２００の出力電流が定常値に達するに要す
る時間も長くなってしまう。すなわち、バイアス回路の
消費電流を低減しようとすると、Ｄ／Ａコンバータのセ
ットリングタイムが悪化するという欠点があった。
に定常値に復帰するが、消費電流低減を狙い、抵抗１，
Ｑ2，Ｑ3に定常的に流す電流を減らすと、それとともに
ゲート電圧ＶG2から見たインピーダンスが大きくなるた
めゲート電圧ＶG1が定常値に復帰するには長い時間を要
し、電流セル２００の出力電流が定常値に達するに要す
る時間も長くなってしまう。すなわち、バイアス回路の
消費電流を低減しようとすると、Ｄ／Ａコンバータのセ
ットリングタイムが悪化するという欠点があった。
【００１１】
【課題を解決するための手段】本願発明の要旨は、電流
セル型電圧−電流変換回路の電流セルにバイアスを与え
るバイアス回路において、各々のゲート電極をドレイン
電極に接続した第１導電型第１，第２，第３，第４，第
５のトランジスタと第２導電型第６トランジスタとを有
し、該第６のトランジスタのソース電極を第１の電源に
接続し、第６のトランジスタのドレイン電極を第１の抵
抗素子を介して第２の電源に接続し、第２導電型第７の
トランジスタのソース電極を第１の電源に接続し、該第
７のトランジスタのゲート電極を前記第６のトランジス
タのゲート電極に接続し、第７のトランジスタのドレイ
ン電極を前記第１のトランジスタのドレイン電極に接続
し、第１のトランジスタのソース電極を前記第２のトラ
ンジスタのドレイン電極に接続し、第２のトランジスタ
のソース電極を前記第３のトランジスタのドレイン電極
に接続し、第３のトランジスタのソース電極を第２の電
源に接続し、第１導電型第８のトランジスタのドレイン
電極を第１の電源に接続し、該第８のトランジスタのゲ
ート電極を前記第１のトランジスタのゲート電極に接続
し、第８のトランジスタのソース電極を前記第４のトラ
ンジスタのドレイン電極に接続し、第４のトランジスタ
のソース電極を前記第５のトランジスタのドレイン電極
に接続し、第５のトランジスタのソース電極を第２の電
源に接続し、前記第８のトランジスタのソース電極の電
圧を第１の出力とし、前記第３のトランジスタのゲート
電圧を第２の出力とし、前記第１の出力で前記電流セル
の入力バイアスを設定し、前記第２の出力で前記電流セ
ルの電流値を定めるバイアスを与えることである。
セル型電圧−電流変換回路の電流セルにバイアスを与え
るバイアス回路において、各々のゲート電極をドレイン
電極に接続した第１導電型第１，第２，第３，第４，第
５のトランジスタと第２導電型第６トランジスタとを有
し、該第６のトランジスタのソース電極を第１の電源に
接続し、第６のトランジスタのドレイン電極を第１の抵
抗素子を介して第２の電源に接続し、第２導電型第７の
トランジスタのソース電極を第１の電源に接続し、該第
７のトランジスタのゲート電極を前記第６のトランジス
タのゲート電極に接続し、第７のトランジスタのドレイ
ン電極を前記第１のトランジスタのドレイン電極に接続
し、第１のトランジスタのソース電極を前記第２のトラ
ンジスタのドレイン電極に接続し、第２のトランジスタ
のソース電極を前記第３のトランジスタのドレイン電極
に接続し、第３のトランジスタのソース電極を第２の電
源に接続し、第１導電型第８のトランジスタのドレイン
電極を第１の電源に接続し、該第８のトランジスタのゲ
ート電極を前記第１のトランジスタのゲート電極に接続
し、第８のトランジスタのソース電極を前記第４のトラ
ンジスタのドレイン電極に接続し、第４のトランジスタ
のソース電極を前記第５のトランジスタのドレイン電極
に接続し、第５のトランジスタのソース電極を第２の電
源に接続し、前記第８のトランジスタのソース電極の電
圧を第１の出力とし、前記第３のトランジスタのゲート
電圧を第２の出力とし、前記第１の出力で前記電流セル
の入力バイアスを設定し、前記第２の出力で前記電流セ
ルの電流値を定めるバイアスを与えることである。
【００１２】
【発明の作用】第８のトランジスタはソースホロワとし
て動作するため、その出力インピーダンスは低く設定で
き、負荷電流による出力電圧変動をおさえる。また、第
８のトランジスタのソース電極電位の変動は、第２のト
ランジスタのゲート電位を変動させぬため、第３のトラ
ンジスタのゲート電位すなわち、バイアス電圧出力は安
定化される。
て動作するため、その出力インピーダンスは低く設定で
き、負荷電流による出力電圧変動をおさえる。また、第
８のトランジスタのソース電極電位の変動は、第２のト
ランジスタのゲート電位を変動させぬため、第３のトラ
ンジスタのゲート電位すなわち、バイアス電圧出力は安
定化される。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係るバイアス回
路図である。尚、以下の説明でＭＯＳトランジスタ２〜
１８と略記する。抵抗１とＱ2〜Ｑ9がバイアス回路１０
０を構成しており、Ｑ7のソース電極電位ＶG2，Ｑ6のド
レイン電極電位ＶG1が本バイアス回路１００の出力電圧
である。ＭＯＳトランジスタＱ10〜Ｑ18、抵抗１９は電
流セル１１０を構成している。Ｑ10〜Ｑ12およびＱ16〜
Ｑ18が切換信号によってオン・オフを切り換えられたタ
イミングにおいて、これが同時にオンする期間にはＶG2
出力端子からＱ10〜Ｑ12およびＱ16〜Ｑ18を介して接地
へ電流が流れるが、この時、Ｑ7はソースホロワとして
動作し、その出力インピーダンスｒOUTは、
説明する。図１は本発明の第１実施例に係るバイアス回
路図である。尚、以下の説明でＭＯＳトランジスタ２〜
１８と略記する。抵抗１とＱ2〜Ｑ9がバイアス回路１０
０を構成しており、Ｑ7のソース電極電位ＶG2，Ｑ6のド
レイン電極電位ＶG1が本バイアス回路１００の出力電圧
である。ＭＯＳトランジスタＱ10〜Ｑ18、抵抗１９は電
流セル１１０を構成している。Ｑ10〜Ｑ12およびＱ16〜
Ｑ18が切換信号によってオン・オフを切り換えられたタ
イミングにおいて、これが同時にオンする期間にはＶG2
出力端子からＱ10〜Ｑ12およびＱ16〜Ｑ18を介して接地
へ電流が流れるが、この時、Ｑ7はソースホロワとして
動作し、その出力インピーダンスｒOUTは、
【００１４】
【数３】ｒout＝１／ｇｍ＝１／√（２Ｉβ）
【００１５】ただしＩはＱ7のドレイン電流でありβ
は、 β＝μoεoεs／ｔox×Ｗ／Ｌ Ｗ；Ｑ7のチャネル幅、Ｌ；Ｑ7のチャネル長である。数
式３に示すように、Ｑ7のドレイン電流を低減してもＱ7
のチャネル幅を大きくすることによって、つまりＱ7の
βを大きくすることによってＱ7の出力インピーダンス
は小さくできるので、ＶG2出力端子からＱ10〜Ｑ12およ
びＱ16〜Ｑ18を介して接地へ電流が流れるときに、ＶG2
の変動を抑えることが可能となる。
は、 β＝μoεoεs／ｔox×Ｗ／Ｌ Ｗ；Ｑ7のチャネル幅、Ｌ；Ｑ7のチャネル長である。数
式３に示すように、Ｑ7のドレイン電流を低減してもＱ7
のチャネル幅を大きくすることによって、つまりＱ7の
βを大きくすることによってＱ7の出力インピーダンス
は小さくできるので、ＶG2出力端子からＱ10〜Ｑ12およ
びＱ16〜Ｑ18を介して接地へ電流が流れるときに、ＶG2
の変動を抑えることが可能となる。
【００１６】第１実施例では、２０，２１が第１，第２
の電源となり、抵抗１が第１の抵抗として機能する。第
１〜第８のトランジスタはＱ4，Ｑ5，Ｑ6，Ｑ8，Ｑ9，
Ｑ2，Ｑ3，Ｑ7で構成されている。
の電源となり、抵抗１が第１の抵抗として機能する。第
１〜第８のトランジスタはＱ4，Ｑ5，Ｑ6，Ｑ8，Ｑ9，
Ｑ2，Ｑ3，Ｑ7で構成されている。
【００１７】具体例を示すと例えば電源電圧５Ｖ、ＭＯ
Ｓトランジスタの導電係数Ｋ＝２０μＡ／Ｖ2とする
時、図２に示した従来例ではＭＯＳトランジスタ２のゲ
ート電極、すなわちバイアス電圧の出力からみたインピ
ーダンスは、 ｒ1／／｛（ｇｍ22）-1＋（ｇｍ23）-1｝と表せ、 ｒ1；抵抗素子１の抵抗、ｇｍ22；ＭＯＳトランジスタ
２のコンダクタンス、ｇｍ23；ＭＯＳトランジスタ３の
コンダクタンス このインピーダンスが４ＫΩとなるようにｒ1，ｇｍ2
2，ｇｍ23を決めると、 ｒ1＝３Ｖ／４６．８７５μＡ＝６４ＫΩ ｇｍ22＝ｇｍ23 ＝１／√（２×４６．８７５μＡ×２０μＡ／Ｖ2×１１７．１８７５） ＝０．０００４６８７５ と計算でき、この時バイアス回路の消費電流は４６．８
７５μＡとなる。
Ｓトランジスタの導電係数Ｋ＝２０μＡ／Ｖ2とする
時、図２に示した従来例ではＭＯＳトランジスタ２のゲ
ート電極、すなわちバイアス電圧の出力からみたインピ
ーダンスは、 ｒ1／／｛（ｇｍ22）-1＋（ｇｍ23）-1｝と表せ、 ｒ1；抵抗素子１の抵抗、ｇｍ22；ＭＯＳトランジスタ
２のコンダクタンス、ｇｍ23；ＭＯＳトランジスタ３の
コンダクタンス このインピーダンスが４ＫΩとなるようにｒ1，ｇｍ2
2，ｇｍ23を決めると、 ｒ1＝３Ｖ／４６．８７５μＡ＝６４ＫΩ ｇｍ22＝ｇｍ23 ＝１／√（２×４６．８７５μＡ×２０μＡ／Ｖ2×１１７．１８７５） ＝０．０００４６８７５ と計算でき、この時バイアス回路の消費電流は４６．８
７５μＡとなる。
【００１８】一方、図１に示した実施例ではＭＯＳトラ
ンジスタ８のゲート電極すなわちバイアス電圧の出力か
ら見たインピーダンスは、 （ｇｍ17）-1／／｛（ｇｍ18）-1＋（ｇｍ19）-1｝と表
せ、 ｇｍ17；ＭＯＳトランジスタのコンダクタンス、ｇｍ1
8；ＭＯＳトランジスタ８のコンダクタンス、ｇｍ19；
ＭＯＳトランジスタ９のコンダクタンス このインピーダンスが４ＫΩとなるようにｇｍ17，ｇｍ
18，ｇｍ19を決めると、 ｇｍ17＝√（２×１０μＡ×２０μＡ／Ｖ2×１００）＝０．０００２ ｇｍ18＝ｇｍ19＝√（２×１０μＡ×２０μＡ／Ｖ2×１００）＝０．００１ と計算でき、バイアス回路の消費電流は２５μＡとな
る。
ンジスタ８のゲート電極すなわちバイアス電圧の出力か
ら見たインピーダンスは、 （ｇｍ17）-1／／｛（ｇｍ18）-1＋（ｇｍ19）-1｝と表
せ、 ｇｍ17；ＭＯＳトランジスタのコンダクタンス、ｇｍ1
8；ＭＯＳトランジスタ８のコンダクタンス、ｇｍ19；
ＭＯＳトランジスタ９のコンダクタンス このインピーダンスが４ＫΩとなるようにｇｍ17，ｇｍ
18，ｇｍ19を決めると、 ｇｍ17＝√（２×１０μＡ×２０μＡ／Ｖ2×１００）＝０．０００２ ｇｍ18＝ｇｍ19＝√（２×１０μＡ×２０μＡ／Ｖ2×１００）＝０．００１ と計算でき、バイアス回路の消費電流は２５μＡとな
る。
【００１９】以上の計算より、図１，図２に示されたバ
イアス回路でバイアス電圧の出力から見たインピーダン
スが等しいなら、第１実施例の消費電流は従来例の消費
電流の約５３％となり、消費電流を約半分に低減してい
る。また、第１実施例はバイアス回路の消費電流の電源
電圧依存性についても低減している。具体例として電源
電圧ＶDDが５Ｖから４．５Ｖに変動した場合について示
す。従来例ではＭＯＳトランジスタ、ＭＯＳトランジス
タ３のゲート・ソース間の電圧を等しく決め、その電圧
をＶGSとし、抵抗１、流れる電流をＩ0、ＭＯＳトラン
ジスタ２，３に流れる電流をＩ1とすると、 Ｉ0＝ＶDD−２ＶGS／Ｒ1 Ｉ1＝β23／２（ＶGS−ＶT）2 Ｒ1；抵抗１の抵抗値、β23；ＭＯＳトランジスタ２，
３のβ Ｉ0とＩ1が等しくなるときのＶGSがバイアス電圧であ
り、またそのときのＩ0＝Ｉ1の値がバイアス回路の消費
電流である。ＶDD＝５Ｖ，ＶGS＝１Ｖの時、消費電流は
５０μＡでＶDD＝４，５Ｖの時、ＶGS＝０．９８Ｖ消費
電流は４０．５μＡとなり約２０％変化している。
イアス回路でバイアス電圧の出力から見たインピーダン
スが等しいなら、第１実施例の消費電流は従来例の消費
電流の約５３％となり、消費電流を約半分に低減してい
る。また、第１実施例はバイアス回路の消費電流の電源
電圧依存性についても低減している。具体例として電源
電圧ＶDDが５Ｖから４．５Ｖに変動した場合について示
す。従来例ではＭＯＳトランジスタ、ＭＯＳトランジス
タ３のゲート・ソース間の電圧を等しく決め、その電圧
をＶGSとし、抵抗１、流れる電流をＩ0、ＭＯＳトラン
ジスタ２，３に流れる電流をＩ1とすると、 Ｉ0＝ＶDD−２ＶGS／Ｒ1 Ｉ1＝β23／２（ＶGS−ＶT）2 Ｒ1；抵抗１の抵抗値、β23；ＭＯＳトランジスタ２，
３のβ Ｉ0とＩ1が等しくなるときのＶGSがバイアス電圧であ
り、またそのときのＩ0＝Ｉ1の値がバイアス回路の消費
電流である。ＶDD＝５Ｖ，ＶGS＝１Ｖの時、消費電流は
５０μＡでＶDD＝４，５Ｖの時、ＶGS＝０．９８Ｖ消費
電流は４０．５μＡとなり約２０％変化している。
【００２０】第１実施例のバイアス回路において、回路
の電流を決めている抵抗１とＭＯＳトランジスタ２につ
いて電源電圧依存性を示すと、抵抗１に流れる電流をＩ
2、ＭＯＳトランジスタ２に流れる電流をＩ3とすると、 Ｉ2＝ＶDD−ＶGS／Ｒ2 Ｉ3＝β2／２（ＶGS−ＶT）2と表せる。 Ｒ2；抵抗１の抵抗値、β2；ＭＯＳトランジスタ２のβ これよりＶDD＝５Ｖ、ＶGS＝１Ｖの時消費電流は５μ
Ａ、ＶDD＝４．５Ｖの時ＶGS＝０．９９Ｖ、消費電流は
４．５１２５μＡとなり、従来例と比較すると電源電圧
依存性は約１０％低減されている。
の電流を決めている抵抗１とＭＯＳトランジスタ２につ
いて電源電圧依存性を示すと、抵抗１に流れる電流をＩ
2、ＭＯＳトランジスタ２に流れる電流をＩ3とすると、 Ｉ2＝ＶDD−ＶGS／Ｒ2 Ｉ3＝β2／２（ＶGS−ＶT）2と表せる。 Ｒ2；抵抗１の抵抗値、β2；ＭＯＳトランジスタ２のβ これよりＶDD＝５Ｖ、ＶGS＝１Ｖの時消費電流は５μ
Ａ、ＶDD＝４．５Ｖの時ＶGS＝０．９９Ｖ、消費電流は
４．５１２５μＡとなり、従来例と比較すると電源電圧
依存性は約１０％低減されている。
【００２１】以上述べたように本実施例はＤ／Ａコンバ
ータの動作スピードを維持しつつ、（バイアス電圧の出
力段から見たインピーダンスを維持しつつ）バイアス回
路の低消費電流化をはかれる。
ータの動作スピードを維持しつつ、（バイアス電圧の出
力段から見たインピーダンスを維持しつつ）バイアス回
路の低消費電流化をはかれる。
【００２２】図３は本発明の第２実施例を示しており、
第１実施例におけるＭＯＳトランジスタを第１導電型は
第２導電型に、第２導電型は第１導電型にかえたもので
ある。第１実施例では第２の電源２１を基準としてバイ
アス電圧が決定されているが、第２実施例では第１の電
源２０を基準としてバイアス電圧が決定される特徴があ
る。
第１実施例におけるＭＯＳトランジスタを第１導電型は
第２導電型に、第２導電型は第１導電型にかえたもので
ある。第１実施例では第２の電源２１を基準としてバイ
アス電圧が決定されているが、第２実施例では第１の電
源２０を基準としてバイアス電圧が決定される特徴があ
る。
【００２３】第２実施例では第１〜第８のトランジスタ
はＱ34，Ｑ35，Ｑ36，Ｑ38，Ｑ39，Ｑ32，Ｑ33，Ｑ37で
それぞれ構成されている。
はＱ34，Ｑ35，Ｑ36，Ｑ38，Ｑ39，Ｑ32，Ｑ33，Ｑ37で
それぞれ構成されている。
【００２４】
【発明の効果】以上説明したように本発明では、Ｄ／Ａ
コンバータの電流セルが切り換えられても電流出力設定
電圧ＶG1が変動せず、またバイアス回路の消費電流すな
わちＱ7のドレイン電流を低減してもバイアス電圧ＶG2
の変動をおさえることができ、バイアス回路の消費電流
を低減しても、Ｄ／Ａコンバータのセットリングタイム
を悪化させることがない。
コンバータの電流セルが切り換えられても電流出力設定
電圧ＶG1が変動せず、またバイアス回路の消費電流すな
わちＱ7のドレイン電流を低減してもバイアス電圧ＶG2
の変動をおさえることができ、バイアス回路の消費電流
を低減しても、Ｄ／Ａコンバータのセットリングタイム
を悪化させることがない。
【図１】本発明の第１実施例を示す回路図である。
【図２】従来例の回路図である。
【図３】本発明の第２実施例を示す回路図である。
１，１１，１９ 抵抗素子 ２〜１８，３２〜３８ ＭＯＳトランジスタ ２０ 電源 ２１ 接地 ２２ 切換信号 ２３ 切換信号の反転信号 １００ バイアス回路 １１０ 電流セル
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/74 G05F 3/16 H01L 43/08 H03F 3/16
Claims (1)
- 【請求項１】 電流セル型電圧−電流変換回路の電流セ
ルにバイアスを与えるバイアス回路において、各々のゲ
ート電極をドレイン電極に接続した第１導電型第１，第
２，第３，第４，第５のトランジスタと第２導電型第６
トランジスタとを有し、該第６のトランジスタのソース
電極を第１の電源に接続し、第６のトランジスタのドレ
イン電極を第１の抵抗素子を介して第２の電源に接続
し、第２導電型第７のトランジスタのソース電極を第１
の電源に接続し、該第７のトランジスタのゲート電極を
前記第６のトランジスタのゲート電極に接続し、第７の
トランジスタのドレイン電極を前記第１のトランジスタ
のドレイン電極に接続し、第１のトランジスタのソース
電極を前記第２のトランジスタのドレイン電極に接続
し、第２のトランジスタのソース電極を前記第３のトラ
ンジスタのドレイン電極に接続し、第３のトランジスタ
のソース電極を第２の電源に接続し、第１導電型第８の
トランジスタのドレイン電極を第１の電源に接続し、該
第８のトランジスタのゲート電極を前記第１のトランジ
スタのゲート電極に接続し、第８のトランジスタのソー
ス電極を前記第４のトランジスタのドレイン電極に接続
し、第４のトランジスタのソース電極を前記第５のトラ
ンジスタのドレイン電極に接続し、第５のトランジスタ
のソース電極を第２の電源に接続し、前記第８のトラン
ジスタのソース電極の電圧を第１の出力とし、前記第３
のトランジスタのゲート電圧を第２の出力とし、前記第
１の出力で前記電流セルの入力バイアスを設定し、前記
第２の出力で前記電流セルの電流値を定めるバイアスを
与えることを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232293A JP2806654B2 (ja) | 1991-08-20 | 1991-08-20 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232293A JP2806654B2 (ja) | 1991-08-20 | 1991-08-20 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548175A JPH0548175A (ja) | 1993-02-26 |
| JP2806654B2 true JP2806654B2 (ja) | 1998-09-30 |
Family
ID=16936949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232293A Expired - Lifetime JP2806654B2 (ja) | 1991-08-20 | 1991-08-20 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806654B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202621A (ja) * | 1982-05-21 | 1983-11-25 | Hitachi Ltd | Ｄ／ａ変換回路 |
| US4891533A (en) * | 1984-02-17 | 1990-01-02 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
-
1991
- 1991-08-20 JP JP3232293A patent/JP2806654B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548175A (ja) | 1993-02-26 |
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