JPS59212009A - 電流増幅装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 電流ミラーは、入力電流に比例したハイインピーダンス
の出力電流を供給する電流増幅器の一種である。出力電
流は、典型的には高利得を得るための負荷を駆動するた
めに使われる。簡単なミラーは、一般に、単一の入力ト
ランジスタと出力トランジスタの対がらなり、そのゲー
ト電極は１つに結ばれて、入力トランジスタのドレイン
にあたる入力電圧ノードにつながる。双方のトランジス
タのソースは、共に共通な基準電圧ノードに結ばれる。

入力トランジスタのドレイン及びゲートは、安定した基
準電流を供給する電流源に結ばれる。入力トランジスタ
と出力トランジスタのゲートとソースがそれぞれ結ばれ
ているため、対応する出力電流が、出力トランジスタの
導通路に発生する。一般に入力トランジスタと出力トラ
ンジスタは同一であり、電流は本質的に唯一つの利得を
持つ。このようなミラーは、一般に高利得増幅段におけ
る能動負荷を提供するのに使われる。。

現在、ＭＯ８回路の設計において、矛盾する２つの方向
が存在する。１つは、高周波信号に適応できるように、
より短い導通路チャネル長をもつＭＯＳ（金属−酸化物
−シリコン）デバイスへと向かう方向である。他方は、
ワンチップ上の単一の回路に、より多くのデバイスをの
せる目的で電力消費を減らすために、供給電圧をより低
くする方向である。ここに、電流ミラーのデバイスのチ
ャネル長を短くする程、変換コンダクタンスは大きくな
り、一方、その出力コンダクタンスはよりいっそう急峻
にあがるという矛盾が起こる。結果として、電流ミラー
の出力インピーダンスが低くなるため、出力トランジス
タが直列につながった複数のミラーを並べることになる
。

しかしながら、これでは、各出力トランジスタは飽和さ
れるまでバイアスされるために、十分なドレイン−ソー
ス間電圧が必要であるために、出力インピーダンスを上
げるためには、電力供給電圧が大きくなり、すなわち、
オーバーヘッドが大きくなる。

本発明に従えば、電流増幅器は、導通路が相互に直列に
接続されたような導通路と、制御電極を持つ少な（とも
二つの出力トランジスタと、出力トランジスタの導通路
に出力電流を供給する手段と、各々の出力トランジスタ
に関連して各々の入力トランジスタの制御電極が入力電
流路とそれに関連した出力トランジスタの制御電極に結
合された制御電極と導通路を持つ入力電流トランジスタ
を含むバイアス手段と、入力トランジスタの導通路に入
力電流を供給する手段を含んでいる。入力トランジスタ
は、導通路電流が本質的に、飽和状態での動作のために
導通路にそった最小限要求される電圧の平方と、入力ト
ランジスタの物理的形状に関連する定数の積に比例した
デバイスである。そして、少なくとも、入力トランジス
タの１つは、他の入力トランジスタとは異なった形状を
持つ。それによって、導通路に与えられた入力電流のた
めに、それぞれの入力トランジスタは、それぞれに連結
（９） された各出力トランジスタの制御電極に異なったバイア
ス電圧を生成する。

本発明の一実施例において、複合電流ミラーは１、少な
（とも２つの入力と出力のトランジスタの対を持つ。入
力トランジスタは、異なった導通路の形状を持っている
が、別々に等しい電流が与えられる。入力トランジスタ
の形状は、それが出力トランジスタのドレイン−ソース
間電圧ｖＤ８を最適利用するゲートバイアス電圧に帰着
するという意味において、お互いに関連している。ＭＯ
Ｓデバイスを使った二重の対の組み合わせとして、入力
トランジスタの一方は、他方のトランジスタデバイスの
少な（とも約４倍の幅−長さ比Ｗ／Ｌをもつ導通路チャ
ネルを持つ。

最小限必要とするｖＤ８で動作する２つのトランジスタ
を使って、与えられた供給電圧は、出力ノードからより
大きな電圧振動を得ることを可能にする。

本発明については、以後、添付の図を参照（１０） し、例を示して説明する。

まず、第１図を参照すると、電流ミラー１０は、上方に
入力と出力のトランジスタ１２．１４の対を持ち、下方
に入力と出力のトランジスタ１６．１Ｂの対を持つ。ト
ランジスタ１２．１４．１６．１８はすべてエンハンス
メント型のＮチャネルＭＯＳデバイスである。上方のト
ランジスタ１２．１４は、カスコード配置をなすために
、互いに結ばれて、上方の入力トランジスタ１２のトレ
インにつながれたゲートを持つ。下方のトランジスタ１
６．１８は、互いに結ばれて下方のトランジスタ１６の
ドレインにつながれたゲートを持つ。上方の入力トラン
ジスタ１２は、導通路が上方の入力電流源２０と基準ノ
ード２２の間に結ばれていて、一方、下方の入力トラン
ジスタ１６は、導通路が下方の入力電流源２４と基準ノ
ード２２に直列に結ばれる。

出力トランジスタ１４．１８は、それぞれの導通路が基
準ノード２２と、基準ノード２２に関して正である出力
ノードとの間に直列に結ばれる。入力トランジスタ１６
と、出力トランジスタ１４．１８の両方は、本質的にそ
の形状が同様であり、従ってその動作特性も同様である
。特に、同じ導通チャネルの幅−長さ比Ｗ／Ｌを持つ。

しかしながら、上方の入力トランジスタ１２は、（１／
４）Ｗ／Ｌの導通チャネル比を持つ。ＭＯＳトランジス
タの導通チャネルの幅Ｗは、ソース電極とドレイン電極
の有効な物理的幅である。ＭＯＳトランジスタの導通チ
ャネルの長さしは、導通チャネルにそってとられたソー
ス電極とトレイン電極の間の最小の物理的距離である。

後述するように、上方の入力トランジスタ１２の（１／
４）Ｗ／Ｌの形状は、静的状態を上方と下方の出力トラ
ンジスタ１４．１８の両方を、飽和動作状態におくレベ
ルであるゲートノードのバイアス電圧におくことを可能
にする。

電流源２０．２４ば、静的状態で等しい基準電流Ｉｒｅ
ｆ　が入力トランジスタ１２．１６の導通路に流れるよ
うに設計される。ＭＯＳデバイスは°“二乗則パヲ持つ
デバイスであるかも、ドレイン電流は、多項式によって
ゲートソース間電圧に関係づけられる。その式は、実際
上無意味になる次元の項を消去することによって簡単化
ができ、次の゛ようになる。

Ｉ　　ｏｃ　　−（Ｖ　　−Ｖ　　）２（１１Ｄ　　Ｌ
　　ＧＳ　　Ｔ ここで、 ■　は、ドレイン−ソース間電流、もしくは導通路電流 ｗ　／　Ｌは、チャネル幅−長さ比 ■　は、ゲート−ソース間電圧 ＤＳ ■　は、デバイスの閾値電圧 この二乗則の関係は、飽和状態にバイアスされたときの
みＭＯＳデバイスに適用される。

すなわち、以下の式が成立する。

Ｖ　　　）Ｖ−ＶＴ（２） ＤＳ　　　　　　ＧＳ デバイスのゲートソース間電圧Ｖ。ＳがｖＴをこえる分
の値は、そのデバイスのオン電圧■　　と言われる。飽
和状態での動作であるＯＮ かも、この時ｖ　　′：２ｖｏＮである。

ＤＳ 電流源２４かもの基準電流と、トランジスタ１６のｗ　
／　Ｌは、以下の式を形成する。

結果、下方の入力トランジスタ１６のドレインとゲート
における静的状態の電圧は、■。

十ｖ　になる。これを受けて、下方の出カドＮ ランジスタ１８にとっては、この状態のもとでのドレイ
ン−ソース間電圧は”　ＯＮをこえねばならない。上方
のトランジスター２においても同様な過程をおい、■　
＋２ｖｏＮのゲ−ト電圧が導かれる。これを受けて、上
方の出カドランシスター４は、そのドレイン電圧が２ｖ
　をちょうどこえるという条件のもとＯＮ に、飽和状態になる。このように、下方の入力トランジ
スタ１６のＷ／Ｌの形状に対して、上方の入カドランシ
スター２の（１／　４）Ｗ　／　Ｌという形状の特徴に
よって、ミラーのゲートバイアス電圧は、静的状態にお
いて出力トランジスタ１４．１８の双方とも、ちょうど
飽和点であろ■。Ｎで動作できるように決められる。こ
れはきわめて望まれる状態である。なぜなら、その電圧
出力が、二段から一段に終わる変換器（Ｄｏｕｂｌｅ　
−ｔｏ−ｓｉｎｇｌｅ　ｅｎｄｅｄｃｏｎｖｅｒｔｅｒ
　）として、基準電圧ノード２２からの電圧の閾値電圧
Ｖ　Ｔ以内で動作する電圧振動をもつ応用を可能にする
からである。

次に、第２図を参照すると電流ミラー３０は、第１図の
ミラーの修正版であり、同じ数字によって示された対応
する部分を持つ。ミラー３０は４つのトランジスタ１２
．１４．１６．１８に加えて、５番目の下方の入力トラ
ンジスタ１６のドレインと、電流源２４の間につながれ
た等化トランジスタを持つ、下方の人力トランジスタ１
６のゲートはこの等化トランジスタ３２のトレインに結
ばれている。等化トランジスタ３２はゲートを上方の入
力及び出力トランジスタ１２．１４のゲートに結ばれて
いる。このトランジスタにより下方の入力トランジスタ
１６のｖＤ８がトランジスタ１８のＶＤ８と等しくなる
ことが保証され、それにより、本質的には複合電流ミラ
ー３０のオフセット電流は除去される。

次に、第３図を参照すると、ＣＭＯ８（相補型ＭＯ８）
演算増幅器３４ば、本発明の一実施例たる電流ミラーを
持つ。増幅器３４は負の供給電圧ノード３６と、正の供
給電圧ノード３８を持つ。すべてのトランジスタは、エ
ンハンスメント型のＭＯＳデバイスである。

Ｎチャネルの負の差動入力トランジスタ４０とＮチャネ
ルの正の差動入力トランジスタ４２はソースが電流源ト
ランジスタ４４のドレインに結ばれており、トランジス
タ４４はそのソースを負の供給電圧ノード３６に結んで
いる。電流源トランジスタ４４のゲートはバイアス電圧
Ｖｂｉａｓに結ばれている。負の入力トランジスタ４０
のゲートは、反転入力ポート（−）を形成する。正の入
力トランジスタ４２のゲートは非反転入力ポート（＋）
ヲ形成する。正の入力トランジスタ４２のドレインは、
分離トランジスタ４８のソースに結ばれている。Ｐチャ
ネル復号電流ミラーは増幅器３４０入力段として能動負
荷を提供する。

このＰチャネルのミラーは、第１図、第２図のＮチャネ
ルトランジスタのミラー１０．３０のそれと比べた時、
デバイスが反対のチャネル極性であるため、反転された
ような形をとるということを記しておく。Ｐチャネルト
ランジスタ５０．５２はその導通路がここでは基準電圧
ノードに相当する正の供給電圧ノード３Ｂと、分離トラ
ンジスタ４Ｂのドレインの間に、それぞれ直列に結ばれ
ている。トランジスタ５０のゲートはＰチャネル入力ト
ランジスタ５４のゲートにつながれている。入力トラン
ジスタ５４と、Ｐチャネル等化トランジスタ５６と、Ｎ
チャネル分離（アイソレイティング）トランジスタ５８
は第一の入力電流路を形成するために正の供給電圧ノー
ド３８と負の入力トランジスタ４０のドレインの間に、
それぞれ直列に導通路をつないでいる。入カドランジス
タロ０と、Ｎチャネルダイオード結合分離トランジスタ
６２ばその導通路を、第２入力端子路を形成するために
正の供給電圧ノード３８と負の差動入力トランジスタ４
０のドレインの間に、それぞれ直列につないでいる。等
化トランジスタ５６のトレインは、トランジスタ５４．
５０のゲートにつながっている。等化トランジスタ５６
と分離トランジスタ４８．５８．６２のゲートはすべて
、トランジスタ６０．５２のゲートにつながっている。

電流ミラーの出力トランジスタ５２のドレインは増幅器
３４の入力段の出力ノードを形成し、Ｐチャネルの出カ
ドランジスタロ４のゲートと結ばれる。トランジスタ６
４はその導通路なＮチャネルの電流源トランジスタ６６
と共に、それぞれ、正の供給電圧ノード３８と、負の供
給電圧ノード３６の間に直列に結ばれている。キャパシ
タ７０は出カドランジスタロ４のゲートと、相補型レジ
スタ結合ＭＯＳデバイス７２．７４の並列の対の一方の
側との間に結ばれろ。その対の他方の側は出カドランジ
スタロ４．６６のトレインに結ばれる。キャパシタ７０
と抵抗デバイス７２．７４はまとまって周波数補正網を
形成する。出カドランジスタロ４．６６のドレインは増
幅器３４の出力ノードの一部分である。

入力トランジスタ５４と等化トランジスタ５６のＷ／Ｌ
比は同じである。分離トランジスタ４８．５８．６２の
幅−長さ比Ｗ’／Ｌ’はお互いに関連しているが、ミラ
ーのトランジスタ５０．５２．５４．５６．６０のＷ／
′Ｉ。

とは、必ずしも等しくなる必要はない。トランジスタ５
８．６２はバイアス電流を等しく複合ミラーの入力の道
へと分割している。トランジスタ６０はトランジスタ５
４の１／４のＷ　／　Ｌ　ｇもっていて、トランジスタ
５２．５６のバイアスレベルをｖ　の線よりＶＴ＋Ｄ ２　Ｖ　ＯＮだけ低く設定する。トランジスタ５０と５
２は、トランジスタ４０と４２のドレイン電流を通常で
等しくするように、トランジスタ５４の２倍のＷ／Ｌの
大きさとなっている。トランジスタ５０．５４は、飽和
状態の限界のところにバイアスされていて”　ＤＤ−Ｖ
Ｔを拡大するための入力段の高利得の部分を確保してい
る。非常に高められた入力段の電圧利得は単純な第２段
の図と結合させられる。

第１図と第２図の複合電流ミラーの形１０と３０は、無
用な複雑さを除くことによって記述を簡単にするために
唯１つの電流利得をもつように設計された。これらは、
簡単な電流ミラーに適用されるものと類似した知られた
方法によって、たやすく唯１つでない電流利得をもつよ
うに修正されることができる。

理論上では、必要とされる利得に従って与えられた対の
入力と出力のトランジスタの相対（１９〕 的な幅−長さ比を変えることによって実現できる。例え
ば、第３図の増幅器３４の中のミラーはミラー１０と３
０の２倍の利得を持っている。

以上述べた回路のどれも、電力供給と基準電圧ノードの
極性を適宜に切り替えすることによって対応をみせるト
ランジスタにとって、それとは反対なものである導電型
の導通チャネルをもつトランジスタによって実現できる
ことは、熟練した当業者にならば明らかである。さらに
いえばトランジスタは、エンハンスメント型でもデプリ
ーション型でもこの両方の型の結合でもどの場合でもよ
いのである。

本発明は、どのような６二乗則”の成り立つデバイス、
すなわち、導通路電流が、導通路中の多数キャリアの飽
和状態を確立するための導通路の最小電圧Ｖ　の二乗に
比例するＮ デバイスによってでも実現できる。このようなデバイス
には、種々のＦＥＴデバイスがあり、特にＭＯＳトラン
ジスタのような絶縁ゲ（２０） −トＦＥＴデバイスがあげられる。種々の異なったＮチ
ャネルやＰチャネルのＭＯＳデバイスは、エンハンスメ
ント型、デプリーション型にかかわらず、非混合、混合
のどちらの形にでも、本発明の一実施例たる配列をなす
ように形づ（ることかできる。従って、一般に、入力基
準電流が対応する出力電流に比例するように、より大き
な幅−長さ比をもつ入力トランジスタの導通チャネルの
幅−長さ比は、出力トランジスタの導通チャネルの幅−
長さ比に比例する。

以上の例１．２．３においては、電流ミラーの出力トラ
ンジスタは２つだけであったが、希望があり、又出力ト
ランジスタをｖＤ８−Ｖ　にバイアスするような適当な
Ｗ／ＬをもＮ つた入力トランジスタをもつ対応した付加的な入力路に
関連するようであれば、より多（のトランジスタを加え
ることもできる。たとえば、第１図のミラーに加えられ
た第３番めの出力トランジスタは、その導通路を下方の
出力トランジスタ１８のソースと、基準ノード２２０間
につなぐことになる。それに関連した第３番めの入力路
の中の入力トランジスタは、１／９Ｗ／Ｌを持ち、第４
番めの出力トランジスタに関連した入力トランジスタは
］／１６Ｗ／Ｌを持つ、などである。しかしながら、実
際問題としては、３つもしくはそれ以上の出力トランジ
スタの使用は、急速に返報をへらす点に近づいていく。

出力電圧ノードは、出力トランジスタの■。Ｎの合計と
同じ（らいで、供給電圧の近くでだけ振動できる。した
がって、低い供給電圧での動作の利得は、非常に多くの
出力トランジスタを含む組み合わせによって、すぐに妥
協させられるのである。

【図面の簡単な説明】

第１図は本発明の一実施例たる複合電流ミラーの説明的
回路図； 第２図は本発明の一実施例たる別の複合電流ミラーの説
明的回路図； 第３図は、本発明の一実施例たる複合電流ミラーを含ん
だ差動入力段をもつＣ−ＭＯＳ演算増幅器の説明的回路
図である。 〔主要部分の符号の説明〕 特許請求中の名称　　　　　符号 出力トランジスタ　　　　　　　１４．１８５０．５２ 人力トランジスタ　　　　　　　１２．１６５４．６０

Claims (1)

1. 【特許請求の範囲】 １　各々が導電路と制御電極を有する少な（とも２つの
   出力電流トランジスタであって該導電路が互いに直列に
   接続されているものと。 出力電流を該出力トランジスタの導電路に供給する手段
   と。 各出力トランジスタに関連して、導電路と制御電極とを
   有する入力電流トランジスタを有するバイアス電圧手段
   であって、各入力トランジスタの該制御電極が入力電流
   路とこれに関連した出力トランジスタの制御電極とに結
   合されているものと。 入力電流を入力トランジスタの導電路に供給する手段と
   から成り。 前記入力トランジスタはその導電路電流が、飽和モード
   で動作するのに必要な最小限の該導電路の電圧の２乗と
   、該入力トランジスタの物理的形状に関連する定数との
   積に比例するようなデバイスであり、かつ該入力トラン
   ジスタのうちの少なくとも１つは別の入力トランジスタ
   とは異った形状をもっており。 それにより入力トランジスタの導電路に供給される電流
   に対し、前記１つの及び別の入力トランジスタが該入力
   トランジスタにそれぞれ関連する出力トランジスタの制
   御電極上に異ったバイアス電圧を生じせしめることを特
   徴とする。 電流増幅装置。 ２、特許請求の範囲第１項に記載の装置において、その
   入力トランジスタは、ソースとゲートとドレインをもっ
   た電界効果トランジスタであり、その定数は、その導電
   路チャネルの幅の長さに対する比に比例することを特徴
   とする電流増幅装置。 ３　特許請求の範囲第２項に記載の装置において、その
   一方の入力トランジスタは、実質的に、他の入力トラン
   ジスタの導通路チャネルの幅−長さ比の１／４しかない
   導通路チャネルの幅−長さ比を持つことを特徴とする電
   流増幅装置。 ４、特許請求の範囲第２項又は第３項に記載の装置にお
   いて、その供給手段は各々の入力トランジスタの導通路
   チャネル中に、同程度の大きさの入力電流を生成するよ
   うにしたことを特徴とする電流増幅装置。 ５、特許請求の範囲第４項に記載の装置において、その
   出力トランジスタは、ソースとゲートとドレインを持つ
   電界効果トランジスタであることを特徴とする電流増幅
   装置。 ６、特許請求の範囲第５項に記載の装置において、該装
   置はその導電路が、他の入力トランジスタの導電路の一
   方の側と、他の入力トランジスタのゲートが他のトラン
   ジスタの入力電流路につながる点との間につながる付加
   的電界効果トランジスタを含むことを特徴とする電流増
   幅装置。 ７、　特許請求の範囲第６項に記載の装置において、付
   加的トランジスタは、本質的に他の入力トランジスタと
   等しい導電路の幅−長さ比を持つことを特徴とする電流
   増幅装置。 ８、　入力ポートとしてのゲートと特許請求の範囲第３
   項もしくは、その第３項に従属する第４項、第５項、第
   ６項もしくは第７項に記載の電流源装置に結合されたソ
   ースをもった第１と第２の差動入力トランジスタと、導
   通路が付加的トランジスタの導通路と第１差動入カトラ
   ンジスタのドレインとの間に直列につながっている第１
   分離トランジスタと、導通路が一方の入力トランジスタ
   の導通路と第１差動入カトランジスタのトレインとの間
   に直列につながっている第２分離トランジスタと導通路
   が出力トランジスタの導通路と、第２差動入カトランジ
   スタのドレインとの間に直列につながっている第３分離
   トランジスタを含み、その付加的トランジスタと、分離
   トランジスタと、一方の入力トランジスタと、その一方
   の入力トランジスタと関連した出力トランジスタのゲー
   トは、すべて、一つに結ばれて、第２分離トランジスタ
   のドレインに結ばれていて、分離トランジスタのバルク
   領域は、差動入力トランジスタのソースにつながってい
   る電界効果トランジスタ信号変換回路。 ９、特許請求の範囲第８項に記載の回路において、第１
   と第２の分離トランジスタは、本質的に等しい導通路チ
   ャネルの幅−長さ比を持つことを特徴とする電界効果ト
   ランジスタ信号変換回路。 １０、特許請求の範囲第８項又は第９項の記載の回路に
   おいて、出力トランジスタの導通路チャネルの幅−長さ
   比は本質的に等しいことを特徴とする電界効果トランジ
   スタ信号変換回路。 １１、特許請求の範囲第１０項に記載の回路において、
   出力トランジスタの導通路チャネルの幅−長さ比は、本
   質的に他の入力トランジスタのそれの２倍であることを
   特徴とする電界効果トランジスタ信号変換回路。 １２、特許請求の範囲第８項、第９項、第１０項、又は
   第１１項に記載の回路において、一方、および他方の入
   力トランジスタと、出力トランジスタは１つの導通型の
   導通チャネルを持ち、分離トランジスタと差動入力トラ
   ンジスタは、別の導通型の導通チャネルをもつことを特
   徴とする電界効果トランジスタ信号変換回路。 １３゜特許請求の範囲第８項から第１２項に記載の回路
   は、一方の入力トランジスタに関連した出力トランジス
   タのドレインにつながる出力段を含むことを特徴とする
   電界効果トランジスタ信号変換回路。