JP2674890B2 - バイアス回路 - Google Patents
バイアス回路Info
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- JP2674890B2 JP2674890B2 JP6817191A JP6817191A JP2674890B2 JP 2674890 B2 JP2674890 B2 JP 2674890B2 JP 6817191 A JP6817191 A JP 6817191A JP 6817191 A JP6817191 A JP 6817191A JP 2674890 B2 JP2674890 B2 JP 2674890B2
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- bias circuit
- mos transistor
- current
- mos transistors
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Description
【０００１】
【産業上の利用分野】本発明はバイアス回路に関し、特
に電流セル型ＤＡコンバータのセル電流値を決めるバイ
アス回路に関する。
に電流セル型ＤＡコンバータのセル電流値を決めるバイ
アス回路に関する。
【０００２】
【従来の技術】従来のバイアス回路は、図２に示すよう
に、電源１４と接地１５との間に、ＭＯＳトランジスタ
２〜１２と、抵抗１，１３とを備えている。ここで、切
換信号１６は、ＭＯＳトランジスタ４，１０に印加さ
れ、切換信号１７はＭＯＳトランジスタ５，１１に印加
される。
に、電源１４と接地１５との間に、ＭＯＳトランジスタ
２〜１２と、抵抗１，１３とを備えている。ここで、切
換信号１６は、ＭＯＳトランジスタ４，１０に印加さ
れ、切換信号１７はＭＯＳトランジスタ５，１１に印加
される。
【０００３】従来のバイアス回路では、図２に示すよう
に、電源と接地との間に抵抗１とＭＯＳトランジスタ２
とＭＯＳトランジスタ３とを直列に接続し、ＭＯＳトラ
ンジスタ２及びＭＯＳトランジスタ３のゲート電極を各
々のドレイン電極に接続し、かつそれらを出力端子にし
た構成になっている。
に、電源と接地との間に抵抗１とＭＯＳトランジスタ２
とＭＯＳトランジスタ３とを直列に接続し、ＭＯＳトラ
ンジスタ２及びＭＯＳトランジスタ３のゲート電極を各
々のドレイン電極に接続し、かつそれらを出力端子にし
た構成になっている。
【０００４】次に従来のバイアス回路の動作について説
明する。抵抗１の抵抗値（以下Ｒ１と略記），ＭＯＳト
ランジスタ２（以下Ｑ２と略記），ＭＯＳトランジスタ
３（以下Ｑ３と略記）は直列に接続されている為、これ
らの素子は電源電圧を各々のインピーダンスによって分
圧し、Ｑ３のゲート電位ＶG1，Ｑ２のゲート電位Ｖ
G2は、Ｑ３，Ｑ２に流れる電流Ｉに依存し、次式
（１），（２）のようになる。
明する。抵抗１の抵抗値（以下Ｒ１と略記），ＭＯＳト
ランジスタ２（以下Ｑ２と略記），ＭＯＳトランジスタ
３（以下Ｑ３と略記）は直列に接続されている為、これ
らの素子は電源電圧を各々のインピーダンスによって分
圧し、Ｑ３のゲート電位ＶG1，Ｑ２のゲート電位Ｖ
G2は、Ｑ３，Ｑ２に流れる電流Ｉに依存し、次式
（１），（２）のようになる。
【０００５】
【０００６】これらＶG1, ＶG2が、従来回路の出力電圧
であり、前記（１），（２）が示す様に、従来回路の出
力電圧は、Ｑ３，Ｑ２に流れる電流Ｉに依存する。
であり、前記（１），（２）が示す様に、従来回路の出
力電圧は、Ｑ３，Ｑ２に流れる電流Ｉに依存する。
【０００７】
【発明が解決しようとする課題】従来のバイアス回路を
電流セル型ＤＡコンバータのバイアス回路に用いた場合
の問題点を図２を用いて説明する。
電流セル型ＤＡコンバータのバイアス回路に用いた場合
の問題点を図２を用いて説明する。
【０００８】図２において、ＭＯＳトランジスタ４〜１
２（以下Ｑ４〜Ｑ１２と略記）と、抵抗１３とは電流セ
ルを構成し、Ｑ６，Ｑ４，Ｑ５，及びＱ１２，Ｑ１０，
Ｑ１１は切換信号１６及びその反転信号１９によって、
オン，オフを切換えられるが、切換タイミングにおい
て、Ｑ６，Ｑ４，Ｑ５が短い期間ではあるが同時にオン
している期間が有る為、Ｑ６，Ｑ４，Ｑ５を介して接地
に電流が流れる。
２（以下Ｑ４〜Ｑ１２と略記）と、抵抗１３とは電流セ
ルを構成し、Ｑ６，Ｑ４，Ｑ５，及びＱ１２，Ｑ１０，
Ｑ１１は切換信号１６及びその反転信号１９によって、
オン，オフを切換えられるが、切換タイミングにおい
て、Ｑ６，Ｑ４，Ｑ５が短い期間ではあるが同時にオン
している期間が有る為、Ｑ６，Ｑ４，Ｑ５を介して接地
に電流が流れる。
【０００９】これは、Ｑ２の負荷電流となる為、ＶG2は
一時的に低下し、これに伴なってＶG1も一時的に低下す
る。ＶG1は電流セルの電流値を決定するバイアス電圧で
ある為、ＶG1の一時的な低下は電流セルの出力電流即ち
ＤＡコンバータ出力の一時的な低下をまねく。ＶG2, Ｖ
G1は時間の経過とともに定常値に復帰するが、Ｒ１，Ｑ
２，Ｑ３に定常的に流す電流を減らす程、復帰には長い
時間を要し、これに伴なって電流セルの出力電流が定常
値に達するに要する時間も長くなってしまう。
一時的に低下し、これに伴なってＶG1も一時的に低下す
る。ＶG1は電流セルの電流値を決定するバイアス電圧で
ある為、ＶG1の一時的な低下は電流セルの出力電流即ち
ＤＡコンバータ出力の一時的な低下をまねく。ＶG2, Ｖ
G1は時間の経過とともに定常値に復帰するが、Ｒ１，Ｑ
２，Ｑ３に定常的に流す電流を減らす程、復帰には長い
時間を要し、これに伴なって電流セルの出力電流が定常
値に達するに要する時間も長くなってしまう。
【００１０】即ち、バイアス回路の消費電流を低減しよ
うのすると、ＤＡコンバータのセットリングタイムが悪
化する欠点が有った。
うのすると、ＤＡコンバータのセットリングタイムが悪
化する欠点が有った。
【００１１】本発明の目的は、前記欠点を解決し、消費
電流を低減したバイアス回路を提供することにある。
電流を低減したバイアス回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のバイアス回路の
構成は、第１，第２の電源間に、抵抗及び第１乃至第３
のＭＯＳトランジスタの第１の直列体と、第４乃至第６
のＭＯＳトランジスタの第２の直列体とを接続し、前記
第１，第４のＭＯＳトランジスタのゲート電極同士を接
続し、前記第２，第３，第５，第６のＭＯＳトランジス
タのゲート電極とソースまたはドレイン電極とをそれぞ
れ接続し、前記第２，第３のＭＯＳトランジスタの共通
接続点を第１の出力端子となし、前記第４，第５のＭＯ
Ｓトランジスタの共通接続点を第２の出力端子となした
ことを特徴とする。
構成は、第１，第２の電源間に、抵抗及び第１乃至第３
のＭＯＳトランジスタの第１の直列体と、第４乃至第６
のＭＯＳトランジスタの第２の直列体とを接続し、前記
第１，第４のＭＯＳトランジスタのゲート電極同士を接
続し、前記第２，第３，第５，第６のＭＯＳトランジス
タのゲート電極とソースまたはドレイン電極とをそれぞ
れ接続し、前記第２，第３のＭＯＳトランジスタの共通
接続点を第１の出力端子となし、前記第４，第５のＭＯ
Ｓトランジスタの共通接続点を第２の出力端子となした
ことを特徴とする。
【００１３】
【実施例】図１は本発明の一実施例のバイアス回路を示
す回路図である。
す回路図である。
【００１４】図１において、本実施例のバイアス回路
は、電源に抵抗１を介してゲート電極とドレイン電極と
を接続したＭＯＳトランジスタＱ２と、ＭＯＳトランジ
スタＱ２のソース電極にゲート電極とドレイン電極とを
接続したＭＯＳトランジスタＱ３と、ＭＯＳトランジス
タＱ３のソース電極にゲート電極とドレイン電極とを接
続しかつソース電極を接地したＭＯＳトランジスタＱ４
と、ドレイン電極を電源に接続し、ゲート電極をＭＯＳ
トランジスタＱ２のゲート及びドレイン電極に接続した
ＭＯＳトランジスタＱ６と、ＭＯＳトランジスタＱ６の
ソース電極にゲート電極とドレイン電極とを接続したＭ
ＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ５のソ
ース電極にゲート電極とドレイン電極とを接続しかつソ
ース電極を接地したＭＯＳトランジスタＱ７とを備えて
いる。
は、電源に抵抗１を介してゲート電極とドレイン電極と
を接続したＭＯＳトランジスタＱ２と、ＭＯＳトランジ
スタＱ２のソース電極にゲート電極とドレイン電極とを
接続したＭＯＳトランジスタＱ３と、ＭＯＳトランジス
タＱ３のソース電極にゲート電極とドレイン電極とを接
続しかつソース電極を接地したＭＯＳトランジスタＱ４
と、ドレイン電極を電源に接続し、ゲート電極をＭＯＳ
トランジスタＱ２のゲート及びドレイン電極に接続した
ＭＯＳトランジスタＱ６と、ＭＯＳトランジスタＱ６の
ソース電極にゲート電極とドレイン電極とを接続したＭ
ＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ５のソ
ース電極にゲート電極とドレイン電極とを接続しかつソ
ース電極を接地したＭＯＳトランジスタＱ７とを備えて
いる。
【００１５】さらに、ＭＯＳトランジスタＱ６のソース
電極とＭＯＳトランジスタＱ４のゲート電極とを各々バ
イアス電圧出力端子としている。その他の回路部分は、
図２と同様である。
電極とＭＯＳトランジスタＱ４のゲート電極とを各々バ
イアス電圧出力端子としている。その他の回路部分は、
図２と同様である。
【００１６】ＭＯＳトランジスタＱ６は、ソースホロワ
として動作する為、その出力インピーダンスは低く設定
でき、負荷電流による出力電圧変動をおさえる。また、
ＭＯＳトランジスタＱ６のソース電極電位の変動はＭＯ
ＳトランジスタＱ２のゲート電位を変動させぬ為、ＭＯ
ＳトランジスタＱ４のゲート電位即ちバイアス電圧出力
は安定化される。なお、ＭＯＳトランジスタ２〜１６
は、以下Ｑ２〜１６と略記する。
として動作する為、その出力インピーダンスは低く設定
でき、負荷電流による出力電圧変動をおさえる。また、
ＭＯＳトランジスタＱ６のソース電極電位の変動はＭＯ
ＳトランジスタＱ２のゲート電位を変動させぬ為、ＭＯ
ＳトランジスタＱ４のゲート電位即ちバイアス電圧出力
は安定化される。なお、ＭＯＳトランジスタ２〜１６
は、以下Ｑ２〜１６と略記する。
【００１７】抵抗１，Ｑ２〜Ｑ７がバイアス回路を構成
しており、Ｑ６のソース電極電位ＶG2，Ｑ４のゲート電
極電位ＶG1が本バイアス回路の出力電圧である。また図
1 において、ＭＯＳトランジスタＱ８〜Ｑ１６は電流セ
ルを構成している。Ｑ８〜Ｑ１０及びＱ１４〜Ｑ１６が
切換信号によって、オン，オフを切換えられたタイミン
グにおいて、これらが同時にオンする期間があり、ＶG2
出力端子からＱ８〜Ｑ１０及びＱ１４〜Ｑ１６を介して
接地へ電流が流れるが、この時Ｑ６はソースホロワとし
て動作し、その出力インピーダンスｒOUT は、次式とな
る。
しており、Ｑ６のソース電極電位ＶG2，Ｑ４のゲート電
極電位ＶG1が本バイアス回路の出力電圧である。また図
1 において、ＭＯＳトランジスタＱ８〜Ｑ１６は電流セ
ルを構成している。Ｑ８〜Ｑ１０及びＱ１４〜Ｑ１６が
切換信号によって、オン，オフを切換えられたタイミン
グにおいて、これらが同時にオンする期間があり、ＶG2
出力端子からＱ８〜Ｑ１０及びＱ１４〜Ｑ１６を介して
接地へ電流が流れるが、この時Ｑ６はソースホロワとし
て動作し、その出力インピーダンスｒOUT は、次式とな
る。
【００１８】
【００１９】従って、Ｑ６の出力インピーダンスはＱ６
のドレイン電流を増やす事なく、チャネル幅のみを大き
くする事で小さくできる。即ち、ＶG2出力端子からＱ８
〜Ｑ１０及びＱ１４〜Ｑ１６を介して接地へ電流が流れ
る時にＶG2の変動をおさえる事が可能となる。又、この
時、抵抗１，Ｑ４，Ｑ２，Ｑ３の経路は何ら影響を受け
ぬ為、ＶG1は全く変動せず、従来回路の様にＤＡコンバ
ータのセットリングタイムが悪化する事が無い。
のドレイン電流を増やす事なく、チャネル幅のみを大き
くする事で小さくできる。即ち、ＶG2出力端子からＱ８
〜Ｑ１０及びＱ１４〜Ｑ１６を介して接地へ電流が流れ
る時にＶG2の変動をおさえる事が可能となる。又、この
時、抵抗１，Ｑ４，Ｑ２，Ｑ３の経路は何ら影響を受け
ぬ為、ＶG1は全く変動せず、従来回路の様にＤＡコンバ
ータのセットリングタイムが悪化する事が無い。
【００２０】図３は本発明の他の実施例のバイアス回路
を示す回路図である。図２がＮチャネルＭＯＳトランジ
スタを主構成としているのに対して、図３は図２と逆の
ＰチャネルＭＯＳトランジスタで構成した回路である。
本実施例の作用効果は、図１と同様である。
を示す回路図である。図２がＮチャネルＭＯＳトランジ
スタを主構成としているのに対して、図３は図２と逆の
ＰチャネルＭＯＳトランジスタで構成した回路である。
本実施例の作用効果は、図１と同様である。
【００２１】
【発明の効果】以上説明したように、本発明は、特にＤ
Ａコンバータの電流セルが切換えられても電流出力設定
電圧ＶG1が変動せず、またバイアス回路の消費電流例え
ばＭＯＳトランジスタＱ６のドレイン電流を低減しても
バイアス電圧ＶG2の変動をおさえる事ができる為、バイ
アス回路の消費電流を低減しても例えばＤＡコンバータ
のセットリングタイムを悪化させる事がなく、換言すれ
ば動作スピードを維持しつつ低消費電流化をはかれると
いう効果が有る。
Ａコンバータの電流セルが切換えられても電流出力設定
電圧ＶG1が変動せず、またバイアス回路の消費電流例え
ばＭＯＳトランジスタＱ６のドレイン電流を低減しても
バイアス電圧ＶG2の変動をおさえる事ができる為、バイ
アス回路の消費電流を低減しても例えばＤＡコンバータ
のセットリングタイムを悪化させる事がなく、換言すれ
ば動作スピードを維持しつつ低消費電流化をはかれると
いう効果が有る。
【図１】本発明の一実施例のバイアス回路を示す回路図
である。
である。
【図２】従来のバイアス回路を示す回路図である。
【図３】本発明の他の実施例のバイアス回路を示す回路
図である。
図である。
１，１７ 抵抗素子 ２〜１６ ＭＯＳトランジスタ １８ 電源 １９ 接地 ２０ 切換信号 ２１ 切換信号の反転信号
Claims (1)
- 【請求項１】 第１，第２の電源間に、抵抗及び第１乃
至第３のＭＯＳトランジスタの第１の直列体と、第４乃
至第６のＭＯＳトランジスタの第２の直列体とを接続
し、前記第１，第４のＭＯＳトランジスタのゲート電極
同士を接続し、前記第２，第３，第５，第６のＭＯＳト
ランジスタのゲート電極とソースまたはドレイン電極と
をそれぞれ接続し、前記第２，第３のＭＯＳトランジス
タの共通接続点を第１の出力端子となし、前記第４，第
５のＭＯＳトランジスタの共通接続点を第２の出力端子
となしたことを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6817191A JP2674890B2 (ja) | 1991-04-01 | 1991-04-01 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6817191A JP2674890B2 (ja) | 1991-04-01 | 1991-04-01 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304028A JPH04304028A (ja) | 1992-10-27 |
| JP2674890B2 true JP2674890B2 (ja) | 1997-11-12 |
Family
ID=13366060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6817191A Expired - Lifetime JP2674890B2 (ja) | 1991-04-01 | 1991-04-01 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674890B2 (ja) |
-
1991
- 1991-04-01 JP JP6817191A patent/JP2674890B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304028A (ja) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970617 |