JPS61157106A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPS61157106A JPS61157106A JP60283209A JP28320985A JPS61157106A JP S61157106 A JPS61157106 A JP S61157106A JP 60283209 A JP60283209 A JP 60283209A JP 28320985 A JP28320985 A JP 28320985A JP S61157106 A JPS61157106 A JP S61157106A
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- 239000003990 capacitor Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は定バイアス回路、さらに具体的には電界効果ト
ランジスタ（ＦＥＴ）を使用した演算増幅器に関する。
ランジスタ（ＦＥＴ）を使用した演算増幅器に関する。
Ｂ、開示の概要
本発明に従い、定バイアス回路が与えられ、これがない
場合は浮遊電位レベルにある、２つの回路の接続点間に
一定の電位差を保持する。本発明のバイアス回路は上記
回路の接続点間に接続した直列の相補トランジスタ（Ｔ
５′及びＴ６′）より成る。各トランジスタのゲート電
極は夫々反対極性の電圧源（＋５ｖ及び−５Ｖ）に接続
されている。
場合は浮遊電位レベルにある、２つの回路の接続点間に
一定の電位差を保持する。本発明のバイアス回路は上記
回路の接続点間に接続した直列の相補トランジスタ（Ｔ
５′及びＴ６′）より成る。各トランジスタのゲート電
極は夫々反対極性の電圧源（＋５ｖ及び−５Ｖ）に接続
されている。
Ｃ０従来技術
通常の動作条件で浮遊電圧になりがちな２つの回路点間
に予め定まった一定の電位差を保持する必要がある回路
は多い、説明を簡単にするために、本発明は演算増幅器
回路に適用されるものとして説明される。
に予め定まった一定の電位差を保持する必要がある回路
は多い、説明を簡単にするために、本発明は演算増幅器
回路に適用されるものとして説明される。
演算増幅器は最も普通に使用されているアナログ型の回
路の一つである。従って、この種の回路の改良は特にそ
の改良が集積技術と一致する場合には望ましいものであ
る。
路の一つである。従って、この種の回路の改良は特にそ
の改良が集積技術と一致する場合には望ましいものであ
る。
多くのＦＥＴ演算増幅器は一つもしくはいくつかの駆動
段を介して出力段を駆動する様にロードされた差動入力
段を含む。
段を介して出力段を駆動する様にロードされた差動入力
段を含む。
演算増幅器の出力段は通常、ブツシュ・プル・モードで
動作する一対の電界効果トランジスタで形成されている
にの出力段の応答の線形性は出力トランジスタの相対バ
イアスを適切に調節する事によって達成されている。換
言すれば、独立に浮遊電圧レベルにあった２つの出力Ｆ
ＥＴトランジスタのゲート間に比較的一定の電位差を与
える事によって出力信号の歪が避けられる。一定電位差
を与える回路の一つは１９８３年２月刊ＩＥＥＥジャー
ナル・オフ・ソリッド・ステート・サーキット（Ｉ Ｅ
Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔ
ａｔｅＣｉｒｃｕｉｔｓ）第５Ｃ−１８巻、第１号第１
２１−１２７頁に開示されている。この方法によれば抵
抗器として働くトランジスタが出力トランジスタのゲー
ト間に挿入されて、増幅器の動作中に上述の電位差が発
生されている。このトランジスタはバイアス素子として
働き、これによって出力ゲートの接続点の各々が電圧源
間の略全範囲にわたって駆動出来る様になる。しかしな
がら、この様な解決法はいくつかの欠点がある。例えば
回路の特性が制御されるべき浮遊電圧と共に変化する。
動作する一対の電界効果トランジスタで形成されている
にの出力段の応答の線形性は出力トランジスタの相対バ
イアスを適切に調節する事によって達成されている。換
言すれば、独立に浮遊電圧レベルにあった２つの出力Ｆ
ＥＴトランジスタのゲート間に比較的一定の電位差を与
える事によって出力信号の歪が避けられる。一定電位差
を与える回路の一つは１９８３年２月刊ＩＥＥＥジャー
ナル・オフ・ソリッド・ステート・サーキット（Ｉ Ｅ
Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔ
ａｔｅＣｉｒｃｕｉｔｓ）第５Ｃ−１８巻、第１号第１
２１−１２７頁に開示されている。この方法によれば抵
抗器として働くトランジスタが出力トランジスタのゲー
ト間に挿入されて、増幅器の動作中に上述の電位差が発
生されている。このトランジスタはバイアス素子として
働き、これによって出力ゲートの接続点の各々が電圧源
間の略全範囲にわたって駆動出来る様になる。しかしな
がら、この様な解決法はいくつかの欠点がある。例えば
回路の特性が制御されるべき浮遊電圧と共に変化する。
さらにトランジスタは現在の技術では不可能な程長くな
くではならず、高い精度を与えることは出来ない。
くではならず、高い精度を与えることは出来ない。
Ｄ１発明が解決しようとする問題点
本発明の目的は１反対にバイアスされる直列の相補トラ
ンジスタを２つの回路接続点間に挿入して、挿入しない
時は浮遊電位レベルにある接続点間に制御可能な一定の
電位差を与える定バイアス回路を与える事にある。
ンジスタを２つの回路接続点間に挿入して、挿入しない
時は浮遊電位レベルにある接続点間に制御可能な一定の
電位差を与える定バイアス回路を与える事にある。
Ｅ１問題点を解決するための手段
本発明の目的は出力トランジスタのゲート間に接続され
る直列相補トランジスタを含む回路によって演算増幅器
の出力段をバイアスし、全動作範囲にわたって上記ゲー
ト間に一定の電位差を与える事によって達成される。
る直列相補トランジスタを含む回路によって演算増幅器
の出力段をバイアスし、全動作範囲にわたって上記ゲー
ト間に一定の電位差を与える事によって達成される。
Ｆ、実施例
第１Ａ図には本発明のバイアス回路を含むブツシュ・プ
ル増幅器が示されている。このブツシュ・プル出力回路
は夫々ｐ型及びｎ型の電界効果トランジスタ（ＦＥＴ）
Ｔｌ’及びＴ２’より形成される。トランジスタＴｌ’
及びＴ２’のソース電極（Ｓ）は夫々電源ｖ十及びＶ−
に接続され、ドレイン電極（Ｄ）は抵抗性の負荷インピ
ーダンスＲによって接地されている。
ル増幅器が示されている。このブツシュ・プル出力回路
は夫々ｐ型及びｎ型の電界効果トランジスタ（ＦＥＴ）
Ｔｌ’及びＴ２’より形成される。トランジスタＴｌ’
及びＴ２’のソース電極（Ｓ）は夫々電源ｖ十及びＶ−
に接続され、ドレイン電極（Ｄ）は抵抗性の負荷インピ
ーダンスＲによって接地されている。
Ｔｌ’及びＴ２’のゲート電極（Ｇ）はｐ型ＦＥＴであ
るＴ３’及びＴ４’ を含む駆動段によって駆動される
。各Ｔ３’及びＴ４’は電流シンク１１もしくは工２に
接続されている。
るＴ３’及びＴ４’ を含む駆動段によって駆動される
。各Ｔ３’及びＴ４’は電流シンク１１もしくは工２に
接続されている。
入力信号ＶｉｎがトランジスタＴ３’及びＴ４’のゲー
トに印加される。上記入力信号が増加すると、接続点Ａ
及びＢの電圧は減少する。Ａ及びＢの電位は浮遊してい
て、これ等はトランジスタＴ３′及びＴ４’のドレイン
−ソース電流（Ｉ ｄ ｓ）対電圧（Ｖｄｓ）特性に従
って変化する。この特性は線形ではない、換言すれば、
接続点Ａ及びＢ上の電位は上記ｒｄｓ−Ｖｄｓ特性（第
１Ｂ図参照）の飽和領域を離れる事がある。これによっ
てブツシュ・プル・トランジスタの両方が一緒にオンも
しくはオフに強制される。これは明らかにブツシュ・プ
ル動作条件を満足しない。
トに印加される。上記入力信号が増加すると、接続点Ａ
及びＢの電圧は減少する。Ａ及びＢの電位は浮遊してい
て、これ等はトランジスタＴ３′及びＴ４’のドレイン
−ソース電流（Ｉ ｄ ｓ）対電圧（Ｖｄｓ）特性に従
って変化する。この特性は線形ではない、換言すれば、
接続点Ａ及びＢ上の電位は上記ｒｄｓ−Ｖｄｓ特性（第
１Ｂ図参照）の飽和領域を離れる事がある。これによっ
てブツシュ・プル・トランジスタの両方が一緒にオンも
しくはオフに強制される。これは明らかにブツシュ・プ
ル動作条件を満足しない。
この欠点を避けるために、接続点Ａ及びＢの電位を強制
して、互に異なる様に保持しなければならない。この目
的は接続点Ａ及びＢ間に抵抗を挿入する事によって達成
される。しかしながら、この方法も又欠点がある。
して、互に異なる様に保持しなければならない。この目
的は接続点Ａ及びＢ間に抵抗を挿入する事によって達成
される。しかしながら、この方法も又欠点がある。
代換方法として、接続点Ａ及びＢ間に一個のトランジス
タを挿入する事が出来る。しかしながら、通常の動作条
件の下では、この解決法はすでに説明され、及び第２図
に関して後に説明される理由で避けなければならない。
タを挿入する事が出来る。しかしながら、通常の動作条
件の下では、この解決法はすでに説明され、及び第２図
に関して後に説明される理由で避けなければならない。
最後に、本発明の解決法は入力電極が反対極性の電圧に
接続され、接続点Ａ及びＢ間に挿入される相補ＦＥＴ装
置の対称配列であるという点で優れている。
接続され、接続点Ａ及びＢ間に挿入される相補ＦＥＴ装
置の対称配列であるという点で優れている。
第１Ａ図に示された最も簡単な回路は一対の直列に接続
されたＦＥＴであるＴ５’及びＴ６’ を含む。Ｔ５’
及びＴ６’のソース電極はＦＥＴＴｌ’及びＴ２’のゲ
ート電極に夫々接続され、ゲート電極はＶ−及びＶ＋、
すなわち反対極性の一定電圧に夫々接続される。ＦＥＴ
Ｔ５’及びＴ６’は夫々Ｐチャンネル及びｎチャン
ネル型のＦＥＴである。Ｔ５’及びＴ６’の構造上の配
列は両トランジスタがそのＩｄｓ−Ｖｄｓ特性の線形部
分で動作する様に選択されている。接続点Ａ及びＢの電
位が増大すると、トランジスタＴ５’のＶｇｓは増大す
るが、Ｔ６’のＶｇｓは減少する。従ってＴ５’のドレ
イン−ソース抵抗は減少するが、Ｔ６’ のドレイン−
ソース抵抗は増大して全体的な抵抗値が自動的に補償さ
れる。トランジスタＴｌ’及びＴ２’のゲートのバイア
ス電圧が一定に保持され、接続点Ａ及びＢ間のインピー
ダンスは常に同一である。出力の利得は一定でトランジ
スタＴｌ’及びＴ２’の出力の利得は略等しい。これに
よって歪及びオフセット制御の要件が満足される。トラ
ンジスタＴ６’及びＴ５’の電流は■＋からＴ４’及び
工１シンクを通ってＶ−に流れる。トランジスタＴｌ’
及びＴ２’ をゲートをバイアスする回路が与えられる
と、Ｔｌ’及びＴ２’のＶｇｓは低くなる。従って出力
装置の寸法及び消費電力は負荷の駆動能力に関連して小
さく保持される。トランジスタＴ５’ −Ｔ６’を通っ
て強制的に流されるバイアス電流を選択する事によって
トランジスタＴｌ’及びＴ２’中の静止電流は小さくな
り、かなり安定する６接続点Ｂ上の電圧が上昇すると、
接続点Ａ上の電圧も上−昇し、Ｖｇｓｌ（Ｔｌのゲート
−ソース電圧）が減少してＶ ｇ ｓ ２は増大する。
されたＦＥＴであるＴ５’及びＴ６’ を含む。Ｔ５’
及びＴ６’のソース電極はＦＥＴＴｌ’及びＴ２’のゲ
ート電極に夫々接続され、ゲート電極はＶ−及びＶ＋、
すなわち反対極性の一定電圧に夫々接続される。ＦＥＴ
Ｔ５’及びＴ６’は夫々Ｐチャンネル及びｎチャン
ネル型のＦＥＴである。Ｔ５’及びＴ６’の構造上の配
列は両トランジスタがそのＩｄｓ−Ｖｄｓ特性の線形部
分で動作する様に選択されている。接続点Ａ及びＢの電
位が増大すると、トランジスタＴ５’のＶｇｓは増大す
るが、Ｔ６’のＶｇｓは減少する。従ってＴ５’のドレ
イン−ソース抵抗は減少するが、Ｔ６’ のドレイン−
ソース抵抗は増大して全体的な抵抗値が自動的に補償さ
れる。トランジスタＴｌ’及びＴ２’のゲートのバイア
ス電圧が一定に保持され、接続点Ａ及びＢ間のインピー
ダンスは常に同一である。出力の利得は一定でトランジ
スタＴｌ’及びＴ２’の出力の利得は略等しい。これに
よって歪及びオフセット制御の要件が満足される。トラ
ンジスタＴ６’及びＴ５’の電流は■＋からＴ４’及び
工１シンクを通ってＶ−に流れる。トランジスタＴｌ’
及びＴ２’ をゲートをバイアスする回路が与えられる
と、Ｔｌ’及びＴ２’のＶｇｓは低くなる。従って出力
装置の寸法及び消費電力は負荷の駆動能力に関連して小
さく保持される。トランジスタＴ５’ −Ｔ６’を通っ
て強制的に流されるバイアス電流を選択する事によって
トランジスタＴｌ’及びＴ２’中の静止電流は小さくな
り、かなり安定する６接続点Ｂ上の電圧が上昇すると、
接続点Ａ上の電圧も上−昇し、Ｖｇｓｌ（Ｔｌのゲート
−ソース電圧）が減少してＶ ｇ ｓ ２は増大する。
従ってトランジスタＴｌ’はオフに転じ、電流はアース
から負荷及びＴ２’ を通って最低の電圧源（−５ボル
ト）に流れる。接続点Ｂの電圧が減少すると、Ｔ２′が
オフに転じ、電流は最大の電圧源（＋５Ｖ）からＴｌ’
及び負荷を通ってアースに流れる。
から負荷及びＴ２’ を通って最低の電圧源（−５ボル
ト）に流れる。接続点Ｂの電圧が減少すると、Ｔ２′が
オフに転じ、電流は最大の電圧源（＋５Ｖ）からＴｌ’
及び負荷を通ってアースに流れる。
本発明を組込んだ回路の好ましい実施例が第２図に示さ
れている。図中にはＣＭＯ８演算増幅器が示されている
。
れている。図中にはＣＭＯ８演算増幅器が示されている
。
バイアス電流回路網は３つのＰチャンネル・トランジス
タ（Ｔ７−Ｔ８−Ｔ９）及び２つのｎチャンネル・１ヘ
ランジスタ（Ｔ５−Ｔ６）から形成される。トランジス
タＴ６、Ｔ７、Ｔ８及びＴ９はドレイン−ゲート路を短
絡する事によってダイオードに接続される。この結果こ
れ等のトランジスタは飽和領域で動作する６ トランジ
スタの寸法は回路網中に予定の電流（例えば１８マイク
ロ−アンペア）を流す様に選択しなければならない。
タ（Ｔ７−Ｔ８−Ｔ９）及び２つのｎチャンネル・１ヘ
ランジスタ（Ｔ５−Ｔ６）から形成される。トランジス
タＴ６、Ｔ７、Ｔ８及びＴ９はドレイン−ゲート路を短
絡する事によってダイオードに接続される。この結果こ
れ等のトランジスタは飽和領域で動作する６ トランジ
スタの寸法は回路網中に予定の電流（例えば１８マイク
ロ−アンペア）を流す様に選択しなければならない。
Ｔ７−Ｔ８−Ｔ９は一個の長いトランジスタによって置
換える事が出来る。単一のトランジスタが使用される時
には、Ｖｇｓ（ゲート−ソース電圧）によって必要な電
流を保持するためには、はるかに長いチャンネルもしく
は、はるかに狭いチャンネルを必要とする。
換える事が出来る。単一のトランジスタが使用される時
には、Ｖｇｓ（ゲート−ソース電圧）によって必要な電
流を保持するためには、はるかに長いチャンネルもしく
は、はるかに狭いチャンネルを必要とする。
４つのトランジスタを使用すると、単一の装置を使用し
た場合の様に、ドレイン−ソース電圧が高くなり過ぎる
のが防止される。４つのトランジスタを使用すると、接
続点３．４及び５に異なる電圧が得られる。これ等の電
圧接続点は回路の他の段に極性を与えるのに使用される
。
た場合の様に、ドレイン−ソース電圧が高くなり過ぎる
のが防止される。４つのトランジスタを使用すると、接
続点３．４及び５に異なる電圧が得られる。これ等の電
圧接続点は回路の他の段に極性を与えるのに使用される
。
Ｔ５−Ｔ６は電流ミラーとしての働きを有する。
これ等の２つのトランジスタは同じであり、従って同じ
電流を与える。
電流を与える。
差動入力段は単一の出力に関して非対称の段になる様に
配列されたトランジスタＴ１．Ｔ２、Ｔ３及びＴ４を含
む。入力トランジスタＴ１及びＴ２はｎチャンネル型で
ある。負荷トランジスタＴ３及びＴ４はｐチャンネル型
である。接続点６及び１の電圧は略同じであり、大きな
信号のスイングを与える様に選択されている。この接続
点の電圧はＴ３の寸法及び所望の電流によって決定され
る。
配列されたトランジスタＴ１．Ｔ２、Ｔ３及びＴ４を含
む。入力トランジスタＴ１及びＴ２はｎチャンネル型で
ある。負荷トランジスタＴ３及びＴ４はｐチャンネル型
である。接続点６及び１の電圧は略同じであり、大きな
信号のスイングを与える様に選択されている。この接続
点の電圧はＴ３の寸法及び所望の電流によって決定され
る。
駆動段はトランジスタＴｌ０１Ｔｌｌ、Ｔ１２、Ｔ１３
、Ｔ１６及びＴ１７を含む。トランジスタＴ１０−Ｔｌ
ｌ及びＴ１２−Ｔ１３は２つの別個６段として働き、ｐ
−及びｎ−チャンネル出力装置を駆動する。ｎチャンネ
ル・トランジスタＴ１０及びＴ１２のゲートは接続点３
に接続されている。この接続点３の電圧並びにＴｌ０−
Ｔ１２の寸法がＴ１０−Ｔｌｌ及びＴ１２−Ｔ１３の反
転回路中の電流値を決定する。この電流は十分高くて装
置のキャパシタを急速に充電し、応答時間を減少する。
、Ｔ１６及びＴ１７を含む。トランジスタＴ１０−Ｔｌ
ｌ及びＴ１２−Ｔ１３は２つの別個６段として働き、ｐ
−及びｎ−チャンネル出力装置を駆動する。ｎチャンネ
ル・トランジスタＴ１０及びＴ１２のゲートは接続点３
に接続されている。この接続点３の電圧並びにＴｌ０−
Ｔ１２の寸法がＴ１０−Ｔｌｌ及びＴ１２−Ｔ１３の反
転回路中の電流値を決定する。この電流は十分高くて装
置のキャパシタを急速に充電し、応答時間を減少する。
Ｔｌｌ及びＴ１３のゲートは差動段の出力電圧によって
対称的に駆動される。もし接続点６の電圧が増大すると
、接続点７及び８の電圧が減少する。ＴＩＯ，Ｔｌｌ、
Ｔ１２及びＴ１３が共通のソースに接続されていると仮
定すると、接続点７及び８上の電位は一定せず、ドレイ
ン−ソース電流対ドレイン−ソース電圧（Ｉ ｄ ５−
Ｖｄ ｓ）特性の線形領域にシフトする事がある。これ
によって接続点７及び８の電圧は出力トランジスタＴ１
４及びＴ１５の両方を同じ導通状態もしくは非導通状態
へ強制するが、この様な状態は避けなければならない、
換言すれば、例えば両トランジスタが同時に導通してい
るものとすると、出力信号中には歪及びオフセット電圧
が現われる。第１図を参照して説明した様にこの様な動
作状態が生ずるのを防止するために、接続点７及び８間
に定電位差発生回路が挿入される。この回路は直列に接
続した相補型のＦＥＴトランジスタを含む様に形成され
る。この回路の好ましい実施例は第１図を参照して説明
された原理に従って、２つのトランジスタ即ちＴ１６−
Ｔ１７で形成される。
対称的に駆動される。もし接続点６の電圧が増大すると
、接続点７及び８の電圧が減少する。ＴＩＯ，Ｔｌｌ、
Ｔ１２及びＴ１３が共通のソースに接続されていると仮
定すると、接続点７及び８上の電位は一定せず、ドレイ
ン−ソース電流対ドレイン−ソース電圧（Ｉ ｄ ５−
Ｖｄ ｓ）特性の線形領域にシフトする事がある。これ
によって接続点７及び８の電圧は出力トランジスタＴ１
４及びＴ１５の両方を同じ導通状態もしくは非導通状態
へ強制するが、この様な状態は避けなければならない、
換言すれば、例えば両トランジスタが同時に導通してい
るものとすると、出力信号中には歪及びオフセット電圧
が現われる。第１図を参照して説明した様にこの様な動
作状態が生ずるのを防止するために、接続点７及び８間
に定電位差発生回路が挿入される。この回路は直列に接
続した相補型のＦＥＴトランジスタを含む様に形成され
る。この回路の好ましい実施例は第１図を参照して説明
された原理に従って、２つのトランジスタ即ちＴ１６−
Ｔ１７で形成される。
この様な回路を使用すると、接続点６の電圧が変化する
時は、接続点７及び８上の電圧が対称的に変化する。さ
らに接続点７及び８間に一定の電圧降下を与える事によ
って、出力トランジスタＴ１４及びＴ１５のゲート−ソ
ース電圧を一定にする事が出来る。
時は、接続点７及び８上の電圧が対称的に変化する。さ
らに接続点７及び８間に一定の電圧降下を与える事によ
って、出力トランジスタＴ１４及びＴ１５のゲート−ソ
ース電圧を一定にする事が出来る。
図示されている電源（＋５ｖ及び−５Ｖ）の場合、接続
点７及び８間の電圧降下は約５．５ボルトである。トラ
ンジスタＴ１６−７１７の経路中に約１３マイクロアン
ペアの電流を流すと仮定すると、単一のトランジスタで
所望の電圧降下を保持する事はいくつかの理由で不可能
である。例えばドレイン−ソース電圧（Ｖｄｓ）が５．
５ボルトの場合、単一のトランジスタが飽和領域で動作
するが、この事はそのドレイン−ソース抵抗が約１０メ
ガオームもしくはそれ以上である事を意味する。現在の
技術は、この抵抗値は実現不可能であり、接続点７及び
８に適切なバイアス電圧を与える事は出来ない、トラン
ジスタが飽和領域で動作するのを防止するためには、か
なり高いゲート−ソース電圧（Ｖｇｓ）でバイアスしな
ければならない、現在の集積回路技術では、トランジス
タ装置はこの様な高いＶ ｇ ｓの下で低い所望の静止
電流を保持するには、良くて細過ぎる。さらに、このト
ランジスタのゲートはＮチャンネル装置の場合には、一
定の電圧１例えば＋５ｖに接続されている。この様なバ
イアスでは、ゲート−ソース電圧（Ｖｇｓ）は接続点７
（トランジスタの型に依存して接続点８）に従って変化
する。この事は節点７及び８の電位が変化する時はドレ
イン−ソース抵抗が一定に保持されない事を意味する。
点７及び８間の電圧降下は約５．５ボルトである。トラ
ンジスタＴ１６−７１７の経路中に約１３マイクロアン
ペアの電流を流すと仮定すると、単一のトランジスタで
所望の電圧降下を保持する事はいくつかの理由で不可能
である。例えばドレイン−ソース電圧（Ｖｄｓ）が５．
５ボルトの場合、単一のトランジスタが飽和領域で動作
するが、この事はそのドレイン−ソース抵抗が約１０メ
ガオームもしくはそれ以上である事を意味する。現在の
技術は、この抵抗値は実現不可能であり、接続点７及び
８に適切なバイアス電圧を与える事は出来ない、トラン
ジスタが飽和領域で動作するのを防止するためには、か
なり高いゲート−ソース電圧（Ｖｇｓ）でバイアスしな
ければならない、現在の集積回路技術では、トランジス
タ装置はこの様な高いＶ ｇ ｓの下で低い所望の静止
電流を保持するには、良くて細過ぎる。さらに、このト
ランジスタのゲートはＮチャンネル装置の場合には、一
定の電圧１例えば＋５ｖに接続されている。この様なバ
イアスでは、ゲート−ソース電圧（Ｖｇｓ）は接続点７
（トランジスタの型に依存して接続点８）に従って変化
する。この事は節点７及び８の電位が変化する時はドレ
イン−ソース抵抗が一定に保持されない事を意味する。
従って、Ｔ１４及びＴ１５のゲートのバイアスは入力信
号と共に変化して、歪み及びオフセット条件を生ずる。
号と共に変化して、歪み及びオフセット条件を生ずる。
本発明の回路は直列接続の相補的ＦＥＴトランジスタを
使用して、上述の欠点を克服する。例えば、本発明の回
路は、２つのトランジスタ装置Ｔ１６及びＴ１７を含む
様に形成される６Ｔ１６はｎチャンネル型でＴ１７はｐ
チャンネル型である。
使用して、上述の欠点を克服する。例えば、本発明の回
路は、２つのトランジスタ装置Ｔ１６及びＴ１７を含む
様に形成される６Ｔ１６はｎチャンネル型でＴ１７はｐ
チャンネル型である。
これ等のトランジスタは夫々＋５ｖ及び−５ｖに接続さ
れている。各トランジスタのドレイン及びソース電圧は
約（Ｖ （８） −Ｖ （７） ） ＝＝５．５／２＝
２．７５Ｖである。但しＴ１６及びＴ１７は接続点１０
、即ちＴ１６及びＴ１７間の接続点にＯｖを生ずる様に
設計されている。この様な設計ではＴ１６及びＴ１７は
Ｉｄｓ−Ｖｄｓ特性の線形領域で動作し約４２５にオー
ムの等価抵抗を与える。 。
れている。各トランジスタのドレイン及びソース電圧は
約（Ｖ （８） −Ｖ （７） ） ＝＝５．５／２＝
２．７５Ｖである。但しＴ１６及びＴ１７は接続点１０
、即ちＴ１６及びＴ１７間の接続点にＯｖを生ずる様に
設計されている。この様な設計ではＴ１６及びＴ１７は
Ｉｄｓ−Ｖｄｓ特性の線形領域で動作し約４２５にオー
ムの等価抵抗を与える。 。
コンデンサＣ３、Ｃ４及びＣ５並びにトランジスタＴ２
０、Ｔ２１及びＴ２２を含む第２のフィードバック回路
が付加されて、コンデンサＣ１、Ｃ２及びトランジスタ
Ｔ２３を含む単一回路に与えられる位相のマージンの限
界が増大される。この単一回路だけを使用した場合には
、利得１を得る様に接続した演算増幅器は発振する惧れ
がある。
０、Ｔ２１及びＴ２２を含む第２のフィードバック回路
が付加されて、コンデンサＣ１、Ｃ２及びトランジスタ
Ｔ２３を含む単一回路に与えられる位相のマージンの限
界が増大される。この単一回路だけを使用した場合には
、利得１を得る様に接続した演算増幅器は発振する惧れ
がある。
Ｔ２０−Ｔ２１は利得１のソース追従段であり、高周波
では信号が接続点６から接続点１０に直接流九ない、コ
ンデンサＣ４はソース追従段の出力電圧による差動段の
出力（接続点６）の電圧シフトを防止する。この様な補
償回路でも位相のマージンは改善されるけれども、高周
波では位相のマ−ジンは下ることになろう。この様な状
況はソース追従出力電圧による差動段の出力（接続点６
）の電圧のシフトを防止するコンデンサＣ４を挿入する
事によって避けられる。
では信号が接続点６から接続点１０に直接流九ない、コ
ンデンサＣ４はソース追従段の出力電圧による差動段の
出力（接続点６）の電圧シフトを防止する。この様な補
償回路でも位相のマージンは改善されるけれども、高周
波では位相のマ−ジンは下ることになろう。この様な状
況はソース追従出力電圧による差動段の出力（接続点６
）の電圧のシフトを防止するコンデンサＣ４を挿入する
事によって避けられる。
Ｇ。発明の効果
以上のように１本発明によれば、回路の２つの接続点間
に反対にバイアスされる直列の相補トランジスタを挿入
する事によって接続点間に一定の電位差を与える定バイ
アス回路が与えられる。
に反対にバイアスされる直列の相補トランジスタを挿入
する事によって接続点間に一定の電位差を与える定バイ
アス回路が与えられる。
第１Ａ図は本発明の回路の一実施例を示した概略図であ
る。第１Ｂ図は本発明の回路の駆動段のトランジスタの
ドレイン−ソース電流対電圧の特性を示した図である。 第２図は本発明の回路を組込んだ演算増幅器の概略図で
ある。 Ｔｌ’ 、Ｔ２’ 、Ｔ３’ 、Ｔ４’ 、Ｔ５’ 、
Ｔ６′・・・・電界効果トランジスタ、１１、Ｉ２・・
・・電流シンク。
る。第１Ｂ図は本発明の回路の駆動段のトランジスタの
ドレイン−ソース電流対電圧の特性を示した図である。 第２図は本発明の回路を組込んだ演算増幅器の概略図で
ある。 Ｔｌ’ 、Ｔ２’ 、Ｔ３’ 、Ｔ４’ 、Ｔ５’ 、
Ｔ６′・・・・電界効果トランジスタ、１１、Ｉ２・・
・・電流シンク。
Claims (1)
- 【特許請求の範囲】 各々独立に浮遊電圧レベルにある２つの回路接続点間に
一定の電位差を保持するために、 上記接続点間に接続された少なく共２個の直列に接続し
た相補トランジスタ・デバイスを有する対称回路を含み
、各トランジスタの入力電極が反対極性の電圧源に接続
されている事を特徴とする、定バイアス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84430047.5 | 1984-12-28 | ||
| EP84430047A EP0189489B1 (en) | 1984-12-28 | 1984-12-28 | Constant biasing circuit and operational amplifier using said circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61157106A true JPS61157106A (ja) | 1986-07-16 |
| JPH0618293B2 JPH0618293B2 (ja) | 1994-03-09 |
Family
ID=8192958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283209A Expired - Lifetime JPH0618293B2 (ja) | 1984-12-28 | 1985-12-18 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4656435A (ja) |
| EP (1) | EP0189489B1 (ja) |
| JP (1) | JPH0618293B2 (ja) |
| DE (1) | DE3480044D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525886A (ja) * | 2004-01-19 | 2007-09-06 | サムスン エレクトロニクス カンパニー リミテッド | 増幅器と、これを有するデータドライバ及び表示装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
| US5229721A (en) * | 1992-04-06 | 1993-07-20 | Plantronics, Inc. | Micropower amplifier/transducer driver with signal expansion |
| US6118341A (en) * | 1998-11-02 | 2000-09-12 | Philips Electronics North America Corporation | Device with common mode feedback for a differential output |
| US6388523B1 (en) * | 2000-10-16 | 2002-05-14 | Conexant Systems, Inc. | Dual-drive coupling for output amplifier stage |
| US6657495B2 (en) * | 2002-04-01 | 2003-12-02 | Texas Instruments Incorporated | Operational amplifier output stage and method |
| US20140354258A1 (en) * | 2013-05-30 | 2014-12-04 | Silicon Laboratories Inc. | Supply voltage circuit |
| TWI721932B (zh) * | 2020-10-08 | 2021-03-11 | 立錡科技股份有限公司 | 多級放大電路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754965A (en) * | 1980-09-18 | 1982-04-01 | Canon Inc | Fixing device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3611170A (en) * | 1969-10-27 | 1971-10-05 | Rca Corp | Bias networks for class b operation of an amplifier |
| JPS5838965B2 (ja) * | 1974-10-31 | 1983-08-26 | ソニー株式会社 | ゾウフクカイロ |
| JPS50131444A (ja) * | 1974-04-03 | 1975-10-17 | ||
| US3887881A (en) * | 1974-01-24 | 1975-06-03 | American Micro Syst | Low voltage CMOS amplifier |
| JPS5853521B2 (ja) * | 1974-11-15 | 1983-11-30 | ソニー株式会社 | デンリヨクゾウフクカイロ |
| JPS5753113A (en) * | 1980-09-17 | 1982-03-30 | Pioneer Electronic Corp | Push-pull amplifier |
-
1984
- 1984-12-28 EP EP84430047A patent/EP0189489B1/en not_active Expired
- 1984-12-28 DE DE8484430047T patent/DE3480044D1/de not_active Expired
-
1985
- 1985-12-18 JP JP60283209A patent/JPH0618293B2/ja not_active Expired - Lifetime
- 1985-12-23 US US06/812,416 patent/US4656435A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754965A (en) * | 1980-09-18 | 1982-04-01 | Canon Inc | Fixing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525886A (ja) * | 2004-01-19 | 2007-09-06 | サムスン エレクトロニクス カンパニー リミテッド | 増幅器と、これを有するデータドライバ及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0189489A1 (en) | 1986-08-06 |
| DE3480044D1 (en) | 1989-11-09 |
| JPH0618293B2 (ja) | 1994-03-09 |
| US4656435A (en) | 1987-04-07 |
| EP0189489B1 (en) | 1989-10-04 |
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