JPH0119297B2 - - Google Patents
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- JPH0119297B2 JPH0119297B2 JP55151796A JP15179680A JPH0119297B2 JP H0119297 B2 JPH0119297 B2 JP H0119297B2 JP 55151796 A JP55151796 A JP 55151796A JP 15179680 A JP15179680 A JP 15179680A JP H0119297 B2 JPH0119297 B2 JP H0119297B2
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- 230000007704 transition Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 7
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明は比較器、特に入力電圧に対する出力電
力がヒステリシス特性を持つ比較器に関する。
力がヒステリシス特性を持つ比較器に関する。
従来のこの種の比較器の１例を第１図に示す。
第１図において、比較器３の出力端子５は負荷抵
抗RLを通して電源端子４に接続されると共に抵
抗９を通して非反転入力端子２に接続される。非
反転入力端子２は抵抗８および基準電源１０を通
して接地されており、入力信号は反転入力端子１
に印加される。この回路にて、入力信号が徐々に
上昇されて出力端子５の出力電圧がほぼ電源電圧
V+から急激にほぼ接地電圧に遷移する入力電圧
VtHと、この状態から入力信号が徐々に下降され
て出力電圧がほぼ接地電圧から急激にほぼ電源電
圧V+に遷移する入力電圧VtLの差電圧、即ちヒス
テリシス電圧Vtは、抵抗８および９の抵抗値を
それぞれR1およびR2とすると、近似的に次式で
得られる。
第１図において、比較器３の出力端子５は負荷抵
抗RLを通して電源端子４に接続されると共に抵
抗９を通して非反転入力端子２に接続される。非
反転入力端子２は抵抗８および基準電源１０を通
して接地されており、入力信号は反転入力端子１
に印加される。この回路にて、入力信号が徐々に
上昇されて出力端子５の出力電圧がほぼ電源電圧
V+から急激にほぼ接地電圧に遷移する入力電圧
VtHと、この状態から入力信号が徐々に下降され
て出力電圧がほぼ接地電圧から急激にほぼ電源電
圧V+に遷移する入力電圧VtLの差電圧、即ちヒス
テリシス電圧Vtは、抵抗８および９の抵抗値を
それぞれR1およびR2とすると、近似的に次式で
得られる。
Vt＝R1／R1＋R2×V+
但し ０≦VREF＜V+
このように、従来のヒステリシス特性を持つ比
較器のヒステリシス電圧は、出力端子５より非反
転入力端子２に正帰還して得られるものである。
よつて、入力信号に重畳する雑音等により発生す
る出力電圧の遷移繰り返し現象を除くに必要なヒ
ステリシス電圧値を、電源電圧V+ならびに抵抗
８および９の抵抗値を適切に選択することにより
設定できる。ところが基準電圧源１０の内部イン
ピーダンスによりヒステリシス電圧が変動するば
かりでなく、それの基準電圧も変動するために他
の回路のための基準電圧源として使用できないと
いう欠点がある。さらにヒステリシス幅を小さく
設定する場合は、抵抗８および９の抵抗比が大き
くなり、よつて集積回路で実現する場合にそのバ
ラツキ幅が大きくなり実用に耐えない場合があ
る。
較器のヒステリシス電圧は、出力端子５より非反
転入力端子２に正帰還して得られるものである。
よつて、入力信号に重畳する雑音等により発生す
る出力電圧の遷移繰り返し現象を除くに必要なヒ
ステリシス電圧値を、電源電圧V+ならびに抵抗
８および９の抵抗値を適切に選択することにより
設定できる。ところが基準電圧源１０の内部イン
ピーダンスによりヒステリシス電圧が変動するば
かりでなく、それの基準電圧も変動するために他
の回路のための基準電圧源として使用できないと
いう欠点がある。さらにヒステリシス幅を小さく
設定する場合は、抵抗８および９の抵抗比が大き
くなり、よつて集積回路で実現する場合にそのバ
ラツキ幅が大きくなり実用に耐えない場合があ
る。
本発明は斯点に鑑みてなされたもので、基準電
圧源の内部インピーダンスによるヒステリシス電
圧の変動をなくすために基準電圧源への帰還抵抗
を除去してヒステリシス特性をもつ比較器を提供
することを目的とする。
圧源の内部インピーダンスによるヒステリシス電
圧の変動をなくすために基準電圧源への帰還抵抗
を除去してヒステリシス特性をもつ比較器を提供
することを目的とする。
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第２図は本発明の比較器の原理を示すブロツク
図である。図において、１３は反転入力端子１１
および非反転入力端子１２を入力端子とする差動
増幅器であり、その出力は出力端１４に供給され
る。増幅器１５は出力端１４への差動増幅器１３
の出力を増幅し、その増幅出力を出力端子１６へ
供給する。出力端子１６と出力端１４との間に接
続された帰還回路１７は、出力端子１６の出力電
圧を検出して出力端１４から所定の電流を分流も
しくは出力端１４に加えるものであり、よつて出
力端子１６の出力電圧により動作するスイツチ手
段とそのスイツチ手段の閉により所定電位点１８
へ所定電流を流す又は電位点１８から電流を供給
する電流源とを含む。
図である。図において、１３は反転入力端子１１
および非反転入力端子１２を入力端子とする差動
増幅器であり、その出力は出力端１４に供給され
る。増幅器１５は出力端１４への差動増幅器１３
の出力を増幅し、その増幅出力を出力端子１６へ
供給する。出力端子１６と出力端１４との間に接
続された帰還回路１７は、出力端子１６の出力電
圧を検出して出力端１４から所定の電流を分流も
しくは出力端１４に加えるものであり、よつて出
力端子１６の出力電圧により動作するスイツチ手
段とそのスイツチ手段の閉により所定電位点１８
へ所定電流を流す又は電位点１８から電流を供給
する電流源とを含む。
第３図は第２図を具体的に示した一回路構成図
である。なお、本回路は集積回路として同一半導
体基板に形成されたものであり、使用MOSトラ
ンジスタは全てエンハンスメント型である。又、
同一機能部は同一番号を示している。第３図にお
いて、電源電圧VDDは電源供給端子２１に供給さ
れ、それは定電流源２３を通してＰチヤンネル型
の入力段MOSトランジスタTr1，Tr2の各各のソ
ース共通接続点に接続される。それらのゲートは
反転入力端子１１および非反転入力端子１２にそ
れぞれ接続され、それらのドレインはＮチヤンネ
ル型の負荷MOSトランジスタTr5およびTr6を通
してVSS電位供給端子２２に接続される。トラン
ジスタTr6のゲートはトランジスタTr5のゲー
ト・ドレイン接続点に接続される。以上の接続関
係により第２図の差動増幅器１３が構成される。
電源端子２１は又、定電流源２４を通してＮチヤ
ンネル型の増幅段MOSトランジスタTr9のドレイ
ン及び出力端子１６に接続され、トランジスタ
Tr9のゲートはトランジスタTr2およびTr6の各々
のドレイン共通接続点に接続されている。このト
ランジスタTr9が第２図の増幅器１５に対応す
る。トランジスタTr6と並列にＮチヤンネル型の
MOSトランジスタTr7およびTr8が直列接続され、
それらの各々のゲートはトランジスタTr9のドレ
インおよびトランジスタTr5のゲートにそれぞれ
接続されている。よつて、これらトランジスタ
Tr7およびTr8が第２図の帰還回路１７を構成し、
そしてトランジスタTr7は出力電圧によりON，
OFFするのでその中のスイツチ手段となり、Tr8
が電流源となる。非反転入力端子１２には基準電
圧源２５よりその基準電圧VREFが印加され、反転
入力端子１１には入力電圧VINが印加される。
である。なお、本回路は集積回路として同一半導
体基板に形成されたものであり、使用MOSトラ
ンジスタは全てエンハンスメント型である。又、
同一機能部は同一番号を示している。第３図にお
いて、電源電圧VDDは電源供給端子２１に供給さ
れ、それは定電流源２３を通してＰチヤンネル型
の入力段MOSトランジスタTr1，Tr2の各各のソ
ース共通接続点に接続される。それらのゲートは
反転入力端子１１および非反転入力端子１２にそ
れぞれ接続され、それらのドレインはＮチヤンネ
ル型の負荷MOSトランジスタTr5およびTr6を通
してVSS電位供給端子２２に接続される。トラン
ジスタTr6のゲートはトランジスタTr5のゲー
ト・ドレイン接続点に接続される。以上の接続関
係により第２図の差動増幅器１３が構成される。
電源端子２１は又、定電流源２４を通してＮチヤ
ンネル型の増幅段MOSトランジスタTr9のドレイ
ン及び出力端子１６に接続され、トランジスタ
Tr9のゲートはトランジスタTr2およびTr6の各々
のドレイン共通接続点に接続されている。このト
ランジスタTr9が第２図の増幅器１５に対応す
る。トランジスタTr6と並列にＮチヤンネル型の
MOSトランジスタTr7およびTr8が直列接続され、
それらの各々のゲートはトランジスタTr9のドレ
インおよびトランジスタTr5のゲートにそれぞれ
接続されている。よつて、これらトランジスタ
Tr7およびTr8が第２図の帰還回路１７を構成し、
そしてトランジスタTr7は出力電圧によりON，
OFFするのでその中のスイツチ手段となり、Tr8
が電流源となる。非反転入力端子１２には基準電
圧源２５よりその基準電圧VREFが印加され、反転
入力端子１１には入力電圧VINが印加される。
かかる構成において、いま入力電圧VINが基準
電圧VREFより小さい場合には、トランジスタTr1
が導通しトランジスタTr2は非導通となる。トラ
ンジスタTr1からの出力電流はトランジスタTr5
に流れ、この結果そのゲート・ドレイン接続点と
ソース間にはトランジスタTr5の閾値電圧VT、易
動度μおよび素子寸法即ちチヤンネル長及びチヤ
ンネル幅等で定まる電圧が発生する。この電圧は
トランジスタTr6，Tr8のゲート・ソース間に印
加される。一方、トランジスタTr2は非導通とな
つているので、そのドレイン電圧はほぼVSS電位
付近となる。このため、トランジスタTr9は非導
通となり、その結果出力端子４の出力電圧はほぼ
VDD電位付近となる。この電圧はトランジスタ
Tr7のゲートにも印加され、よつてこれは導通状
態となる。
電圧VREFより小さい場合には、トランジスタTr1
が導通しトランジスタTr2は非導通となる。トラ
ンジスタTr1からの出力電流はトランジスタTr5
に流れ、この結果そのゲート・ドレイン接続点と
ソース間にはトランジスタTr5の閾値電圧VT、易
動度μおよび素子寸法即ちチヤンネル長及びチヤ
ンネル幅等で定まる電圧が発生する。この電圧は
トランジスタTr6，Tr8のゲート・ソース間に印
加される。一方、トランジスタTr2は非導通とな
つているので、そのドレイン電圧はほぼVSS電位
付近となる。このため、トランジスタTr9は非導
通となり、その結果出力端子４の出力電圧はほぼ
VDD電位付近となる。この電圧はトランジスタ
Tr7のゲートにも印加され、よつてこれは導通状
態となる。
次に、入力電圧VINが徐々に上昇すると、トラ
ンジスタTr2が導通し、徐々にドレイン電流が流
れ始める。このため、トランジスタTr1のドレイ
ン電流はその分減少する。さらに上昇して入力電
圧VINが基準電圧VREFと同電位になると、トラン
ジスタTr1，Tr2の各々のドレイン電流はほぼ同
電流となる。ここで、トランジスタTr7および
Tr8が無い場合のことを考えると、入力電圧VIN
の上昇によりトランジスタTr2のドレイン電流が
増大してそのドレイン電圧が高くなる。この結
果、トランジスタTr9が導通して出力端子１６は
VSS電位となる。ところが、第３図ではトランジ
スタTr7の導通によつてトランジスタTr8がその
ドレイン電流を引き込む。トランジスタTr5およ
びTr6はその形状、特にチヤンネル幅および長が
同等の素子として形成され、しかもカレントミラ
ー構成であるので、それらのドレイン電流は相等
しい。一方、トランジスタTr2のドレイン電流の
一部はトランジスタTr8によつて引き込まれる。
この引き込まれる電流値はトランジスタTr6と
Tr8との素子寸法比で決まる。しかしこのとき、
トランジスタTr2はトランジスタTr6およびTr8の
双方へそれらが引き込むだけの電流を流す能力が
ないので、トランジスタTr6およびTr8に流れる
電流の和がトランジスタTr5に流れるそれと同じ
になるように、トランジスタTr2のドレイン電圧
を引き下げることになる。このため、トランジス
タTr9は非導通のままで出力端子４の電位はVDD
電位付近のままである。
ンジスタTr2が導通し、徐々にドレイン電流が流
れ始める。このため、トランジスタTr1のドレイ
ン電流はその分減少する。さらに上昇して入力電
圧VINが基準電圧VREFと同電位になると、トラン
ジスタTr1，Tr2の各々のドレイン電流はほぼ同
電流となる。ここで、トランジスタTr7および
Tr8が無い場合のことを考えると、入力電圧VIN
の上昇によりトランジスタTr2のドレイン電流が
増大してそのドレイン電圧が高くなる。この結
果、トランジスタTr9が導通して出力端子１６は
VSS電位となる。ところが、第３図ではトランジ
スタTr7の導通によつてトランジスタTr8がその
ドレイン電流を引き込む。トランジスタTr5およ
びTr6はその形状、特にチヤンネル幅および長が
同等の素子として形成され、しかもカレントミラ
ー構成であるので、それらのドレイン電流は相等
しい。一方、トランジスタTr2のドレイン電流の
一部はトランジスタTr8によつて引き込まれる。
この引き込まれる電流値はトランジスタTr6と
Tr8との素子寸法比で決まる。しかしこのとき、
トランジスタTr2はトランジスタTr6およびTr8の
双方へそれらが引き込むだけの電流を流す能力が
ないので、トランジスタTr6およびTr8に流れる
電流の和がトランジスタTr5に流れるそれと同じ
になるように、トランジスタTr2のドレイン電圧
を引き下げることになる。このため、トランジス
タTr9は非導通のままで出力端子４の電位はVDD
電位付近のままである。
入力電圧VINが更に上昇すると、トランジスタ
Tr2のドレイン電流は増大してトランジスタTr6，
Tr8へ充分電流を流すことができるので、それら
のドレイン・ソース間電圧は減少し、よつてトラ
ンジスタTr2のドレイン電圧は更に上昇する。こ
の結果、トランジスタTr9が導通し、出力端子１
６の出力電圧は下降してVSS電位付近となる。ト
ランジスタTr7が非導通となる。このためにトラ
ンジスタTr8には電流が流れなくなる。このよう
に、基準電圧VREFよりも高い入力電圧VtHで出力
電圧がVDD電位からVSS電位に遷移する。その電
圧はトランジスタTr8に流れる電流、つまり素子
寸法により決定できる。入力電圧VINを更に上昇
してもトランジスタTr1，Tr5，Tr6，Tr7、及び
Tr8は非導通、トランジスタTr2およびTr9は導通
状態であるので、出力電圧はVSS電位を維持した
ままとなる。
Tr2のドレイン電流は増大してトランジスタTr6，
Tr8へ充分電流を流すことができるので、それら
のドレイン・ソース間電圧は減少し、よつてトラ
ンジスタTr2のドレイン電圧は更に上昇する。こ
の結果、トランジスタTr9が導通し、出力端子１
６の出力電圧は下降してVSS電位付近となる。ト
ランジスタTr7が非導通となる。このためにトラ
ンジスタTr8には電流が流れなくなる。このよう
に、基準電圧VREFよりも高い入力電圧VtHで出力
電圧がVDD電位からVSS電位に遷移する。その電
圧はトランジスタTr8に流れる電流、つまり素子
寸法により決定できる。入力電圧VINを更に上昇
してもトランジスタTr1，Tr5，Tr6，Tr7、及び
Tr8は非導通、トランジスタTr2およびTr9は導通
状態であるので、出力電圧はVSS電位を維持した
ままとなる。
この状態から入力電圧VINを下降して上述の入
力電圧VtHに達しても、トランジスタTr2に流れる
電流の方がトランジスタTr1のそれより大きく、
よつてトランジスタTr7は非導通のままである。
従つてトランジスタTr8には電流が流れず、その
結果トランジスタTr9は導通状態で出力電圧はVSS
電位を維持している。
力電圧VtHに達しても、トランジスタTr2に流れる
電流の方がトランジスタTr1のそれより大きく、
よつてトランジスタTr7は非導通のままである。
従つてトランジスタTr8には電流が流れず、その
結果トランジスタTr9は導通状態で出力電圧はVSS
電位を維持している。
更に下降して基準電圧VREF付近に達すると、ト
ランジスタTr2のドレイン電流が減少するのでそ
のドレイン電圧は下降し、この結果トランジスタ
Tr9のドレイン電圧即ち出力電圧は上昇する。こ
の上昇した出力電圧が大むねトランジスタTr7の
閾値電圧VT7よりも大きくなると、そのトランジ
スタは導通する。それ故、トランジスタTr8に
は、そのゲート・ソース間にトランジスタTr5の
ゲート・ソース間電圧が印加されて定まる電流が
流れ、その結果トランジスタTr2のドレイン電圧
は急激に下降する。従つて、トランジスタTr9が
非導通となり、出力電圧が上昇してVDD電位付近
となる。更に入力電圧が下降して基準電位VREFよ
り小さくなつても前記したように出力端子４の出
力電圧はVDD電位を維持したままとなる。上記の
入力電圧VINと出力電圧V0の特性を横軸に入力電
圧VINを縦軸に出力電圧V0をとり図示したのが第
６図Ａである。
ランジスタTr2のドレイン電流が減少するのでそ
のドレイン電圧は下降し、この結果トランジスタ
Tr9のドレイン電圧即ち出力電圧は上昇する。こ
の上昇した出力電圧が大むねトランジスタTr7の
閾値電圧VT7よりも大きくなると、そのトランジ
スタは導通する。それ故、トランジスタTr8に
は、そのゲート・ソース間にトランジスタTr5の
ゲート・ソース間電圧が印加されて定まる電流が
流れ、その結果トランジスタTr2のドレイン電圧
は急激に下降する。従つて、トランジスタTr9が
非導通となり、出力電圧が上昇してVDD電位付近
となる。更に入力電圧が下降して基準電位VREFよ
り小さくなつても前記したように出力端子４の出
力電圧はVDD電位を維持したままとなる。上記の
入力電圧VINと出力電圧V0の特性を横軸に入力電
圧VINを縦軸に出力電圧V0をとり図示したのが第
６図Ａである。
このように、出力端子１６の出力電圧がVDD電
位からVSS電位およびVSS電位からVDD電位に遷移
する直前において、トランジスタTr8で発生する
電流が、前者の場合には切換手段となるトランジ
スタTr7が導通している為に差動増幅器の出力端
であるトランジスタTr2のドレイン端に供給さ
れ、後者の場合にはトランジスタTr7が非導通状
態である為にトランジスタTr2のドレイン端には
供給されない。その結果、出力電圧がVDD電位か
らVSS電位に遷移する立ち下がり入力電圧VtHは、
出力電圧がVSS電位からVDD電位に遷移する立ち
上がり入力電圧VREFより高い電位となり、その差
電圧、即ちヒステリシス電圧Vtはトランジスタ
Tr8で発生する電流が差動増幅器の出力端に供給
される電流値で決まる。
位からVSS電位およびVSS電位からVDD電位に遷移
する直前において、トランジスタTr8で発生する
電流が、前者の場合には切換手段となるトランジ
スタTr7が導通している為に差動増幅器の出力端
であるトランジスタTr2のドレイン端に供給さ
れ、後者の場合にはトランジスタTr7が非導通状
態である為にトランジスタTr2のドレイン端には
供給されない。その結果、出力電圧がVDD電位か
らVSS電位に遷移する立ち下がり入力電圧VtHは、
出力電圧がVSS電位からVDD電位に遷移する立ち
上がり入力電圧VREFより高い電位となり、その差
電圧、即ちヒステリシス電圧Vtはトランジスタ
Tr8で発生する電流が差動増幅器の出力端に供給
される電流値で決まる。
以上の説明から明らかなように、出力端子１６
から基準電圧源VREFへの第１図のような帰還抵抗
８，９を必要とせずに、ヒステリシス特性をもた
せることができ、よつて基準電圧源VREFの内部イ
ンピーダンスによるヒステリシス電圧等の変動は
ない。
から基準電圧源VREFへの第１図のような帰還抵抗
８，９を必要とせずに、ヒステリシス特性をもた
せることができ、よつて基準電圧源VREFの内部イ
ンピーダンスによるヒステリシス電圧等の変動は
ない。
第４図に示した他の具体的回路構成図は、基準
電圧VREFの両側で出力電圧の立ち下がり電圧VtH
および立ち上がり電圧VtLを設定したものであり、
さらに第３図で示した実施例の出力電圧がVDD電
位からVSS電位に遷移する際に第６図Ａの入出力
特性の如くやや傾きを持つのでこれを急峻にした
ものである。即ち、第６図ＡのVDD電位からVSS
電位に遷移する際、出力電圧が切換手段となるト
ランジスタTr7の閾値電圧付近迄下降する間トラ
ンジスタTr7は導通状態に有り、この為に入出力
特性は比較器の電圧利得で決まる傾きを持つ。こ
の遷移途中においては、入力信号に重畳する微少
雑音や比較器内部で発生する雑音等の為に出力電
圧が変動するという不具合があり、これを改善し
たものである。
電圧VREFの両側で出力電圧の立ち下がり電圧VtH
および立ち上がり電圧VtLを設定したものであり、
さらに第３図で示した実施例の出力電圧がVDD電
位からVSS電位に遷移する際に第６図Ａの入出力
特性の如くやや傾きを持つのでこれを急峻にした
ものである。即ち、第６図ＡのVDD電位からVSS
電位に遷移する際、出力電圧が切換手段となるト
ランジスタTr7の閾値電圧付近迄下降する間トラ
ンジスタTr7は導通状態に有り、この為に入出力
特性は比較器の電圧利得で決まる傾きを持つ。こ
の遷移途中においては、入力信号に重畳する微少
雑音や比較器内部で発生する雑音等の為に出力電
圧が変動するという不具合があり、これを改善し
たものである。
第４図において、第３図と異なるところはトラ
ンジスタTr2のゲートが、トランジスタTr9のド
レインと出力端子１６との間に反転増幅器２６を
挿入したので、反転入力端子１１となり、トラン
ジスタTr1のゲートは基準電圧VREFが印加されて
る非反転入力端子１２となる。さらに、トランジ
スタTr9のドレインと電流源２４の接続点には反
転増幅器２６の入力端子が接続され、反転増幅器
２６の出力は出力端子１６に接続されると共に切
換手段となるＮチヤンネル型MOSトランジスタ
Tr3のゲートに接続されている。さらにまた、ト
ランジスタTr5と並列にＮチヤンネル型MOSトラ
ンジスタTr3，Tr4が直列接続され、トランジス
タTr4のゲートはトランジスタTr5のゲート・ド
レイン接続点に接続されている。
ンジスタTr2のゲートが、トランジスタTr9のド
レインと出力端子１６との間に反転増幅器２６を
挿入したので、反転入力端子１１となり、トラン
ジスタTr1のゲートは基準電圧VREFが印加されて
る非反転入力端子１２となる。さらに、トランジ
スタTr9のドレインと電流源２４の接続点には反
転増幅器２６の入力端子が接続され、反転増幅器
２６の出力は出力端子１６に接続されると共に切
換手段となるＮチヤンネル型MOSトランジスタ
Tr3のゲートに接続されている。さらにまた、ト
ランジスタTr5と並列にＮチヤンネル型MOSトラ
ンジスタTr3，Tr4が直列接続され、トランジス
タTr4のゲートはトランジスタTr5のゲート・ド
レイン接続点に接続されている。
かくの如き比較器においては、第６図Ｂのよう
に、出力端子１６の出力電圧により切換動作をす
る第１のスイツチ手段（トランジスタTr7）を通
して第１の電流源（トランジスタTr8）による電
流が差動増幅器の一方の出力（トランジスタTr2
のドレイン）に、出力電圧の上述と反対レベルの
信号により切換動作をする第２のスイツチ手段
（トランジスタTr3）を通して第２の電流源（ト
ランジスタTr4）による電流が差動増幅器の他方
の出力（トランジスタTr1のドレイン）にそれぞ
れ供給されることにより、差動増幅器の非反転入
力端子１２に印加される基準電圧VREFの両側の入
力電圧に対して出力電圧状態が遷移する。さらに
また、出力電圧状態が遷移し始めた瞬間に一方の
スイツチ手段の状態が変わり、このスイツチ手段
は出力電圧遷移状態が正帰還の如く作用する為に
出力電圧状態は急峻に変化する。詳述すると、出
力電圧がVDD電位からVSS電位に遷移する入力電
圧VtHにおいては、増幅段トランジスタ９のドレ
イン電圧はVSS電位で出力端子４の出力電圧は
VDD電位にあり、このためこれらの電圧レベルに
よつてスイツチ手段用トランジスタTr3は導通、
Tr4は非導通となつている。又このとき、差動増
幅段トランジスタTr1からトランジスタTr5に流
れる電流で決まるトランジスタTr5のドレイン・
ソース間電圧が、電流源トランジスタTr4，Tr8
のゲート・ソース間に印加されている。よつて、
入力電圧VINがVtHになつてトランジスタTr9のド
レイン電圧がVSS電位からVDD電位に、出力端子
４がVDD電位からVSS電位に遷移し始めた瞬間、
スイツチ手段トランジスタ７が閉じて電流源トラ
ンジスタTr8で発生する電流がトランジスタTr2
のドレインに供給され、その結果、ドレイン電圧
は下降してトランジスタ９が不導通となり出力端
子４の電位は急峻に下降する。又出力電圧がVSS
電位からVDD電位に遷移する入力電圧VtHにおい
ては、上記と逆の状態で切換手段トランジスタ
Tr3が閉じる為にカレントミラ構成のトランジス
タTr5，Tr6に流れる電流が減少してトランジス
タTr2のドレイン電位は上昇し、トランジスタ９
が導通となつて出力端子４の電位は急峻に上昇す
る。これら基準電圧VREFと入力電圧VtHおよびVtL
との差電圧は電流源トランジスタTr4，Tr8で発
生する電流値、即ち、素子寸法で決まる。尚、入
出力を急峻にしつつ入力電圧VtHあるいはVtLを基
準電圧VREFと同電位となる様所望する時は、電流
源トランジスタTr4，Tr8で発生する電流値に相
当する電流値だけ電流ミラー回路を構成するトラ
ンジスタTr5，Tr6に流れる電流間に差電流を持
たせることにより実現できる。即ち、たとえば入
力電圧VtHを基準電圧VREFと同電位とする際、ト
ランジスタTr6のチヤンネル幅を、このトランジ
スタのチヤンネル長と等しくしたトランジスタ
Tr4，Tr5の各各のチヤンネル幅の和となるよう
設定すればよい。
に、出力端子１６の出力電圧により切換動作をす
る第１のスイツチ手段（トランジスタTr7）を通
して第１の電流源（トランジスタTr8）による電
流が差動増幅器の一方の出力（トランジスタTr2
のドレイン）に、出力電圧の上述と反対レベルの
信号により切換動作をする第２のスイツチ手段
（トランジスタTr3）を通して第２の電流源（ト
ランジスタTr4）による電流が差動増幅器の他方
の出力（トランジスタTr1のドレイン）にそれぞ
れ供給されることにより、差動増幅器の非反転入
力端子１２に印加される基準電圧VREFの両側の入
力電圧に対して出力電圧状態が遷移する。さらに
また、出力電圧状態が遷移し始めた瞬間に一方の
スイツチ手段の状態が変わり、このスイツチ手段
は出力電圧遷移状態が正帰還の如く作用する為に
出力電圧状態は急峻に変化する。詳述すると、出
力電圧がVDD電位からVSS電位に遷移する入力電
圧VtHにおいては、増幅段トランジスタ９のドレ
イン電圧はVSS電位で出力端子４の出力電圧は
VDD電位にあり、このためこれらの電圧レベルに
よつてスイツチ手段用トランジスタTr3は導通、
Tr4は非導通となつている。又このとき、差動増
幅段トランジスタTr1からトランジスタTr5に流
れる電流で決まるトランジスタTr5のドレイン・
ソース間電圧が、電流源トランジスタTr4，Tr8
のゲート・ソース間に印加されている。よつて、
入力電圧VINがVtHになつてトランジスタTr9のド
レイン電圧がVSS電位からVDD電位に、出力端子
４がVDD電位からVSS電位に遷移し始めた瞬間、
スイツチ手段トランジスタ７が閉じて電流源トラ
ンジスタTr8で発生する電流がトランジスタTr2
のドレインに供給され、その結果、ドレイン電圧
は下降してトランジスタ９が不導通となり出力端
子４の電位は急峻に下降する。又出力電圧がVSS
電位からVDD電位に遷移する入力電圧VtHにおい
ては、上記と逆の状態で切換手段トランジスタ
Tr3が閉じる為にカレントミラ構成のトランジス
タTr5，Tr6に流れる電流が減少してトランジス
タTr2のドレイン電位は上昇し、トランジスタ９
が導通となつて出力端子４の電位は急峻に上昇す
る。これら基準電圧VREFと入力電圧VtHおよびVtL
との差電圧は電流源トランジスタTr4，Tr8で発
生する電流値、即ち、素子寸法で決まる。尚、入
出力を急峻にしつつ入力電圧VtHあるいはVtLを基
準電圧VREFと同電位となる様所望する時は、電流
源トランジスタTr4，Tr8で発生する電流値に相
当する電流値だけ電流ミラー回路を構成するトラ
ンジスタTr5，Tr6に流れる電流間に差電流を持
たせることにより実現できる。即ち、たとえば入
力電圧VtHを基準電圧VREFと同電位とする際、ト
ランジスタTr6のチヤンネル幅を、このトランジ
スタのチヤンネル長と等しくしたトランジスタ
Tr4，Tr5の各各のチヤンネル幅の和となるよう
設定すればよい。
第５図は本発明のさらに他の実施例であり、第
４図と異なるところはMOSトランジスタの極性
をＮチヤンネル型はＰチヤンネル型に、Ｐチヤン
ネル型はＮチヤンネル型に置換したものであり、
よつて、第４図と較べてその接続関係が逆転して
いる。この実施例の入出力特性は第４図の実施例
と同じで同様の効果を得ることができる。
４図と異なるところはMOSトランジスタの極性
をＮチヤンネル型はＰチヤンネル型に、Ｐチヤン
ネル型はＮチヤンネル型に置換したものであり、
よつて、第４図と較べてその接続関係が逆転して
いる。この実施例の入出力特性は第４図の実施例
と同じで同様の効果を得ることができる。
以上説明したように、本発明の比較器によれ
ば、基準電圧源の内部インピーダンスによるヒス
テリシス電圧の変動がなく、しかし集積回路での
各トランジスタ間のバラツキが少ないことを考え
ると集積回路に適した比較器を提供できる。
ば、基準電圧源の内部インピーダンスによるヒス
テリシス電圧の変動がなく、しかし集積回路での
各トランジスタ間のバラツキが少ないことを考え
ると集積回路に適した比較器を提供できる。
更に本発明の比較器によれば、基準電圧源の内
部インピーダンスによるヒステリシス電圧変動を
生じることがないので、基準電圧源の電圧を容易
に設定できる利点がある。
部インピーダンスによるヒステリシス電圧変動を
生じることがないので、基準電圧源の電圧を容易
に設定できる利点がある。
更に本発明の比較器によれば、この比較器のた
めの基準電圧源を他の複数個の比較器や回路の入
力端子のバイアス供給源とすることもでき、よつ
て基準電圧源の数を増さずに済むので非常に有効
である。
めの基準電圧源を他の複数個の比較器や回路の入
力端子のバイアス供給源とすることもでき、よつ
て基準電圧源の数を増さずに済むので非常に有効
である。
尚、本発明は上述した例にのみ限定されず、幾
多の変更を加え得るものとする。例えば差動増幅
器を多段接続して比較器を構成しこの少なくとも
一つの差動増幅器の出力回路に切換手段を介して
定電流源を接続する際にも適用できる。勿論、入
力電圧VINを供給する端子として、非反転入力に
してもよいし、反転増幅器２６の代わりに非反転
増幅器でもよい。反転増幅器２６としては電源間
に直列接続したＮおよびＰチヤンネルMOSトラ
ンジスタで構成できる。さらに、回路構成トラン
ジスタをMOS型としたが、ゲート絶縁膜として
他の絶縁層を用いても一向にさしつかえない。
多の変更を加え得るものとする。例えば差動増幅
器を多段接続して比較器を構成しこの少なくとも
一つの差動増幅器の出力回路に切換手段を介して
定電流源を接続する際にも適用できる。勿論、入
力電圧VINを供給する端子として、非反転入力に
してもよいし、反転増幅器２６の代わりに非反転
増幅器でもよい。反転増幅器２６としては電源間
に直列接続したＮおよびＰチヤンネルMOSトラ
ンジスタで構成できる。さらに、回路構成トラン
ジスタをMOS型としたが、ゲート絶縁膜として
他の絶縁層を用いても一向にさしつかえない。
第１図は従来のヒステリシス特性を持つ比較器
の回路図、第２図は本発明の比較器の原理的構成
を示すブロツク図、第３図は本発明の比較器の一
実施例を示す回路接続図、第４図、第５図は本発
明の比較器の他の実施例を示す回路接続図、第６
図Ａは第３図の比較器の、同図Ｂは第４図、第５
図の比較器のそれぞれ入力電圧に対する出力電圧
を示す入出力特性図である。 １，１１……反転入力端子、２，１２……非反
転入力端子、３，１３……差動増幅器、４，２
１，２２……電源端子、１５……増幅器、５，１
６……出力端子、１７…帰還回路、８，９……抵
抗、１０，２５……基準電圧源、Tr1〜Tr9……
MOSトランジスタ、Tr3，Tr7……切換動作する
MOSトランジスタ、Tr4，Tr8……定電流源を構
成する為のMOSトランジスタ。
の回路図、第２図は本発明の比較器の原理的構成
を示すブロツク図、第３図は本発明の比較器の一
実施例を示す回路接続図、第４図、第５図は本発
明の比較器の他の実施例を示す回路接続図、第６
図Ａは第３図の比較器の、同図Ｂは第４図、第５
図の比較器のそれぞれ入力電圧に対する出力電圧
を示す入出力特性図である。 １，１１……反転入力端子、２，１２……非反
転入力端子、３，１３……差動増幅器、４，２
１，２２……電源端子、１５……増幅器、５，１
６……出力端子、１７…帰還回路、８，９……抵
抗、１０，２５……基準電圧源、Tr1〜Tr9……
MOSトランジスタ、Tr3，Tr7……切換動作する
MOSトランジスタ、Tr4，Tr8……定電流源を構
成する為のMOSトランジスタ。
Claims (1)
- １ 差動型式に接続され一方に入力信号が他方に
基準電圧がそれぞれ供給された第１および第２の
トランジスタとこれら第１および第２のトランジ
スタに対してそれぞれ設けられカレントミラー型
式に接続された第３および第４のトランジスタと
を有する差動増幅器、位相反転器、前記差動増幅
器の出力を前記位相反転器に導く第１の手段、前
記第３のトランジスタに並列に接続された第５お
よび第６のトランジスタの第１直列回路、前記第
４のトランジスタに並列に接続された第７および
第８のトランジスタの第２直列回路、前記位相反
転器の入力電圧を前記第５のトランジスタの制御
電極に供給する第２の手段、前記位相反転器の出
力電圧を前記第７のトランジスタの制御電極に供
給する第３の手段、ならびに前記第６および第８
のトランジスタの制御電極を前記第３および第４
のトランジスタの制御電極に共通接続する第４の
手段とを備えることを特徴とする比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151796A JPS5775022A (en) | 1980-10-29 | 1980-10-29 | Comparator |
| US06/315,537 US4438349A (en) | 1980-10-29 | 1981-10-27 | Hysteresis circuit having a stable output free from noise superposed on input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151796A JPS5775022A (en) | 1980-10-29 | 1980-10-29 | Comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775022A JPS5775022A (en) | 1982-05-11 |
| JPH0119297B2 true JPH0119297B2 (ja) | 1989-04-11 |
Family
ID=15526479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151796A Granted JPS5775022A (en) | 1980-10-29 | 1980-10-29 | Comparator |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4438349A (ja) |
| JP (1) | JPS5775022A (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884521A (ja) * | 1981-11-16 | 1983-05-20 | Toshiba Corp | 差動コンパレ−タ回路 |
| JPS5939563U (ja) * | 1982-09-07 | 1984-03-13 | 株式会社田村電機製作所 | 留守番電話装置 |
| US4543498A (en) * | 1982-09-16 | 1985-09-24 | Honeywell Inc. | Process insensitive CMOS window detector |
| JPS59116053A (ja) * | 1982-12-22 | 1984-07-04 | Seiko Epson Corp | 電池電圧低下検出回路 |
| JPS6054513A (ja) * | 1983-09-06 | 1985-03-29 | Nec Corp | 差動入力コンパレ−タ |
| US4581545A (en) * | 1983-10-04 | 1986-04-08 | At&T Technologies | Schmitt trigger circuit |
| JPH0746764B2 (ja) * | 1984-07-08 | 1995-05-17 | ロ−ム株式会社 | 増幅器 |
| US4626713A (en) * | 1984-09-06 | 1986-12-02 | Thomson Components-Mostek Corporation | Trip-point clamping circuit for a semiconductor device |
| EP0193901B1 (en) * | 1985-03-06 | 1990-01-31 | Fujitsu Limited | Comparator circuit having improved output characteristics |
| US4642484A (en) * | 1985-04-19 | 1987-02-10 | National Semiconductor Corporation | Latching comparator with hysteresis |
| US4677321A (en) * | 1985-09-10 | 1987-06-30 | Harris Corporation | TTL compatible input buffer |
| US4670671A (en) * | 1986-02-19 | 1987-06-02 | Advanced Micro Devices, Inc. | High speed comparator having controlled hysteresis |
| US4859873A (en) * | 1987-07-17 | 1989-08-22 | Western Digital Corporation | CMOS Schmitt trigger with independently biased high/low threshold circuits |
| US4798975A (en) * | 1987-08-13 | 1989-01-17 | Motorola, Inc. | High noise immunity input level detector with hysteresis |
| US4916432A (en) * | 1987-10-21 | 1990-04-10 | Pittway Corporation | Smoke and fire detection system communication |
| US4904884A (en) * | 1988-04-21 | 1990-02-27 | Western Digital Corporation | Schmitt trigger adapted to interface between different transistor architectures |
| US4874969A (en) * | 1988-06-08 | 1989-10-17 | National Semiconductor Corporation | High speed CMOS comparator with hysteresis |
| US4940907A (en) * | 1989-01-19 | 1990-07-10 | Ford Motor Company | Precision CMOS comparator with hysteresis |
| US5030856A (en) * | 1989-05-04 | 1991-07-09 | International Business Machines Corporation | Receiver and level converter circuit with dual feedback |
| US5155394A (en) * | 1991-02-12 | 1992-10-13 | National Semiconductor Corporation | Bias distribution circuit and method using FET and bipolar |
| JP3030136B2 (ja) * | 1991-09-26 | 2000-04-10 | 三洋電機株式会社 | 集積回路装置 |
| US5311071A (en) * | 1991-10-21 | 1994-05-10 | Silicon Systems, Inc. | High speed threshold crossing detector with reset |
| US5166637A (en) * | 1992-03-16 | 1992-11-24 | Analog Devices, Inc. | Distortion cancellation amplifier system |
| US5347175A (en) * | 1992-05-12 | 1994-09-13 | The United States Of America As Represented By The Secretary Of Commerce | Voltage comparator with reduced settling time |
| US5343086A (en) * | 1992-11-06 | 1994-08-30 | Intel Corporation | Automatic voltage detector control circuitry |
| US5367211A (en) * | 1993-06-28 | 1994-11-22 | Harris Corporation | Differential amplifier with hysteresis |
| JPH07105681A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置 |
| DE4430032C1 (de) * | 1994-08-24 | 1995-06-08 | Sgs Thomson Microelectronics | Hysteresebehafteter Komparator in Bipolar-Technik |
| US5570060A (en) * | 1995-03-28 | 1996-10-29 | Sgs-Thomson Microelectronics, Inc. | Circuit for limiting the current in a power transistor |
| JP2792475B2 (ja) * | 1995-07-25 | 1998-09-03 | 日本電気株式会社 | 入力バッファ |
| US6104229A (en) | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| US5990708A (en) * | 1997-02-03 | 1999-11-23 | Texas Instruments Incorporated | Differential input buffer using local reference voltage and method of construction |
| US6118318A (en) * | 1997-05-09 | 2000-09-12 | International Business Machines Corporation | Self biased differential amplifier with hysteresis |
| US5945852A (en) * | 1998-03-31 | 1999-08-31 | Motorola, Inc. | CMOS comparator output circuit with high gain and hysteresis |
| US6407605B1 (en) * | 1999-11-01 | 2002-06-18 | Wabash Technology Corporation | Variable hysteresis circuit |
| US6275082B1 (en) * | 2000-03-06 | 2001-08-14 | Infineon Technologies Ag | Receiver with switched current feedback for controlled hysteresis |
| ATE373341T1 (de) * | 2003-01-27 | 2007-09-15 | Infineon Technologies Ag | Komparatorschaltung und verfahren dazu |
| JP2006060692A (ja) * | 2004-08-23 | 2006-03-02 | Mitsumi Electric Co Ltd | コンパレータ |
| US7911237B2 (en) * | 2005-10-26 | 2011-03-22 | Nxp B.V. | High speed comparator |
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| JP2007274741A (ja) * | 2007-07-05 | 2007-10-18 | Renesas Technology Corp | レベル判定回路 |
| JP2009049496A (ja) * | 2007-08-14 | 2009-03-05 | Yokogawa Electric Corp | パルス検出装置 |
| JP4825192B2 (ja) * | 2007-12-21 | 2011-11-30 | 株式会社Ｉｈｉインフラシステム | 昇降棒座屈防止装置を備えた水門 |
| JP6498649B2 (ja) * | 2016-10-17 | 2019-04-10 | 株式会社東海理化電機製作所 | レベルシフタ |
| JP7204695B2 (ja) * | 2020-02-26 | 2023-01-16 | キヤノン株式会社 | 比較器、ａｄ変換器、光電変換装置及び撮像システム |
| JP7204694B2 (ja) * | 2020-02-26 | 2023-01-16 | キヤノン株式会社 | 比較器、ａｄ変換器、光電変換装置及び撮像システム |
| WO2024023164A1 (en) * | 2022-07-29 | 2024-02-01 | Ams-Osram Ag | Comparator with hysteresis and electronic device |
-
1980
- 1980-10-29 JP JP55151796A patent/JPS5775022A/ja active Granted
-
1981
- 1981-10-27 US US06/315,537 patent/US4438349A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5775022A (en) | 1982-05-11 |
| US4438349A (en) | 1984-03-20 |
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