JP3200152B2

JP3200152B2 - 差動入力回路

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Publication number: JP3200152B2
Application number: JP12057192A
Authority: JP
Inventors: 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-05-14
Filing date: 1992-05-13
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: JPH05136638A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は差動入力回路に係り、特
に差動入力信号のコモンモード動作範囲を広くする技術
に関する。

【０００２】

【従来の技術】差動信号を入力とする差動入力回路は、
従来より電界効果トランジスタ（ＦＥＴ）やバイポーラ
トランジスタを用いた差動対により実現されてきたが、
差動対を構成するＦＥＴのゲート・ソース電圧Ｖ_gsやバ
イポーラトランジスタのベース・エミッタ電圧Ｖ_beのた
め、差動入力信号の入力のコモンモード動作範囲に制限
があった。そこで、これを改善するために、Ｐａｒｄｏ
ｅｎ，“ＡＲａｉｌ−ｔｏ−ＲａｉｌＩｎｐｕｔ／
ＯｕｔｐｕｔＣＭＯＳＰｏｗｅｒＡｍｐｌｉｆｉｅ
ｒ”、ＩＥＥＥＪＳＳＣＶｏｌ．２５Ｎｏ．２
ｐｐ．５０１−５０４（Ｆｉｇ．１参照）で述べられて
いるように２組の各々異なる導電型の差動対の出力を電
流加算することにより、入力差動信号のコモンモード電
位の動作範囲を広げる方法が考案された。

【０００３】しかしながら、このような方法では２組の
各々異なる導電型の差動対の出力電流の方向が逆である
ため、必ず電流加算回路が必要となるので、部品点数が
多くなり、回路規模が大きくなるという欠点があった。
また、異なる導電型の差動対の一方がほとんど動作せず
他方が支配的に動作する入力のコモンモード電位の動作
点や両方が動作するコモンモード電位の動作点におい
て、各差動対の電流源のマッチング誤差や電流加算回路
の誤差のため、差動で得られる出力電流の和が入力のコ
モンモード電位の動作点に依存してばらついてしまうと
いう欠点があった。このため、抵抗負荷を持つ差動増幅
回路に適用した場合には出力動作点のばらつきとなって
いた。

【０００４】

【発明が解決しようとする課題】このように、従来の差
動入力装置にあっては、電流加算回路を必要とするので
回路規模が増大してしまい、小形、軽量化を図れず、ま
た、コスト的に高価なものとなってしまう。また、差動
が得られる出力電流の和がコモンモード入力動作点に依
存してばらついてしまい、安定な出力が得られないとい
う問題点があった。

【０００５】この発明はこのような従来の課題を解決す
るためになされたもので、その目的とするところは、電
流加算回路を必要とせず、また、差動で得られる出力電
流の和がコモンモード入力動作点に依存せず、更に、入
力のコモンモード電位の動作範囲が広い差動入力回路を
提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力電圧に応じた電圧がゲート電極に与
えられるトランジスタを電流源に接続して第１の差動対
を構成し、導電型の異なるトランジスタの互いのソース
電極間を接続してなるトランジスタ回路を前記電流源に
接続し、前記第１の差動対と並列接続して第２の差動対
を構成し、前記第２の差動対を構成するトランジスタの
内、前記第１の差動対を構成するトランジスタと同じ導
電型のトランジスタのゲート電極に、バイアス電圧を与
えることを特徴とする差動入力回路である。

【０００７】更に、本発明は、入力電圧に応じた電圧が
ベース電極に与えられるトランジスタを電流源に接続し
て第１の差動対を構成し、導電型の異なるトランジスタ
の互いのエミッタ電極間を接続してなるトランジスタ回
路を前記電流源に接続し、前記第１の差動対と並列接続
して第２の差動対を構成し、前記第２の差動対を構成す
るトランジスタの内、前記第１の差動対を構成するトラ
ンジスタと同じ導電型のトランジスタのベース電極に、
バイアス電圧を与えることを特徴とする差動入力回路で
ある。

【０００８】

【作用】上述の如く構成すれば、入力信号のコモンモー
ド電位Ｖ_cが第３、第５の各ＦＥＴのストッショルド電
位の和よりも低いときには、第３〜第６のＦＥＴはオフ
となり、第１、第２のＦＥＴによる差動対のみによって
動作する。そして、コモンモード電位Ｖ_cがＶ_DD−｜Ｖ
_thp｜（ただし、Ｖ_DDは電源電位、Ｖ_thpは第１、第２
のＦＥＴのストッショルド電位）よりも高くなると、第
１、第２のＦＥＴはオフとなり、第３、第５のＦＥＴ、
及び第４、第６のＦＥＴで構成される差動回路のみが動
作する。また、コモンモード電位Ｖ_cが第３、第５のス
レッショルド電位の和より高く、Ｖ_DD−｜Ｖ_thp｜より
も低い時は、第１、第２のＦＥＴによる差動対と第３〜
第６のＦＥＴで構成される差動回路はともに動作する。

【０００９】このとき、第１のＦＥＴのドレインと第６
のＦＥＴのドレインが接続され、第２のＦＥＴのドレイ
ンと第５のＦＥＴのドレインが接続されているので、電
流の方向が一致し、電流加算回路は不必要となる。

【００１０】また、共通の電流源から電流が供給される
ので、差動で得られる出力電流の和が、電流源のマッチ
ング誤差によってばらつくことはなくなる。

【００１１】ＦＥＴに代えてバイポーラトランジスタを
用いて構成した場合も同様である。

【００１２】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明が適用された差動入力回路の第１実
施例を示す構成図である。この第１実施例はバイアス電
圧を入力電圧に応じて与えるものである。

【００１３】図示のように、電源Ｖ_DDには電流源Ｉ１が
接続され、該電流源Ｉ１の出力端は４方向に分岐してい
る。そして、この分岐先は、Ｐ−ＭＯＳＦＥＴ（Ｍ１）
のソースと、Ｐ−ＭＯＳＦＥＴ（Ｍ２）のソースと、Ｎ
−ＭＯＳＦＥＴ（Ｍ３）のドレインと、Ｎ−ＭＯＳＦＥ
Ｔ（Ｍ４）に接続されている。

【００１４】また、ＦＥＴ（Ｍ１，Ｍ３）のゲートは、
入力端Ｔ１と接続されており、この入力端Ｔ１はバイア
ス回路Ｂ１とも接続されている。一方、ＦＥＴ（Ｍ２，
Ｍ４）のゲートは、入力端Ｔ２と接続されており、この
入力端Ｔ２はバイアス回路Ｂ１とも接続される。

【００１５】そして、ＦＥＴ（Ｍ３）のソースはＰ−Ｍ
ＯＳＦＥＴ（Ｍ５）のソースに接続され、このＦＥＴ
（Ｍ５）のドレインは、ＦＥＴ（Ｍ２）のドレイン、及
び出力端Ｔ４と接続される。また、ＦＥＴ（Ｍ４）のソ
ースは、Ｐ−ＭＯＳＦＥＴ（Ｍ６）のソースに接続さ
れ、このＦＥＴ（Ｍ６）のドレインは第１のＦＥＴ（Ｍ
１）のドレイン、及び出力端Ｔ３と接続されている。

【００１６】また、ＦＥＴ（Ｍ５，Ｍ６）のゲートはバ
イアス電圧Ｖ_bを発生するバイアス回路Ｂ１と接続さ
れ、該バイアス回路の制御下で動作するようになってい
る。

【００１７】次に、本実施例の作用について説明する。

【００１８】いま、Ｎ−ＭＯＳＦＥＴ（Ｍ３，Ｍ４）の
スレッショルド電圧をＶ_thn、Ｐ−ＭＯＳＦＥＴ（Ｍ
１，Ｍ２，Ｍ５，Ｍ６）のスレッショルド電圧をＶ_thp
とし、また、入力信号のコモンモード電圧Ｖ_cを、両入
力端Ｔ１，Ｔ２の入力電位Ｖ１，Ｖ２の平均値とする。
即ち、Ｖ_c＝（Ｖ１＋Ｖ２）／２ …(1) である。

【００１９】そして、回路の最低電位（通常ＧＮＤ電
位、あるいはマイナス側電源電位）をＶ_ssとし、この電
位Ｖ_ssに対して電位Ｖ_cがＶ_thn＋｜Ｖ_thp｜よりも低
い時にはＦＥＴ（Ｍ３，Ｍ４，Ｍ５，Ｍ６）はすべてオ
フ状態となる。したがって、ＦＥＴ（Ｍ１，Ｍ２）で構
成される差動対が従来通りの差動回路として動作する。
すなわち、入力端Ｔ１の電位Ｖ１が入力端Ｔ２の電位Ｖ
２よりも高いときには、ＦＥＴ（Ｍ１）のゲート・ソー
ス間電圧（以下、Ｖ_gsという）よりもＦＥＴ（Ｍ２）の
電圧Ｖ_gsの方が大きくなるので、電流源Ｉ１からの出力
電流は、ＦＥＴ（Ｍ２）側に多く流れるように分配さ
れ、出力端Ｔ３，Ｔ４から出力される。

【００２０】そして、電位Ｖ_cがＶ_DD−｜Ｖ_thp｜より
も高くなると、ＦＥＴ（Ｍ１，Ｍ２）で構成される差動
対はオフ状態となる。このとき、ＦＥＴ（Ｍ３，Ｍ５）
のゲート・ソース間には電圧（Ｖ１−Ｖ_b2）が印加さ
れ、ＦＥＴ（Ｍ４，Ｍ６）のゲート・ソース間には電圧
（Ｖ２−Ｖ_b1）が印加される。ここで、Ｖ_b2は、Ｖ₂に
連動し、Ｖ_b1はＶ₁に連動するようバイアス回路で制御
されている。

【００２１】従って、入力電位Ｖ１とＶ２とで、大きい
電位の入力をもつ方のゲート・ソース間電圧が大きくな
る。そして、電流源Ｉ１からの電流は、ゲート・ソース
間の電圧の大きさに応じてＦＥＴ（Ｍ３，Ｍ５）側、及
びＦＥＴ（Ｍ４，Ｍ６）側に分配されるので、入力電位
Ｖ１，Ｖ２の大きさに応じて電流が分配されることにな
り、差動回路として動作する。

【００２２】また、ＦＥＴ（Ｍ５）のドレインが出力端
Ｔ４に接続され、ＦＥＴ（Ｍ６）のドレインが出力端Ｔ
３に接続されるのは、ＦＥＴ（Ｍ１，Ｍ２）で構成され
る差動対と方向性を一致させるためである。

【００２３】このようにして、本実施例では、入力端Ｔ
１，Ｔ２の電位Ｖ１，Ｖ２が高くなり、ＦＥＴ（Ｍ１，
Ｍ２）がオフとなった場合でも、ＦＥＴ（Ｍ３〜Ｍ６）
で構成される差動対によって動作させることができる。
従って、動作範囲の広い差動入力回路を実現できる。

【００２４】また、ＦＥＴ（Ｍ１，Ｍ２）で構成される
差動対と、ＦＥＴ（Ｍ３〜Ｍ６）で構成される差動回路
は、ともに出力電流の向きが同じであるので、電流加算
回路は不必要となる。従って、回路の部品点数が減り、
縮小化、低コスト化を図ることができる。

【００２５】また、電位Ｖ_c（(1) 式参照）がＶ_DD−｜
Ｖ_thp｜よりも低く、かつ、Ｖ_thn＋｜Ｖ_thp｜より高
い場合には、ＦＥＴ（Ｍ１，Ｍ２）で構成される差動対
と、ＦＥＴ（Ｍ３〜Ｍ６）で構成される差動対がともに
動作状態となる。この際においても、当該差動回路には
唯一の電流源Ｉ１からのみ電流が与えられるので、差動
で得られる出力電流の和は一定であり出力がばらつくこ
とはない。

【００２６】図２は、前記第１実施例のバイアス回路Ｂ
１の具体的な例を示す構成図である。同図に示すバイア
ス回路Ｂ１は、入力端Ｔ１の電位をレベルシフトして、
ＦＥＴ（Ｍ６）のゲートに印加するためのバイアス電位
Ｖ_b1を発生するレベルシフ回路Ｌ１と、入力端Ｔ２の電
位をレベルシフトして、ＦＥＴ（Ｍ５）のゲートに印加
するためののバイアス電位Ｖ_b2を発生するレベルシフト
回路Ｌ２とで構成されている。

【００２７】図３、図４は、前記第１実施例の変形例を
示しており、図３では、バイアス回路Ｂ１が入力端Ｔ１
の端子電位Ｖ１を用いて、ＦＥＴ（Ｍ５，Ｍ６）のゲー
トに印加するバイアス電位Ｖ_bを発生する例を示してい
る。また、これとは反対に図４では、バイアス回路Ｂ１
が入力端Ｔ２の端子電子Ｖ２を用いて、ＦＥＴ（Ｍ５，
Ｍ６）のゲートに印加する電位を発生する例を示してい
る。

【００２８】図５は、本発明の第２実施例を示す構成図
であり、図２に示した回路を差動増幅回路に適用した例
である。この例では、導電型が図２の例に対して反対と
なっている。即ち、ＦＥＴ（Ｍ１，Ｍ２，Ｍ５，Ｍ６）
がＮ−ＭＯＳであり、ＦＥＴ（Ｍ３，Ｍ４）がＰ−ＭＯ
Ｓとなっている。

【００２９】同図において、レベルシフト回路Ｌ１は、
電流源Ｉ２と、Ｐ−ＭＯＳＦＥＴ（Ｍ９）と、Ｐ−ＭＯ
ＳＦＥＴ（Ｍ７）との直列接続で構成され、ＦＥＴ（Ｍ
７）のゲートは入力端Ｔ１と接続される。そして、ＦＥ
Ｔ（Ｍ９）のゲートとＦＥＴ（Ｍ６）のゲートが接続さ
れている。

【００３０】一方、レベルシフト回路Ｌ２もこれと同一
の構成であり、電流源Ｉ３と、Ｐ−ＭＯＳＦＥＴ（Ｍ１
０）と、Ｐ−ＭＯＳＦＥＴ（Ｍ８）の直列接続で構成さ
れ、ＦＥＴ（Ｍ８）のゲートは入力端子（Ｔ２）に接続
されている。また、ＦＥＴ（Ｍ１０）のゲートとＦＥＴ
（Ｍ５）のゲートが接続されている。なお、抵抗Ｒ１，
Ｒ２は差動入力回路の負荷である。

【００３１】このような構成において、いま、入力端Ｔ
１の電位Ｖ１が上昇すると、ＦＥＴ（Ｍ３）のＶ_gs（ゲ
ート・ソース間電圧）が下がり、ＦＥＴ（Ｍ３）に流れ
込む電流量が減少する。従って、この分の電流がＦＥＴ
（Ｍ６）のゲートに流れ込み、これによってＦＥＴ（Ｍ
６）のＶ_gsが大きくなる。

【００３２】一方、入力端Ｔ２の電位Ｖ２は、電位Ｖ１
に比べて相対的に低くなるので、ＦＥＴ（Ｍ４）のＶ_gs
が高くなる。これによって、ＦＥＴ（Ｍ６，Ｍ４）を流
れる電流が増加し、差動増幅器として動作するのであ
る。差動出力は出力端子（Ｔ６，Ｔ７）から出力される
ことになる。

【００３３】図６は、図５で説明した実施例の第１の変
形例をバイポーラトランジスタを用い構成したもので、
トランジスタＱ１のベースには、入力端子Ｔ１の入力信
号をトランジスタＱＬ１、電流源ＩＬ１で構成されるレ
ベルシフト回路を介して、また、トランジスタＱ２のベ
ースには、入力端子Ｔ２の入力信号をトランジスタＱＬ
２、電流源ＩＬ２で構成されるレベルシフト回路を介し
て接続している。これによりコモンモード電圧ＶｃがＧ
ＮＤ電位付近となってもトランジスタＱ１，Ｑ２のコレ
クタ・エミッタ間の電圧を確保しトランジスタＱ１，Ｑ
２が抵抗Ｒ１，Ｒ２による電圧効果により飽和するのを
防ぐことができる。

【００３４】図７に示す第２の変形例のように、図５の
トランジスタＱ１，Ｑ２をダーリントン接続したトラン
ジスタＱＡ１，ＱＢ１とＱＡ２，ＱＢ２に各々置き換え
ても良い。この場合はレベルシフト回路は含まない。

【００３５】図８は、本発明の第３実施例を示す構成図
であり、図１に示した差動入力回路を２段構成の演算増
幅器に適用した例を示している。

【００３６】同図に示すバイアス回路Ｂ１は、Ｎ−ＭＯ
ＳＦＥＴ（Ｍ７，Ｍ８）の並列接続と、Ｐ−ＭＯＳＦＥ
Ｔ（Ｍ９）、及び電流源Ｉ２とが直列に接続されて構成
されており、ＦＥＴ（Ｍ７）のゲートは入力端Ｔ１に接
続され、ＦＥＴ（Ｍ８）のゲートは入力端Ｔ２に接続さ
れている。そして、ＦＥＴ（Ｍ９）のゲートは、ＦＥＴ
（Ｍ５，Ｍ６）のゲートにそれぞれ接続されている。

【００３７】また、ＦＥＴ（Ｍ１〜Ｍ６）で構成される
差動回路の出力側には、負荷としてＦＥＴ（Ｍ１１，Ｍ
１２）から成るカレントミラー回路ＬＤ１が接続されて
いる。更に、電源Ｖ_DDには電流源Ｉ４が接続され、この
出力側は出力端Ｔ５に接続されるとともにＮ−ＭＯＳＦ
ＥＴ（Ｍ１３）のドレインに接続される。そして、該Ｆ
ＥＴ（Ｍ１３）のゲートは、ＦＥＴ（Ｍ１２）のドレイ
ンと接続されるとともに、位相補償用のコンデンサＣ１
を介してＦＥＴ（Ｍ１３）のドレインとも接続されてい
る。

【００３８】このような構成によれば、各入力端Ｔ１，
Ｔ２の電位Ｖ１，Ｖ２のうち高い電位の方をレベルシフ
トしてＦＥＴ（Ｍ５，Ｍ６）のゲートにバイアス電位を
与えるように動作する。

【００３９】いま、入力端Ｔ１の入力電位Ｖ１が上昇す
ると、第１実施例で説明したように、ＦＥＴ（Ｍ１２）
側に多くの電流が流れ、ＦＥＴ（Ｍ１１）に流れる電流
が少なくなる。従って、カレントミラーの動作によって
ＦＥＴ（Ｍ１２）に流れ込む電流が制限されるので、余
分な電流がＦＥＴ（Ｍ１３）のゲートに流入し、電位を
上昇させる。これによって、電流源Ｉ４からの電流がＦ
ＥＴ（Ｍ１３）を通過して流れるので、端子Ｔ５の電位
は下がる。

【００４０】また、端子Ｔ２の電位が上昇すると、ＦＥ
Ｔ（Ｍ１１）に流れる電流が増加する。従って、ＦＥＴ
（Ｍ１２）は電流源Ｉ４から電流を引くことになり、Ｆ
ＥＴ（Ｍ１３）はオフとなる。これによって、端子Ｔ５
の電位は上昇する。こうして、演算増幅器として動作す
るのである。

【００４１】図９、図１０、図１１は、第３実施例の変
形例であり、図９は２個のレベルシフト回路Ｌ１，Ｌ２
を用いて構成した例である。また図１０は、入力端Ｔ２
の電位Ｖ２に基づいてバイアス電位Ｖ_bを出力するバイ
アス回路Ｂ１を用いて構成した例であり、図１１は、入
力端Ｔ１の電位Ｖ１に基づいてバイアス電位Ｖ_bを出力
するバイアス回路Ｂ１を用いて構成した例である。

【００４２】図１２は本発明が適用された差動入力回路
の第４実施例を示す構成図をバイポーラトランジスタを
用いて構成したものである。この第４実施例はバイアス
電圧を出力電圧に応じて与えるものである。

【００４３】図示のように、電源Ｖ_DDには電流源Ｉ１が
接続され、該電流源Ｉ１の出力端は４方向に分岐してい
る。そして、この分岐先は、ＰＮＰトランジスタＱ１の
エミッタと、ＰＮＰトランジスタＱ２のエミッタと、Ｎ
ＰＮトランジスタＱ３のコレクタと、ＮＰＮトランジス
タＱ４のコレクタに接続されている。また、トランジス
タＱ１，Ｑ３のベースは、入力端Ｔ１と接続されてお
り、トランジスタＱ２，Ｑ４のベースは入力端Ｔ２と接
続されている。

【００４４】更に、トランジスタＱ３のエミッタはＰＮ
ＰトランジスタＱ５のエミッタと接続され、トランジス
タＱ４のエミッタはＰＮＰトランジスタＱ６のエミッタ
と接続されている。そして、トランジスタＱ５とＱ２の
コレクタどうしが接続され、トランジスタＱ６とＱ１の
コレクタどうしが接続され、これらの各接続点は、出力
端子Ｔ３，Ｔ４に接続されると共に、バイアス回路Ｂ１
の加算器Ａ１に接続される。また、トランジスタＱ５，
Ｑ６のベースは比較部ＣＭＰの出力側に接続されてい
る。

【００４５】そして、該比較器ＣＭＰのプラス入力端子
には、加算器Ａ１の出力が接続され、マイナス入力端子
には、入力側が電源Ｖ_DDに接続された電流源Ｉ５の出力
端が接続される。なお、電流源Ｉ５の電流値はＩ１より
もやや低い値に設定されている。

【００４６】このような構成において、トランジスタＱ
１，Ｑ２で構成される差動対は入力端Ｔ１，Ｔ２のコモ
ンモード電位が、Ｖ_DD−｜Ｖ_be｜（ただし、Ｖ_beはベー
ス・エミッタ間電圧）まで動作する。この動作範囲内で
は、加算器Ａ１に入力する電流の和はＩ１と等しくなる
ので、比較器ＣＭＰの出力は、Ｉ１＞Ｉ５なのでＶ_DDに
近いプラスの高電位となる。従って、トランジスタＱ
５，Ｑ６は共にオフとなり、トランジスタＱ１，Ｑ２の
みで動作する。

【００４７】その後、入力信号のコモンモード電位が高
くなり、Ｖ_DD−｜Ｖ_be｜を越えると、トランジスタＱ
１，Ｑ２は共にオフとなってしまう。これによって、加
算器Ａ１に供給される電流値が急激に減少するので、比
較器ＣＭＰの出力は最低電位Ｖ_SSに近づく。その結果、
トランジスタＱ５，Ｑ６がオンとなり、トランジスタＱ
３，Ｑ５、及びトランジスタＱ４，Ｑ６は差動回路とし
て動作するようになる。

【００４８】そして、このような動作では、いずれの場
合においても差動回路に供給される電流は電流源Ｉ１か
らのみなので、差動で得られる出力電流の和は一定であ
り、ばらつくことはない。更に、トランジスタＱ１，Ｑ
２で構成される差動対と、トランジスタＱ３，Ｑ５、及
びＱ４，Ｑ６で構成される差動回路は、共に出力電流の
方向が同一であるので、方向の異なる電流を加算するよ
うな電流加算回路は不必要となる。

【００４９】図１３は図１２で説明した第４実施例を２
段構成の演算増幅器に適用した例を示す構成図である。
同図に示すトランジスタＱ１１，Ｑ１２は、演算増幅器
の初段を構成する差動入力回路の負荷として動作すると
ともに、差動入力回路の出力電流を電圧に変換する。そ
して、電圧・電流変換を行なうトランジスタＱ２０，Ｑ
２１とともに図１２に示す加算器Ａ１を構成する。

【００５０】そして、求められた出力電流の和は、トラ
ンジスタＱ２２，Ｑ２３で構成されるカレントミラー回
路にて折り返され、電流源Ｉ５の出力電流と比較され
る。その結果、電流Ｉ５の方が小さいときには、バイア
ス回路Ｂ１の出力電圧が高くなりトランジスタＱ５，Ｑ
６をオフさせる。一方、電流Ｉ５の方が大きい場合、バ
イアス回路Ｂ１の出力電圧が下がりトランジスタＱ５，
Ｑ６がオンとなる。これによって、トランジスタＱ３，
Ｑ５、及びＱ４，Ｑ６から成る差動回路が動作するので
ある。

【００５１】図１４は、図１２で説明した第４実施例を
１段構成の演算増幅器に適用した例を示す構成図であ
る。同図に示すトランジスタＱ１１，Ｑ１２は、トラン
ジスタＱ３０〜Ｑ３３と出力段を構成するとともに、差
動入力回路の出力電流を電圧に変換する。そして、電圧
・電流変換を行うトランジスタＱ２０，Ｑ２１とともに
図１２に示す加算器Ａ１を構成する。そして、求められ
た電流の和により、図１３で説明したように、トランジ
タＱ５，Ｑ６のベース電位を与える。

【００５２】図１５は、図１２で説明した第４実施例を
初段に正帰還の負荷を持つ２段構成の演算増幅器に適用
した例を示す構成図である。同図に示すトランジスタＱ
１１，Ｑ１２は、トランジスタＱ３４，Ｑ３５と正帰還
の負荷を構成するとともに、差動入力回路の出力電流を
電圧に変換する。そして、電圧・電流変換を行うトラン
ジスタＱ２０，Ｑ２１とともに図１２に示す加算器Ａ１
を構成する。そして、求められた電流の和により、図１
３で説明したように、トランジスタＱ５，Ｑ６のベース
電位を与える。

【００５３】図１６は、本発明が適用された差動入力回
路の第５実施例を示す構成図である。この第５実施例は
バイアス電圧を差動対の動作状態に応じて与えるもので
ある。

【００５４】図示のように、このバイアス回路Ｂ１は、
トランジスタＱ１４，Ｑ１５で構成されトランジスタＱ
１，Ｑ２による差動対の動作状態を検出するダミーの差
動対と、このダミーの差動対用の電流源Ｉ６（電流値は
Ｉ１と同じ）と、基準電流源Ｉ５から構成されている。
そして、トランジスタＱ１４及びＱ１５のコレクタ電流
を加算したものと基準電流源Ｉ５の電流と比較して得ら
れるトランジスタＱ１４及びＱ１５のコレクタ電位をバ
イアス回路Ｂ１の出力電位としてトランジスタＱ５及び
Ｑ６のベースに印加する。

【００５５】即ち、トランジスタＱ１，Ｑ２が動作して
いるときには、これと同様にトランジスタＱ１４，Ｑ１
５も動作するので、トランジスタＱ１４，Ｑ１５のコレ
クタの電流和は電流Ｉ６（Ｉ１）と等しくなり、電流Ｉ
５との差分により、トランジスタＱ５、Ｑ６のベース電
位があがるため、トランジスタＱ５，Ｑ６はオフとな
る。

【００５６】そして、トランジスタＱ１，Ｑ２がオフす
ると、これと同様にトランジスタＱ１４，Ｑ１５もオフ
となり、トランジスタＱ１４，Ｑ１５のコレクタの電流
和は略零となる。従って、トランジスタＱ５，Ｑ６のベ
ースの電位が下がり、Ｑ５，Ｑ６がオンとなってＱ３，
Ｑ５、及びＱ４，Ｑ６から成る差動回路が動作するよう
になる。

【００５７】図１７は、本発明が適用された差動入力回
路の第６実施例を示す構成図である。

【００５８】この実施例では図１７に示すように、上述
の第５実施例のダミーの差動対の代わりに、トランジス
タＱ１及びＱ２による差動対の共通エミッタの電位をト
ランジスタＱ１６のベースに印加して、トランジスタＱ
１６のコレクタ電流と基準電流源Ｉ５の電流を比較する
ようにした。このような構成でも上述の第５実施例と同
様の効果が得られる。

【００５９】尚、上述の各実施例において、一部又は全
部のＦＥＴ又はバイポーラトランジスタを各々バイポー
ラトランジスタ又はＦＥＴに置き換えても同様の効果が
得られる回路を構成することが出来る。

【００６０】

【発明の効果】以上説明したように、本発明では、差動
入力回路の構成要素である電流源が１個であり、従来の
ように２個の電流源を用いないため、差動で得られる出
力電流の和が、電流源のマッチング誤差によりばらつく
ことはなくなる。

【００６１】また、従来、異なる導電型の差動対の出力
電流加算のため用いていた電流加算回路が必要なくな
り、回路規模の縮小化、及び低コスト化を図ることがで
きる。

【００６２】更に、従来、電流加算回路の誤差のため生
じていた差動で得られる出力電流和のばらつきを防止す
ることができる。また、演算増幅器の初段の差動入力回
路への適用も容易である。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す構成図である。

【図２】第１実施例のバイアス回路を２個のレベルシフ
ト回路で構成した例を示す説明図である。

【図３】端子Ｔ１の入力電位のみ用いてバイアス電位を
発生する例を示す説明図である。

【図４】端子Ｔ２の入力電位のみ用いてバイアス電位を
発生する例を示す説明図である。

【図５】本発明の第２実施例を示す構成図である。

【図６】第２実施例の変形例を示す構成図である。

【図７】第２実施例の変形例を示す構成図である。

【図８】本発明の第３実施例を示す構成図である。

【図９】第３実施例の変形例を示す構成図である。

【図１０】第３実施例の変形例を示す構成図である。

【図１１】第３実施例の変形例を示す構成図である。

【図１２】本発明の第４実施例を示す構成図である。

【図１３】第４実施例を演算増幅器に適用した例を示す
構成図である。

【図１４】図１３の演算増幅器の変形例を示す構成図で
ある。

【図１５】図１３の演算増幅器の変形例を示す構成図で
ある。

【図１６】本発明の第５実施例を示す構成図である。

【図１７】本発明の第６実施例を示す構成図である。

【符号の説明】

Ｍ１第１のＦＥＴＭ２第２のＦＥＴＭ３第３のＦＥＴＭ４第４のＦＥＴＭ５第５のＦＥＴＭ６第６のＦＥＴＩ１電流源Ｂ１バイアス回路Ｔ１第１の入力端Ｔ２第２の入力端Ｔ３第１の出力端Ｔ４第２の出力端Ｑ１第１のバイポーラトランジスタ（ＰＮＰ）Ｑ２第２のバイポーラトランジスタ（ＰＮＰ）Ｑ３第３のバイポーラトランジスタ（ＮＰＮ）Ｑ４第４のバイポーラトランジスタ（ＮＰＮ）Ｑ５第５のバイポーラトランジスタ（ＰＮＰ）Ｑ６第６のバイポーラトランジスタ（ＰＮＰ）

Claims

(57)【特許請求の範囲】

【請求項１】電流源に接続された第１と第２のＦＥＴ
型トランジスタからなる第１の差動対であって、前記第
１と第２のＦＥＴ型トランジスタは、第１と第２の入力
端子に印加された入力電圧に応じた電圧を受けるゲート
電極を有し、各々第１と第２の出力端子に接続されたも
のと、第１と第２のＦＥＴ型トランジスタ組からなる第２の差
動対であって、前記第１と第２のＦＥＴ型トランジスタ
組の各々は互いに異なる導電型の２つのＦＥＴ型トラン
ジスタで互いのソース電極同志が接続されたものからな
り、前記第２の差動対は前記第１の差動対と並列に前記
電流源に接続され、前記第１と第２のＦＥＴ型トランジ
スタ組の各々の２つのＦＥＴ型トランジスタのうち前記
第１の差動対のＦＥＴ型トランジスタと異なる導電型を
持つ一方は、各々前記第１と第２の入力端子に印加され
た入力電圧に応じた電圧を受けるゲート電極を有し、一
方前記第１と第２のＦＥＴ型トランジスタ組の各々の２
つのＦＥＴ型トランジスタのうち前記第１の差動対のＦ
ＥＴ型トランジスタを同じ導電型を持つ他方は各々前記
第２と第１の出力端子に接続されたものと、前記第２の差動対の第１と第２のＦＥＴ型トランジスタ
組の各々２つのＦＥＴ型トランジスタのうち前記第１の
差動対のＦＥＴ型トランジスタと同じ導電型を持つ方の
ゲート電極にバイアス電圧を与えるバイアス回路と、を有することを特徴とする差動入力回路。
【請求項２】電流源に接続された第１と第２のバイポ
ーラ型トランジスタからなる第１の差動対であって、前
記第１と第２のバイポーラ型トランジスタは、第１と第
２の入力端子に印加された入力電圧に応じた電圧を受け
るベース電極を有し、各々第１と第２の出力端子に接続
されたものと、第１と第２のバイポーラ型トランジスタ組からなる第２
の差動対であって、前記第１と第２のバイポーラ型トラ
ンジスタ組の各々は互いに異なる極性の２つのバイポー
ラ型トランジスタで互いのエミッタ電極同志が接続され
たものからなり、前記第２の差動対は前記第１の差動対
と並列に前記電流源に接続され、前記第１と第２のバイ
ポーラ型トランジスタ組の各々の２つのバイポーラ型ト
ランジスタのうち前記第１の差動対のバイポーラ型トラ
ンジスタと異なる極性を持つ一方は、各々前記第１と第
２の入力端子に印加された入力電圧に応じた電圧を受け
るベース電極を有し、一方前記第１と第２のバイポーラ
型トランジスタ組の各々の２つのバイポーラ型トランジ
スタのうち前記第１の差動対のバイポーラ型トランジス
タを同じ極性を持つ他方は各々前記第２と第１の出力端
子に接続されたものと、前記第２の差動対の第１と第２のバイポーラ型トランジ
スタ組の各々２つのバイポーラ型トランジスタのうち前
記第１の差動対のバイポーラ型トランジスタと同じ極性
を持つ方のベース電極にバイアス電圧を与えるバイアス
回路と、を有することを特徴とする差動入力回路。
【請求項３】前記第１の差動対は、前記電流源に接続
されたソース電極、前記第１の入力端子に接続されたゲ
ート電極、および前記第１の出力端子に接続されたドレ
イン電極を有する前記第１のＦＥＴ型トランジスタと、
前記電流源に接続されたソース電極、前記第２の入力端
子に接続されたゲート電極、および前記第２の出力端子
に接続されたドレイン電極を有する前記第２のＦＥＴ型
トランジスタとを備え、前記第１のＦＥＴ型トランジスタ組は、前記第１の入力
端子に接続されたゲート電極および前記電流源に接続さ
れたドレイン電極を有する第３のＦＥＴ型トランジスタ
と、該第３のＦＥＴ型トランジスタのソース電極に接続
されたソース電極、前記バイアス回路に接続されたゲー
ト電極および前記第２の出力端子に接続されたドレイン
電極を有する第５のＦＥＴ型トランジスタとを備え、前記第２のＦＥＴ型トランジスタ組は、前記第２の入力
端子に接続されたゲート電極および前記電流源に接続さ
れたドレイン電極を有する第４のＦＥＴ型トランジスタ
と、該第４のＦＥＴ型トランジスタのソース電極に接続
されたソース電極、前記バイアス回路に接続されたゲー
ト電極および前記第１の出力端子に接続されたドレイン
電極を有する第６のＦＥＴ型トランジスタとを備える、ことを特徴とする請求項１記載の差動入力回路。
【請求項４】前記第１の差動対は、前記電流源に接続
されたエミッタ電極、前記第１の入力端子に接続された
ベース電極、および前記第１の出力端子に接続されたコ
レクタ電極を有する前記第１のバイポーラ型トランジス
タと、前記電流源に接続されたエミッタ電極、前記第２
の入力端子に接続されたベース電極、および前記第２の
出力端子に接続されたコレクタ電極を有する前記第２の
バイポーラ型トランジスタとを備え、前記第１のバイポーラ型トランジスタ組は、前記第１の
入力端子に接続されたベース電極および前記電流源に接
続されたコレクタ電極を有する第３のバイポーラ型トラ
ンジスタと、該第３のバイポーラ型トランジスタのエミ
ッタ電極に接続されたエミッタ電極、前記バイアス回路
に接続されたベース電極および前記第２の出力端子に接
続されたコレクタ電極を有する第５のバイポーラ型トラ
ンジスタとを備え、前記第２のバイポーラ型トランジスタ組は、前記第２の
入力端子に接続されたベース電極および前記電流源に接
続されたコレクタ電極を有する第４のバイポーラ型トラ
ンジスタと、該第４のバイポーラ型トランジスタのエミ
ッタ電極に接続されたエミッタ電極、前記バイアス回路
に接続されたベース電極および前記第１の出力端子に接
続されたコレクタ電極を有する第６のバイポーラ型トラ
ンジスタとを備える、ことを特徴とする請求項２記載の差動入力回路。
【請求項５】前記バイアス回路は前記バイアス電圧を
前記入力電圧に基づいて求めることを特徴とする請求項
１または２記載の差動入力回路。