KR940011025B1 - 푸시-풀 트랜스 콘덕턴스 연산증폭기 - Google Patents

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Abstract

내용 없음.

Description

푸시-풀 트랜스 콘덕턴스 연산증폭기
제 1 도는 종래의 연산증폭기의 회로도.
제 2 도는 종래의 연산증폭기에 의한 시간 대 출력 전압의 특성 곡선도.
제 3 도는 본 발명의 연산증폭기의 회로도.
제 4 도는 본 발명의 연산증폭기에 의한 시간 대 출력 전압의 특성 곡선도.
본 발명은 푸시-풀 트랜스 콘덕턴스 연산증폭기에 관한 것으로, 보다 상세하게는 정적 전력소모를 줄이고 큰 값의 슬루레이트(slew rate)를 가지는 푸시-풀 트랜스 콘덕턴스 연산증폭기에 관한 것이다.
일반적으로 연산증폭기는 아날로그 계산기용의 직류증폭기로서 개발되었지만 집적회로의 기술과 더불어 집적회로 연산증폭기의 출현으로 안정하고도 염가인 것을 쉽게 입수할 수 있게 되어 트랜지스터와 같은 정도로 편리하게 사용할 수 있게 되었다. 그리하여 지금은 아날로그 계산기용으로서 보다는 오히려 능동 회로망의 중요한 기본 구성요소로서 거의 모든 아날로그 시스템 분야에 이용되기에 이르러 디지탈 시스템에서 마이크로 프로세서가 차지하는 역할을 비견하는 자리를 아날로그 시스템에서 차지하게 되었다.
연산증폭기는 기본적으로는 매우 큰 이득의 직렬 차동 증폭기로서 보통은 언제나 이득대역폭을 제어하기 위한 외부귀환회로를 가지고 있다. 연산증폭기의 내부는 많은 트랜지스터, 다이오드, 저항 등으로 구성되어 있지만 사용자는 그 내부구조에 일일히 관여할 필요없이 외부에 나타나 있는 단자 상호간의 전압-전류 특성에 주목하기만 하면 되며 이것을 저항기나 캐패시터와 마찬가지로 어떤 하나의 기능을 가지는 회로소자로 취급할 수 있다. 일반적으로 하나 또는 수종의 기능을 가지는 회로를 단일체의 소자라 볼때 이를 능동소자라 부르기도 한다.
최근, 용량성 부하를 갖는 푸시-풀 차동 연산증폭기가 많이 사용되는데 제 1 도가 그 예이다.
이러한 일반적인 푸시-풀 차동 연산증폭기는 차동 입력이 인가되는 입력단 트랜지스터(M1,M2,M3,M4), 푸시-풀 구조를 가지면서 용량성 부하(CL)를 구동하는 출력단 트랜지스터(M6,M7), 상기 출력단 트랜지스터(M7)의 전류를 구동시키기 위한 트랜지스터(M8,M9) 및 상기 차동 입력단에 전류를 공급하는 전류원 트랜지스터(M5)로 구성된다.
제 1 도의 푸시-풀 차동 연산증폭기에 있어서 비반전 입력단의 트랜지스터(M2)와 반전 입력단의 트랜지스터(M1)의 각 게이트에 인가되는 전위가 같을때, 두 입력단을 통하여 흐르는 전류는 같다. 따라서, 이 회로에서 옵셋을 무시한다면 출력단의 출력전압(Vout)은 OV이다. 그러나, 비반전 입력단자의 전위(Vin+)가 반전 입력단자의 전위(Vin-)보다 높을 경우 (Vin+〉Vin-), 트랜지스터(M2)를 통하여 흐르는 전류(I1)은 트랜지스터(M1)을 통하여 흐르는 전류(I2)보다 크게 된다. 그 결과로 트랜지스터(M4)와 전류미러를 구성하는 트랜지스터(M6)에 흐르는 전류(I3)는 (S6/S4)×I1만큼의 전류가 흐르게 된다. 여기서, S6,S4는 각각 트랜지스터(M6,M4)의 S6=(W/L)6, S4(W/L)4을 나타내며, W는 트랜지스터의 채널폭, L은 채널길이를 나타낸다. 트랜지스터(M3)와 전류미러를 구성하는 트랜지서터(M8)에 흐르는 전류는 (S8/S3)×I2의 비로 감소하고 트랜지스터(M9)와 전류미러를 구성하는 트랜지스터(M7)를 통해 흐르는 전류(I4)도 감소하게 된다.
그러므로, Vin+〉〉Vin-일때, 전류는 I3〉〉I4의 관계가 성립되어 용량성 부하(CL)에 효과적으로 전류를 공급한다. 한편, Vin+〈〈Vin-일때는 I3〈〈I4의 관계가 성립되어 용량성 부하(CL)에 충전된 전하를 효과적으로 방전한다. 따라서, 단위 시간에 대한 출력 전압의 최대변화율(dv/dt)을 나타내는 슬루레이트는 다음의 관계식이 성립한다.
SR=1/CLㆍAㆍ│I3/I1│…………………………(1)
상기 식(1)에서 알 수 있는 바와 같이 슬루레이트를 크게 하기 위해서는 전류원(M5)에서 공급하는 전류(I)를 크게 하거나 용량성 부하(CL)의 값을 작게 하여야 한다. 그러나, CL을 고정된 상수로 볼때 전류원(M5)의 전류값을 크게 하여야 함을 알 수 있다. 따라서, 연산증폭기의 정적 전력 소모도 크게 된다.
제 2 도는 상기 제 1 도의 푸시-풀 차동 연산증폭기에 대한 시간 대 출력 전압의 관계를 도시한 그래프로서, 이에 의해 입력신소(Vin)에 대한 출력신호(Vout)의 응답특성을 알 수 있다.
시간 0μsec에서 2.0μsec까지는 비반전 입럭단자의 전위(Vin+)가 반전 입력단자의 전위(Vin-)보다 클때 즉, Vin+〉〉Vin-인 경우를 나타내고, 시간 2.0μsec 이후는 Vin+〈〈Vin-인 경우를 나타낸 것이다.
제 2 도에 도시된 바와 같이 출력 전압(Vout)이 -3.0V에서 3.0V로 상승하기 까지는 약 0.7μsec의 시간이 소요됨을 알 수 있다. 마찬가지로 3.0V에서 -3.0V로 전압하강시에는 약 0.9μsec의 많은 시간이 소요된다.
그러므로, 이와 같은 연산 증폭기에 의하면 회로의 응답속도가 느려지게 되는 단점이 있다.
따라서, 본 발명의 목적은 정적 소비 전력을 줄이면서, 응답속도를 빠르게 하는 푸시-풀 트랜스 콘덕턴스 연산증폭기를 제공하는데 있다.
본 발명의 다른 목적은 빠른 출력응답과 큰 슬루레이트를 갖는 푸시-풀 트랜스 콘덕턴스 연산증폭기를 제공하는데 있다.
상술된 본 발명의 목적을 달성하기 위한 푸시-풀 트랜스 콘덕턴스 연산증폭기는 반전 입력단을 이루는 제1 및 제 2 트랜지스터와 비반전 입력단을 이루는 제3 및 제 4 트랜지스터로 형성된 차동 입력 증폭단, 상기 제 2 트랜지스터와 전류미러를 형성하는 제5 및 제 6 트랜지스터, 상기 제 4 트랜지스터와 전류미러를 형성하는 제7 및 제 8 트랜지스터, 상기 제 7 트랜지스터와 함께 제 1 인버터 회로를 형성하는 제 9 트랜지스터, 상기 제 9 트랜지스터와 전류미러를 형성하며, 상기 제 5 트랜지스터와 제 2 인버터 회로를 형성하는 제 10 트랜지스터, 상기 제 8 트랜지스터와 제 3 인버터 회로를 구성하는 제 11 트랜지스터, 상기 제 11 트랜지스터와 전류미러를 형성하며, 상기 제 6 트랜지스터와 제 4 인버터 회로를 형성하는 제 12 트랜지스터, 상기 제1 및 제 3 트랜지스터의 공통 소오스 단자와 부전원 사이에 삽입되는 정전류원, 상기 정전류원과 병렬로 접속되며 상기 제 1인버터 회로의 출력에 의해 구동되는 제 1 가변 전류공급원, 상기 정전류원과 병렬로 접속되며 상기 제 4 인버터 회로의 출력에 의해 구동되는 제 2 가변 전류공급원, 상기 제 4 트랜지스터와 전류미러를 형성하는 제 13 트랜지스터, 및 상기 제 13 트랜지스터와 푸시-풀 출력단을 이루며 상기 제 10 트랜지스터와 전류미러를 형성하는 제 14 트랜지스터로 구성되며, 상기 제 13 트랜지스터와 상기 제 14 트랜지스터와의 접속점으로부터 용량성 부하를 구동하기 위한 출력을 발생하는 것을 특징으로 한다.
이하 본 발명의 보다 상세한 내용은 첨부된 도면을 참고하여 설명한다.
제 3 도는 본 발명의 푸시-풀 트랜스 콘덕턴스 연산증폭기의 회로도를 나타낸 것이다.
먼저, 차동입력단은 반전 입력단을 구성하는 트랜지스터(M1,M3)와 비반전 입력단을 구성하는 트랜지스터(M2,M4)로 구성된다. 상기 반전 입력단의 부하 트랜지스터(M3)는 트랜지스터(M13과 M8)와 함께 각각 전류미러를 구성한다. 상기 트랜지스터(M8)은 트랜지스터(M9)와 인버터 회로를 구성하며, 상기 트랜지스터(M9)는 트랜지스터(M15 및 M7)와 함께 전류미러를 구성한다.
다음, 상기 비반전 입력단(M2,M4)의 부하 트랜지스터(M4)는 트랜지스터(M16,M11,M6)과 각각 전류미러를 구성하고, 상기 트랜지스터(M4)와 전류미러를 구성하는 트랜지스터(M16)은, 상기 트랜지스터(M9)와 전류미러를 구성하는 트랜지스터(M15)와 함께 인버터 회로를 구성하며, 상기 인버터 회로의 출력(V1)은 가변 전류공급원 역할을 하는 트랜지스터(M17)의 게이트에 연결된다. 상기 트랜지스터(M4)와 전류미러를 구성하는 트랜지시터(M11)은 트랜지스터(M10)과 함께 인버터 회로를 구성하고, 상기 트랜지스터(M10)과 전류미러를 구성하는 트랜지스터(M12)는 상기 트랜지스터(M13)과 함께 인버터 회로를 구성한다. 또한, 인버터 회로를 구성하는 트랜지스터(M12와 M13)의 출력(V2)은 가변 전류공급원 역할을 하는 트랜지스터(M14)의 게이트에 연결된다.
한편 트랜지서트(M5)는 드레인 단자가 전류공급원 역할을 하며 가변전류원인 트랜지스터(M14와 M17)의 드레인에 공통으로 연결되어 구성된다.
또한 비반전 입력단의 부하 트랜지스터(M4)와 함께 전류미러를 구성하는 트랜지스터(M6)는 트랜지스터(M7)와 함께 푸시-풀 출력단을 형성하며, 트랜지스터(M6)와 트랜지스터(M7)와의 접속점으로부터 연산증폭기의 출력(Vout)을 얻으며, 이에 의해 출력에 접속된 용량성 부하(CL)를 구동한다.
그리고 종래와 동일하게 출력단(M6, M7)에 정전류를 공급하기 위해 트랜지스터(M7)은 트랜지스터(M9)와 전류미러를 구성하도록 접속되어 있다.
한편 트랜지스터(M9)의 드레인에는 반전 입력단의 부하 트랜지스터(M3)와 전류미러를 구성하는 트랜지스터(M8)가 접속되어 트랜지스터(M9)로 일정한 전류를 공급한다.
상기 트랜지스터(M1 내지 M9)는 기본적인 트랜스 콘덕턴스 연산증폭기의 회로를 나타낸다.
이번에는 상기한 본 발명의 푸시-풀 트랜스 콘덕턴스 연산증폭기의 동작을 살펴보자.
반전 입력단의 트랜지스터(M1)의 게이트에 인가되는 전위(Vin-)와 비반전 입력단의 트랜지스터(M2)의 게이트에 인가되는 전위(Vin+)가 같을때, 기본적인 트랜스 콘덕턴스 연산증폭기의 상태와 같다. 즉, 옵셋을 무시할 경우 출력단의 전압은 OV이다. 이때 차동 압력단에 공급되는 전류는 전류공급원 트랜지스터(M5)에 의해 공급되며, 가변 전류공급원 트랜지스터(M14,M17)은 오프 상태에 머무르게 된다.
한편, Vin+〉〉Vin-일때, 트랜지스터(M2와 M4)로 구성되는 비반전 입력단을 흐르는 전류(I11)은 반전입력단을 구성하는 상기 트랜지스터(M1, M3)를 흐르는 전류(I12)보다 많이 흐르게 된다. 그 결과로 상기 트랜지스터(M4)와 전류미러를 구성하는 상기 트랜지스터(M11)를 통해 흐르는 전류는 두 트랜지스터의 크기 비인 S11/S14의 I11배 만큼 흐른다.
상기 트랜지스터(M11)과 인버터 회로를 구성하는 상기 트랜지스터(M10)은 상기 트랜지스터(M12)와 전류미러를 구성하여 상기 트랜지스터(M12)를 통하여 정전류가 흐르게 되고, 상기 트랜지스터(M12)와 인버터 회로를 구성하는 상기 트랜지스터(M13)은 반전 차동 입력단의 부하 트랜지스터(M3)와 전류미러를 구성하기 때문에 상기 트랜지스터(M14)의 게이트가 연결된 상기 트랜지스터(M12)의 드레인은 전압(Vss)에 가깝게 되어 가변 전류공급원 트랜지스터(M14)를 통하여 전류는 거의 흐르지 않게 된다.
또한, 상기 비반전 입력단(M2, M4)의 전류증가로 반전 입력단(M1, M3)의 전류를 감소하므로 상기 부하 트랜지스터(M3)와 전류미러를 구성하는 트랜지스터(M13 및 M8)을 통하여 흐르는 전류도 감소하게 된다. 따라서, 트랜지스터(M9)의 드레인과 소오스간의 전압(VDS9)는 트랜지스터(M15)의 게이트-소오스간의 전압(VNS15)와 같게 된다. 그러므로, 트랜지스터(M15)을 통해 흐르는 전류는 감소한다. 그러나 비반전 입력단의 부하 트랜지스터(M4)와 전류미러를 구성하는 트랜지스터(M16)의 전류는 증가하므로 가변 전류공급원 트랜지스터(M17)을 통해 흐르는 전류는 증가하게 되고 비반전 입력단으로 흐르는 전류(I11)은 Δ1만큼 더 흐르게 된다.
비반전 입력단으로 흐르는 전류(I11)가 종래보다 ΔI만큼 더 흐르게 되어 부하 트랜지스터(M4)와 전류미러를 형성하는 푸시-풀 출력단의 트랜지스터(M6)에 더 큰 전류가 공급되고, 한편 반전 입력단으로 흐르는 전류가 감소되며 따라서 트랜지스터(M8)를 통하여 흐르는 전류가 감소되어, 그 결과 푸시-풀 출력단의 트랜지스터(M7)를 통하여는 거의 전류가 흐르지 않고 대부분 용량성 부하(CL)를 통하여 전류가 흘러 출력전압(Vout)가 급격히 상승한다.
상기 식(1)에서 보았듯이 가변 전류공급원을 통하여 전류가 더 많이 공급될때의 슬루레이트(SR)는 증가하게 되며, 이때의 슬루레이트는 다음식(2)와 같이 된다.
SR=1/CLㆍAXㆍ│1II-I12│……………………………(2)
여기서, A는 피드 백 인자(feedback factor)이다.
만일, Vin+〈〈Vin-즉, 반전 입력단에 인가되는 전위(Vin-)가 비반전 입력단에 인가되는 전위(Vin+)보다 클때 상기 반전 입력단(M1,M3)을 통해 흐르는 전류(I12)는 상기 비반전 입력단(M2,M4)를 통해 흐르는 전류(I11)보다 크게 되어 트랜지스터(M3)와 전류미러를 구성하는 트랜지스터(M8,M13) 각각에 흐르는 전류는 상기 트랜지스터의 크기비 만큼 증가하게 된다. 그러므로, 트랜지스터(M9)와 전류미러를 구성하는 트랜지스터(M15)의 전류도 증가하게 된다.
상대적으로 트랜지스터(M4)와 전류미러를 구성하는 트랜지스터(M16,M11,M6)의 전류는 감소하게 된다. 트랜지스터(M15)를 통하여 흐르는 전류가 트랜지스터(M16)을 통하여 흐르는 전류보다 많게 되어 V1의 전압은 Vss에 가깝게 되므로 가변 전류공급원(M17)을 통하여 전류는 거의 흐르지 않는다.
한편 트랜지스터(M4)와 전류미러를 구성하는 트랜지스터(M11)의 전류는 감소하고, 따라서 트랜지스터(M11)에 연결된 트랜지스터(M10)도 적게 흐른다. 그 결과 트랜지스터(M10)과 전류미러를 구성하는 트랜지스터(M12)를 통해 흐르는 전류는 감소하고, 한편 트랜지스터(M12)와 인버터를 구성하는 트랜지스터(M13)의 전류는 반전 입력단의 전류 증가에 따라 상대적으로 증가하고 그 결과 트랜지스터(M14)가 구동되어 ΔI=Aㆍ│I11-I12│만큼 증가하게 된다.
또한, 상기 반전 입력단을 통해 흐르는 전류(I12)는 ΔI 만큼 더 흐르게 되고 이에 따라 트랜지스터(M3)와 전류미러를 형성하는 트랜지스터(M8)를 통하여 더 많은 전류가 흐르게 되어 증가한 전류는 트랜지스터(M9)와 전류미러를 구성하는 트랜지스터(M7)를 통해 더욱 많이 흐르게 된다. 따라서 용량성 부하(CL)에 충전되어 있는 전하가 급속히 트랜지스터(M7)을 통해 방전된다. 그 결과 슬루레이트가 증가하고 응답속도는 더 빠르게 된다.
제 4 도는 본 발명의 푸시-풀 트랜스 콘덕턴스 연산증폭기에 의하여 얻어진 시간 대 출력 전압의 특성 곡선도이다.
제 4 도에 도시된 바와 같이, Vin+〉〉Vin-인 경우 출력 전압(Vout)이 3.0V까지 상승하기 까지는 약 0.1μsec가 소요된다. 이 시간은 종래의 연산증폭기에 있어서 소요되는 시간이 0.7μsec인 것과 비교해 볼때 상당히 빠른 시간내에 출력 전압의 상승이 이루어졌음을 알 수 있다.
결과적으로, Vin+〉〉Vin-일때는 트랜지스터(M6)가 용량성 부하(CL)에 전류를 공급하고, Vin+〈〈Vin-일때는 트랜지스터(M7)이 부하(CL)에 전류를 공급하게 되는 효과를 얻을 수 있다.
본 발명의 푸시-풀 트랜스 콘덕턴스 연산증폭기에 의하면 트랜지스터(M5, M3, M4)를 제외한 모든 트랜지스터들은 오프 상태에 있으며, 본 발명에 있어서는 제 1 및 제 2 가변 전류공급원의 구비에 따라 정전류원 트랜지스터(M5)는 종래에 비하여 더 작은 크기로 구성하는 것이 가능하므로, 정적상태에 있을 경우에는 소비전력이 적으며, 정상동작일때는 가변 전류공급원 트랜지스터(M14, M17)의 부가적인 전류 공급에 의해 출력 응답속도 및 슬루레이트를 증가시킬 수 있는 장점이 있다.

Claims (5)

  1. 반전 입력단을 이루는 제1 및 제 2 트랜지스터와 비반전 입력단을 이루는 제3 및 제 4 트랜지스터로 형성된 차동 입력 증폭단, 상기 제 2 트랜지스터와 전류미러를 형성하는 제5 및 제 6 트랜지스터, 상기 제 4 트랜지스터와 전류미러를 형성하는 제7 및 제 8 트랜지스터, 상기 제 7 트랜지스터와 함께 제 1 인버터 회로를 형성하는 제 9 트랜지스터, 상기 제 9 트랜지스터와 전류미러를 형성하며, 상기 제 5 트랜지스터와 제 2 인버터 회로를 형성하는 제 10 트랜지스터, 상기 제 8 트랜지스터와 제 3 인버터 회로를 구성하는 제 11 트랜지스터, 상기 제 11 트랜지스터와 전류미러를 형성하며, 상기 제 6 트랜지스터와 제 4 인버터 회로를 형성하는 제 12 트랜지스터, 상기 제 1 및 제 3 트랜지스터의 공통 소오스 단자와 부전원 사이에 삽입되는 정전류원, 상기 정전류원과 병렬로 접속되며 상기 제 1인버터 회로의 출력에 의해 구동되는 제 1 가변 전류공급원, 상기 정전류원과 병렬로 접속되며 상기 제 4 인버터 회로의 출력에 의해 구동되는 제 2 가변 전류공급원, 상기 제 4 트랜지스터와 전류미러를 형성하는 제 13 트랜지스터, 및 상기 제 13 트랜지스터와 푸시-풀 출력단을 이루며 상기 제 10 트랜지스터와 전류미러를 형성하는 제 14 트랜지스터로 구성되며, 상기 제 13 트랜지스터와 상기 제 14 트랜지스터와의 접속점으로부터 용량성 부하를 구동하기 위한 출력을 발생하는 것을 특징으로 하는 푸시-풀 트랜스 콘덕턴스 연산증폭기.
  2. 제 1 항에 있어서, 상기 출력단을 제외한 반전 입력측과 비반전 입력측이 서로 대응되게 구성되어 있는 것을 특징으로 하는 푸시-풀 트랜스 콘덕턴스 연산증폭기.
  3. 제 1 항에 있어서, 상기 비반전 입력이 상기 반전 입력보다 큰 경우 상기 제 1 가변 전류공급원이 구동되며, 그 반대인 경우 제 2 가변 전류공급원이 구동되는 것이 특징으로 하는 푸시-풀 트랜스 콘덕턴스 연산증폭기.
  4. 반전 신호 입력과 비반전 신호 입력의 차이를 증폭하기 위한 차동 입력 증폭단, 상기 차동 증폭신호를 증폭하기 위한 푸시-풀 출력단, 및 차동입력 증폭단에 정전류를 공급하기 위한 정전류원으로 구성되는 푸시-풀 트랜스 콘덕턴스 연산증폭기에 있어서, 상기 비반전 신호 입력이 반전 신호 입력보다 더 큰 것을 검출하기 위한 제 1 검출수단, 상기 제 1 검출수단의 출력에 따라 차동 입력 증폭단에 전류를 공급하기 위한 제 1 가변 전류공급원, 상기 반전 신호 입력이 비반전 신호 입력보다 더 큰 것을 검출하기 위한 제 2 검출수단, 및 상기 제 2 검출수단의 출력에 따라 상기 차동 입력 증폭단에 전류를 공급하기 위한 제 2 가변 전류공급원을 더 포함하며, 상기 제1 및 제 2 가변 전류공급원과 제1 및 제 2 검출수단은 상기 비반전 신호 입력과 반전 신호 입력이 동일할 경우 동작되지 않는 것을 특징으로 하는 푸시-풀 트랜스 콘덕턴스 연산증폭기.
  5. 제 4 항에 있어서, 상기 차동 입력 증폭단은 반전 신호 입력단과 비반전 신호 입력단으로 구성되며, 더욱이 반전 신호 입력단의 전류 변화를 검출하기 위한 제 3 검출수단과 비반전 신호 입력단의 전류 변화를 검출하기 위한 제 4 검출수단을 더 포함하며, 상기 제 1 검출수단은 상기 비반전 신호 입력단에 흐르는 전류 변화를 검출하기 위해 상기 비반전 신호 입력단의 부하와 전류미러를 형성하는 제 1 트랜지스터와 상기 제 3 검출수단에 의해 제어되는 제 2 트랜지스터로 구성되며, 상기 제 2 검출수단은 상기 반전 신호 입력단에 흐르는 전류 변화를 검출하기 위해 상기 반전 신호 입력단의 부하와 전류미러를 형성하는 제 3 트랜지스터와 상기 제 4 검출수단에 의해 제어되는 제 4 트랜지스터로 구성되는 것을 특징으로 하는 푸시-풀 트랜스 콘덕턴스 연산증폭기.
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