JPH0521446B2 - - Google Patents
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- Publication number
- JPH0521446B2 JPH0521446B2 JP62284919A JP28491987A JPH0521446B2 JP H0521446 B2 JPH0521446 B2 JP H0521446B2 JP 62284919 A JP62284919 A JP 62284919A JP 28491987 A JP28491987 A JP 28491987A JP H0521446 B2 JPH0521446 B2 JP H0521446B2
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- JP
- Japan
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- fet
- field effect
- effect transistor
- drain
- source
- Prior art date
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- Expired - Lifetime
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- 230000005669 field effect Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ（以下FETと
いう）負荷増幅回路に関する。
いう）負荷増幅回路に関する。
従来、この種の増幅回路は、第４図に示す如
く、ソース接地で用いるFET１１と、ゲートと
ソースを共通電位にした負荷FET４１とを接続
し、負荷FET４１のドレイン端から直流電源電
圧VDDを供給し、入力端子４２から信号を入力し
端子１２から出力を取り出していた。
く、ソース接地で用いるFET１１と、ゲートと
ソースを共通電位にした負荷FET４１とを接続
し、負荷FET４１のドレイン端から直流電源電
圧VDDを供給し、入力端子４２から信号を入力し
端子１２から出力を取り出していた。
〔発明が解決しようとする問題点〕
上述した従来のFET増幅回路は、FET４１の
ドレイン・ソース間抵抗を負荷として用いるた
め、容易に高抵抗が得られ、同時に高い電圧利得
が得られている。しかし、出力端子１２のDC電
圧、即ちソース接地FET１１の動作電圧が、素
子のバラツキに非常に敏感であり、安定な動作電
圧が得られなかつた。従つて、FET１１とFET
４１が少しでも異なる特性を持つた場合は、設計
値から大きくずれた動作状態となり所定の電圧利
得が得られないという欠点を持つていた。
ドレイン・ソース間抵抗を負荷として用いるた
め、容易に高抵抗が得られ、同時に高い電圧利得
が得られている。しかし、出力端子１２のDC電
圧、即ちソース接地FET１１の動作電圧が、素
子のバラツキに非常に敏感であり、安定な動作電
圧が得られなかつた。従つて、FET１１とFET
４１が少しでも異なる特性を持つた場合は、設計
値から大きくずれた動作状態となり所定の電圧利
得が得られないという欠点を持つていた。
本発明は、従来の増幅回路に対し、FETを負
荷とし高い電圧利得を得ると同時に、負荷FET
のゲート供給電圧を別回路から導入することによ
り安定な動作状態が得られるという相違点を持つ
ている。
荷とし高い電圧利得を得ると同時に、負荷FET
のゲート供給電圧を別回路から導入することによ
り安定な動作状態が得られるという相違点を持つ
ている。
本発明のFET負荷増幅回路は、電源の一端に
接続されたソースを有しゲートを信号の入力端子
としドレインを信号の出力端子とする第１の電界
効果トランジスタと、電源の他端に接続されたド
レインと前記第１の電界効果トランジスタのドレ
インに接続されたソースとを有する第２の電界効
果トランジスタと、電源の一端に電圧降下発生装
置を通して接続されたソースを有する第３の電界
効果トランジスタと、電源の他端に接続されたド
レインと前記第３の電界効果トランジスタのドレ
インに接続されたソースとを有する第４の電界効
果トランジスタとを備え、前記第１および第３の
電界効果トランジスタのゲートを抵抗を通して接
続して構成される。
接続されたソースを有しゲートを信号の入力端子
としドレインを信号の出力端子とする第１の電界
効果トランジスタと、電源の他端に接続されたド
レインと前記第１の電界効果トランジスタのドレ
インに接続されたソースとを有する第２の電界効
果トランジスタと、電源の一端に電圧降下発生装
置を通して接続されたソースを有する第３の電界
効果トランジスタと、電源の他端に接続されたド
レインと前記第３の電界効果トランジスタのドレ
インに接続されたソースとを有する第４の電界効
果トランジスタとを備え、前記第１および第３の
電界効果トランジスタのゲートを抵抗を通して接
続して構成される。
次に、本発明について図面を用いて説明する。
まず、第１図を見るに、ソース接地のFET１
１のドレイン端子に負荷のFET１３のソース端
子を接続し、負荷となるFET１３のドレイン端
子に直流電源電圧VDDを供給する。一方、負荷の
FET１３のゲート端子１４の電圧を、ゲートと
ソースが抵抗１５を介して接続された電流源の
FET１６と、この電流源のFET１６のソースに
接続されたFET１７と、このFET１７のソース
に接続された抵抗１８とから成るバイアス回路に
より、抵抗１９を介して設定される。
１のドレイン端子に負荷のFET１３のソース端
子を接続し、負荷となるFET１３のドレイン端
子に直流電源電圧VDDを供給する。一方、負荷の
FET１３のゲート端子１４の電圧を、ゲートと
ソースが抵抗１５を介して接続された電流源の
FET１６と、この電流源のFET１６のソースに
接続されたFET１７と、このFET１７のソース
に接続された抵抗１８とから成るバイアス回路に
より、抵抗１９を介して設定される。
このバイアス回路でFET１３のゲート端子１
４の電圧が設定されることによりFET１１のド
レイン端子１２すなわち出力端子１２の電圧が決
定され安定な動作が得られる。しかし、端子１４
に接続されるバイアス回路のインピーダンスが十
分に高く設定されない場合は、FET１３のゲー
ト・ソース間容量CGSを介して端子１２の高周波
電圧も決定されるため高周波利得を低下させるこ
とになる。これを防ぐため、本実施例のバイアス
回路は、端子１４から見たインピーダンスを高く
する設計がされている。
４の電圧が設定されることによりFET１１のド
レイン端子１２すなわち出力端子１２の電圧が決
定され安定な動作が得られる。しかし、端子１４
に接続されるバイアス回路のインピーダンスが十
分に高く設定されない場合は、FET１３のゲー
ト・ソース間容量CGSを介して端子１２の高周波
電圧も決定されるため高周波利得を低下させるこ
とになる。これを防ぐため、本実施例のバイアス
回路は、端子１４から見たインピーダンスを高く
する設計がされている。
まず、本バイアス回路の直流電圧は次の様に設
定される。電流源FET１６により、抵抗１８を
流れる電流IBが設定される。従つて、端子２０の
直流電位は、抵抗１８の抵抗値をＲとするとＲ・
IBとなる。この時、FET１７にも同じ電流IBが流
れており、このFET１７のゲート電位はこの電
流を流すために必要なゲート・ソース間電圧VGS
を保つ必要があるため、Ｒ・IB＋VGSの電位にな
る。FET１７とFET１３のゲート端子間を結ぶ
抵抗１９にはほとんど直流電流は流れない（通常
1μA以下）ため、端子１４のDC電位はFET１７
のゲート電位Ｒ・IB＋VGSに設定される。
定される。電流源FET１６により、抵抗１８を
流れる電流IBが設定される。従つて、端子２０の
直流電位は、抵抗１８の抵抗値をＲとするとＲ・
IBとなる。この時、FET１７にも同じ電流IBが流
れており、このFET１７のゲート電位はこの電
流を流すために必要なゲート・ソース間電圧VGS
を保つ必要があるため、Ｒ・IB＋VGSの電位にな
る。FET１７とFET１３のゲート端子間を結ぶ
抵抗１９にはほとんど直流電流は流れない（通常
1μA以下）ため、端子１４のDC電位はFET１７
のゲート電位Ｒ・IB＋VGSに設定される。
また、端子１４から見たバイアス回路は、ソー
スホロアー回路と等価になつているため、高周波
インピーダンスも高くなり、抵抗１９の抵抗値を
RG，FET１７のゲート容量をCGS、トランスコン
ダクタンスをgnとすると、このバイアス回路の
インピーダンスはおおむねRG＋［（１＋gnRS）／
（jωCGS）］となる。FET１３のゲート容量CGSは
十分小さくすることが可能なため、このインピー
ダンスを高くすることは容易である。
スホロアー回路と等価になつているため、高周波
インピーダンスも高くなり、抵抗１９の抵抗値を
RG，FET１７のゲート容量をCGS、トランスコン
ダクタンスをgnとすると、このバイアス回路の
インピーダンスはおおむねRG＋［（１＋gnRS）／
（jωCGS）］となる。FET１３のゲート容量CGSは
十分小さくすることが可能なため、このインピー
ダンスを高くすることは容易である。
従つて、このバイアス回路により、FET１１
のドレイン直流電圧を安定に設定できると同時
に、高周波利得を劣化させない増幅器が得られ
る。
のドレイン直流電圧を安定に設定できると同時
に、高周波利得を劣化させない増幅器が得られ
る。
次に、本発明の第２の実施例について説明す
る。
る。
第２図は、本発明の第２の実施例の構成を示
し、第１の実施例の抵抗１８をダイオード２１で
置き換えた構成のバイアス回路を用いた増幅器で
ある。電流源FET１６により定電流IBがダイオー
ドに流れ、ダイオードの順方向電圧VFにより端
子２０の直流電位は３×VFに設定される。ダイ
オードの順方向電圧VFは電流IBの変化に対しても
安定なため、端子２０の電位は容易に安定に設定
でき、第１の実施例と同様に、端子１２の電位を
安定させた増幅器を構成することができる。この
実施例のバイアス回路のインピーダンスは多少低
下するが、FET１７のゲート容量CGSのインピー
ダンス以下に低下することは無いため、RF利得
に大きな影響を与えるまでには低下しない。
し、第１の実施例の抵抗１８をダイオード２１で
置き換えた構成のバイアス回路を用いた増幅器で
ある。電流源FET１６により定電流IBがダイオー
ドに流れ、ダイオードの順方向電圧VFにより端
子２０の直流電位は３×VFに設定される。ダイ
オードの順方向電圧VFは電流IBの変化に対しても
安定なため、端子２０の電位は容易に安定に設定
でき、第１の実施例と同様に、端子１２の電位を
安定させた増幅器を構成することができる。この
実施例のバイアス回路のインピーダンスは多少低
下するが、FET１７のゲート容量CGSのインピー
ダンス以下に低下することは無いため、RF利得
に大きな影響を与えるまでには低下しない。
次に、本発明の第３の実施例について説明す
る。
る。
第３図は、本発明の第３の実施例の構成を示す
回路図で、第２の実施例と同じバイアス回路を用
いた差動型の増幅回路である。このバイアス回路
のダイオード２１を抵抗１８と組合せて使うこと
も可能である。従つてFET４２Ａ，４２Ｂのゲ
ートが入力端子となり、FET４２Ａ，４２Ｂの
ドレインが出力端子１２Ａ，１２Ｂとなり、負荷
用のFET１３Ａ，１３Ｂのゲートはそれぞれ抵
抗１９Ａ，１９Ｂを介してバイアス回路のFET
１７のゲートに接続されている。また、FET１
１Ａ，１１Ｂのソースの端子４２Ａ，４２Ｂは低
電流回路を形成するFET３１の通し、直流電流
電圧VDDと反対符号の直流電源電圧VSSに接続さ
れている。
回路図で、第２の実施例と同じバイアス回路を用
いた差動型の増幅回路である。このバイアス回路
のダイオード２１を抵抗１８と組合せて使うこと
も可能である。従つてFET４２Ａ，４２Ｂのゲ
ートが入力端子となり、FET４２Ａ，４２Ｂの
ドレインが出力端子１２Ａ，１２Ｂとなり、負荷
用のFET１３Ａ，１３Ｂのゲートはそれぞれ抵
抗１９Ａ，１９Ｂを介してバイアス回路のFET
１７のゲートに接続されている。また、FET１
１Ａ，１１Ｂのソースの端子４２Ａ，４２Ｂは低
電流回路を形成するFET３１の通し、直流電流
電圧VDDと反対符号の直流電源電圧VSSに接続さ
れている。
以上説明したように本発明は、定電流源FET
と抵抗あるいはダイオードによりDC電圧を決定
し、これらの間に接続されるFETのゲート電位
を増幅器の負荷となるFETのゲート電位として
与えることにより、増幅用のFETの直流ドレイ
ン電圧を安定に設定すると共に、FET負荷の持
つ高い電圧利得を同時に得られるという効果があ
る。
と抵抗あるいはダイオードによりDC電圧を決定
し、これらの間に接続されるFETのゲート電位
を増幅器の負荷となるFETのゲート電位として
与えることにより、増幅用のFETの直流ドレイ
ン電圧を安定に設定すると共に、FET負荷の持
つ高い電圧利得を同時に得られるという効果があ
る。
第１図は本発明の第１の実施例の構成を示す回
路図、第２図は本発明の第２の実施例の構成を示
す回路図、第３図は本発明の第３の実施例の構成
を示す回路図、第４図は従来の技術によるFET
負荷増幅回路の一例を示す回路図。 １１，１３，１５，１７……電界効果トランジ
スタ（FET）。
路図、第２図は本発明の第２の実施例の構成を示
す回路図、第３図は本発明の第３の実施例の構成
を示す回路図、第４図は従来の技術によるFET
負荷増幅回路の一例を示す回路図。 １１，１３，１５，１７……電界効果トランジ
スタ（FET）。
Claims (1)
- １ 電源の一端に接続されたソースを有しゲート
を信号の入力端子としドレインを信号の出力端子
とする第１の電界効果トランジスタと、電源の他
端に接続されたドレインと前記第１の電界効果ト
ランジスタのドレインに接続されたソースとを有
する第２の電界効果トランジスタと、電源の一端
に電圧降下発生装置を通して接続されたソースを
有する第３の電界効果トランジスタと、電源の他
端に接続されたドレインと前記第３の電界効果ト
ランジスタのドレインに接続されたソースとを有
する第４の電界効果トランジスタとを備え、前記
第１および第３の電界効果トランジスタのゲート
を抵抗を通して接続したことを特徴とするFET
負荷増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284919A JPH01125108A (ja) | 1987-11-10 | 1987-11-10 | Ｆｅｔ負荷増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284919A JPH01125108A (ja) | 1987-11-10 | 1987-11-10 | Ｆｅｔ負荷増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125108A JPH01125108A (ja) | 1989-05-17 |
| JPH0521446B2 true JPH0521446B2 (ja) | 1993-03-24 |
Family
ID=17684757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284919A Granted JPH01125108A (ja) | 1987-11-10 | 1987-11-10 | Ｆｅｔ負荷増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125108A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621346A (ja) * | 1992-05-05 | 1994-01-28 | Xerox Corp | 集積型のリニア高電圧デバイス |
| FR2816133B1 (fr) * | 2000-10-31 | 2003-04-04 | St Microelectronics Sa | Circuit d'aide a la commutation d'un circuit logique |
| JP4950568B2 (ja) * | 2006-06-19 | 2012-06-13 | 旭サナック株式会社 | 混合塗料の供給装置 |
| WO2009096192A1 (ja) * | 2008-01-31 | 2009-08-06 | Panasonic Corporation | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
-
1987
- 1987-11-10 JP JP62284919A patent/JPH01125108A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01125108A (ja) | 1989-05-17 |
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Legal Events
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